KR100943141B1 - 불휘발성 메모리 소자의 프로그램 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 프로그램에 관한 것으로, 제 2 래치에 저장된 제 1 데이터를 프로그램하는 제 1 프로그램을 수행하는 동안, 다음번으로 프로그램할 제 2 데이터를 입력하기 위한 캐시 프로그램 신호가 입력되는 단계; 상기 캐시 프로그램 신호가 입력될 때, 상기 제 1 프로그램 검증이 수행중인지를 판단하는 단계; 상기 제 1 프로그램 검증이 수행중인 경우, 상기 검증 동작을 중단한 후, 상기 제 2 데이터를 입력받는 단계; 및 상기 제1 프로그램 검증을 다시 시작하는 단계를 포함한다.
캐시 프로그램, 지능형 검증, Intelligent verify

Description

불휘발성 메모리 소자의 프로그램 방법{Method of programming a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 캐시 프로그램과 지능형 검증 방법간의 충돌을 방지할 수 있는 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.
불휘발성 메모리인 플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
플래시 메모리 소자는 프로그램 속도를 높이기 위하여 캐시(Cache) 프로그램 방법을 이용한다. 캐시 프로그램 방법은 프로그램을 수행하는 동안 다음번 프로그램할 데이터를 입력받아 페이지 버퍼의 사용하지 않는 래치에 저장하고, 프로그램이 완료된 후, 미리 저장되어 있던 데이터를 연속하여 프로그램하는 방법이다.
캐시 프로그램을 수행하면, 프로그램이 수행되는 동안 다음으로 프로그램할 데이터를 입력받기 때문에 데이터 입력 속도를 높일 수 있고, 또한 최초에 프로그램 명령에 입력된 블록 어드레스를 그대로 이용하고, 다음번으로 프로그램할 컬럼 어드레스 정보만을 입력하면 되기 때문에 어드레스 입력 시간도 줄일 수 있다.
상기 캐시 프로그램을 위한 캐시 데이터는 페이지 버퍼의 캐시 래치에 입력되는데, 이때 캐시 데이터가 입력되기 전에 이미 사용되고 있다면 데이터가 중복되어 동작에 오류가 생길 수 있다.
즉, 지능형 검증(Intelligent Verify)과 같은 동작을 수행하는 중에 캐시 데이터가 캐시 래치에 입력되면, 캐시 래치에 저장되는 데이터가 오버랩 될 수 있다.
지능형 검증 방법은 플래시 메모리 소자에 데이터를 프로그램하고 검증하는 한 방법으로서, 모든 비트가 패스가 되지 않고 설정된 개수 내의 페일이 발생된 경우는 프로그램 패스인 것으로 동작하게 하는 방법이다. 지능형 검증에서 페일난 비트는 에러 보정 등의 방법으로 수정이 가능하다.
일반적으로 지능형 검증 방법을 수행할 때는 메인 래치의 데이터를 캐시 래치로 전달하고, 캐시 래치를 이용한 검증을 수행하게 된다.
따라서 지능형 검증 방법이 동작 중일 때는 캐시 래치에 메인 래치의 데이터 가 저장되어 있다. 이때 캐시 프로그램을 위한 캐시 데이터가 입력되면 캐시 래치에 오버랩 되어 입력될 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 지능형 검증 방법과 캐시 프로그램을 동시에 수행할 때 발생되는 문제를 해결할 수 있는 불휘발성 메모리 소자의 프로그램 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 프로그램 방법은,
제 2 래치에 저장된 제 1 데이터를 프로그램하는 제 1 프로그램을 수행하는 동안, 다음번으로 프로그램할 제 2 데이터를 입력하기 위한 캐시 프로그램 신호가 입력되는 단계; 상기 캐시 프로그램 신호가 입력될 때, 상기 제 1 프로그램 검증이 수행중인지를 판단하는 단계; 상기 제 1 프로그램 검증이 수행중인 경우, 상기 검증 동작을 중단한 후, 상기 제 2 데이터를 입력받는 단계; 및 상기 제1 프로그램 검증을 다시 시작하는 단계를 포함한다.
상기 제 2 데이터를 입력받는 것은, 상기 제 2 데이터를 제 1 래치에 저장하는 단계; 및 상기 제 1 래치에 저장된 제 2 데이터를 제 3 래치로 전달하고, 상기 제 1 래치를 초기화하는 단계를 포함한다.
상기 제1 프로그램 검증은 상기 제 2 래치의 데이터를 상기 제 1 래치로 전달한 후, 상기 제 1 래치를 통해 상기 제 1 프로그램 검증을 수행하는 것을 특징으로 한다.
상기 검증 동작을 중단하는 경우, 상기 제 1 래치를 초기화하는 단계를 포함한다.
상기 캐시 프로그램 신호가 입력될 때, 상기 검증이 수행중이지 않는 경우, 상기 제 2 데이터를 상기 제 1 래치에 저장하는 단계; 상기 제 1 래치에 저장된 데이터를 상기 제 3 래치로 전달하는 단계; 및 상기 제 1 래치를 초기화하는 단계를 포함한다.
상기 제 1 래치를 초기화한 이후, 상기 제 1 프로그램 검증이 수행되지 않은 경우, 상기 제 1 프로그램 검증을 수행하는 단계를 포함한다.
상기 제 1 프로그램 검증이 완료된 후, 상기 제 3 래치의 데이터를 상기 제 1 래치로 전달하는 단계; 및 상기 제 1 래치의 데이터를 상기 제 2 래치로 전달하고, 제 2 프로그램을 수행하는 단계를 포함한다.
상기 제 2 데이터를 상기 제 1 래치에 저장하고, 상기 제 1 래치에 저장된 데이터를 상기 제 3 래치로 전달한 후, 상기 제 1 래치를 초기화할 때까지, 상기 제 1 프로그램 검증을 시작하지 않는 것을 특징으로 한다.
상기 제 1 프로그램 검증을 중단하는 것은, 상기 제 1 프로그램 검증을 위한 어드레스 카운터를 리셋하고, 컬럼 스캔 정보를 중단하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 프로그램 방법은,
제 2 래치에 저장된 제 1 데이터에 대한 제 1 프로그램 검증을 수행하는 동안, 다음번으로 프로그램할 제 2 데이터를 입력하기 위한 캐시 프로그램 신호가 입력되는 단계; 상기 캐시 프로그램 신호에 따라, 상기 제 1 프로그램 검증을 중단하고, 상기 제 2 데이터를 제 1 래치에 저장한 후, 상기 제 1 래치에 저장된 상기 제 2 데이터를 제 3 래치로 전달하는 단계; 및 상기 제 1 래치를 초기화하고, 상기 제 1 프로그램 검증을 처음부터 다시 수행하는 단계를 포함한다.
상기 제 1 프로그램 검증을 중단하는 것은, 상기 제 1 프로그램 검증을 위한 어드레스 카운터를 리셋하고, 컬럼 스캔 정보를 중단하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 프로그램 방법은 캐시 데이터가 입력될 때, 지능형 검증이 수행되더라도 페이지 버퍼의 래치에 데이터가 오버랩 되지 않도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 플래시 메모리 소자의 블록도이다.
도 1a를 참조하면, 플래시 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, Y 디코더(130)와, X 디코더(140)와 전압 제공부(150) 및 제어부(160)를 포함한다.
메모리 셀 어레이(110)는 데이터 저장을 위한 메모리 셀들이 직렬로 연결된 셀 스트링들이 복수개 포함되고, 각각의 셀 스트링들은 비트라인(BL)에 연결된다. 또한 상기 비트라인과 직교하는 방향으로 메모리 셀들의 게이트가 워드라인(WL)으로 연결된다.
페이지 버퍼부(120)는 상기 메모리 셀 어레이(110)의 비트라인에 연결되는 페이지 버퍼(121)가 복수개 포함되는데, 각각의 페이지 버퍼(121)는 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하였다가 비트라인을 통해 메모리 셀에 전달하거나, 메모리 셀에 저장된 데이터를 독출 하여 저장한다.
상기 페이지 버퍼는 다수의 래치 회로를 포함하고 있으며, 하나의 래치 회로를 이용해서 프로그램을 수행하는 동안 다른 하나의 래치 회로에는 캐시 프로그램할 데이터를 입력받을 수 있다.
Y 디코더(130)는 입력 어드레스에 따라 페이지 버퍼부(120)의 페이지 버퍼(121)에 입출력 경로를 제공하고, X 디코더(140)는 입력 어드레스에 따라 메모리 셀 어레이(110)의 워드라인을 선택한다.
전압 제공부(150)는 제어부(160)의 제어에 따라 상기 X 디코더(140)가 연결하는 워드라인에 제공할 동작 전압을 생성하고, 제어부(160)는 동작 명령에 따른 제어신호를 출력하며, 메모리 셀 어레이(110)의 데이터 프로그램 정도에 따라 설정되어 있는 패스전압을 제공할 수 있도록 전압 제공부(150)를 제어한다.
도 1b는 상기 페이지 버퍼의 상세 회로도이다.
도 1b를 참조하면, 페이지 버퍼(121)는 센싱부(122)와, 프리차지부(123)와 래치부(124) 및 검증부(128)를 포함한다.
센싱부(122)는 데이터 독출시에 입력 어드레스에 의해 연결된 비트라인의 전 압을 센싱 한다. 센싱부(122)가 센싱한 결과는 센싱노드(SO)로 반영된다.
프리차지부(123)는 센싱 노드(SO)를 프리차지시키고, 래치부(124)는 다수의 래치 회로들이 센싱노드(SO)와 연결되어 상기 센싱노드(SO)의 전압 레벨에 따라 메모리 셀에 저장된 데이터를 래치회로에 저장하거나, 프로그램할 데이터를 래치회로에 저장하고 있다가 센싱노드(SO)로 전달한다.
래치부(124)는 제 1 내지 제 3 래치회로부(125 내지 127)를 포함한다. 제 1 래치 회로부(125)는 캐시(Cache) 프로그램을 위한 데이터를 임시 저장하거나, 지능형 검증(Intelligent Verify; 이하 IV라 함)을 수행하기 위해 이용된다. 그리고 제 2 래치회로부(126)는 프로그램을 위한 메인(Main) 래치의 역할을 하며, 제 3 래치 회로부(127)는 임시(Temp) 래치 동작을 수행한다.
검증부(128)는 제 1 및 제 2 래치회로부(125, 126)의 사이에 연결되어 프로그램 검증을 위한 검증신호를 출력한다.
상기 센싱부(122)는 제 1 NMOS 트랜지스터(N1)를 포함하며, 프리차지부(123)는 PMOS 트랜지스터(P)를 포함한다.
그리고 제 1 래치회로부(125)는 제 2 내지 제 4 NMOS 트랜지스터(N2 내지 N4)를 포함하고, 제 1 내지 제 2 인버터(IN1, IN2)를 포함한다. 그리고 제 2 래치회로부(126)는 제 1 내지 제 3 NMOS 트랜지스터(N5 내지 N7)와 제 3 및 제 4 인버터(IN3, IN4)를 포함한다.
제 3 래치회로부(127)는 제 4 내지 제 7 NMOS 트랜지스터(N8 내지 N11)와 제 5 및 제 6 인버터(IN5, IN6)를 포함하고, 검증부는 제 9 내지 제 11 NMOS 트랜지스 터(N13 내지 N15)를 포함한다. 또한 래치부(124)에는 제 8 NMOS 트랜지스터(N12)가 포함된다.
제 1 NMOS 트랜지스터(N1)는 비트라인과 센싱노드(SO) 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 센싱제어신호(PBSENSE)가 입력된다. 상기 제 1 NMOS 트랜지스터(N1)는 연결되는 비트라인의 전압과 센싱 제어신호(PBSENSE)의 전압 레벨에 따라 턴 온 또는 턴오프 된다. 상기 제 1 NMOS 트랜지스터(N1)가 턴 온 또는 턴오프 됨에 따라 센싱노드(SO)의 전압 레벨이 달라져 래치부(124)에 저장되는 데이터가 달라진다.
PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO)사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECH_N)가 입력된다.
그리고 제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(QC_N)사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 데이터 전송신호(TRANC)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(QC)와 노드(QC_N) 사이에 래치회로 형태로 연결되어 제 1 래치(L1)를 구성한다.
제 3 NMOS 트랜지스터(N3)는 노드(QC)와 노드(K1) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 노드(QC_N)와 노드(K1) 사이에 연결된다. 그리고 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트에는 각각 제 1 리셋 신호(CRST)와 제 1 세트신호(CSET)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QM_N) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 2 데이터 전송신호(TRANM)가 입력된다. 그리고 제 3 및 제 4 인버터(IN3, IN4)는 노드(QM)와 노드(QM_N) 사이에 래치 회로 형태로 연결되어 제 2 래치(L2)를 구성한다.
제 6 NMOS 트랜지스터(N6)는 노드(QM)와 노드(K1) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)는 노드(QM_N)와 노드(K1) 사이에 연결된다. 제 6 및 제 7 NMOS 트랜지스터(N6, N7)의 게이트에는 각각 제 2 리셋 신호(MRST)와 제 2 세트신호(MSET)가 입력된다.
제 8 NMOS 트랜지스터(N8)는 센싱노드(SO)와 노드(QT) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)는 센싱노드(SO)와 노드(QT_N)사이에 연결된다. 제 8 및 제 9 NMOS 트랜지스터(N8, N9)의 게이트에는 각각 제 3 데이터 전송반전 신호(TRANT_N)와 제 3 데이터 전송신호(TRANT)가 입력된다.
제 5 및 제 6 인버터(IN5, IN6)는 노드(QT)와 노드(QT_N) 사이에 래치회로 형태로 연결되어 제 3 래치(L3)를 구성한다.
제 10 NMOS 트랜지스터(N10)는 노드(QT)와 노드(K1) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 노드(QT_N)와 노드(K1) 사이에 연결된다. 제 10 및 제 11 NMOS 트랜지스터(N10, N11)의 게이트에는 각각 제 3 리셋 신호(TRST)와 제 3 세트신호(TSET)가 입력된다.
제 12 NMOS 트랜지스터(N12)는 노드(K1)와 접지노드 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 센싱노드(SO)가 연결된다.
제 13 및 제 14 NMOS 트랜지스터(N13, N14)는 노드(K2)와 검증신호 출력노 드(nWDo) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트는 노드(QC_N)에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 페이지 버퍼 체크신호(PBCHECK)가 연결된다.
그리고 제 15 NMOS 트랜지스터(N15)는 접지노드와 노드(K2) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트는 노드(QM)가 연결된다.
상기와 같이 구성되는 페이지 버퍼에서 제 1 래치회로부(125)는 캐시 프로그램을 위한 캐시 데이터를 입력받는다. 상기 페이지 버퍼를 이용한 본 발명의 실시 예에 따른 캐시 프로그램은 다음과 같이 수행된다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 동작 순서도이다.
도 2를 참조하면, 프로그램을 수행하는 동안, 페이지 버퍼(121)의 캐시 래치인 제 1 래치(L1)를 사용할 수 있는 상태가 되고, 외부에서 캐시 프로그램을 위한 다음 데이터가 입력되는 것을 나타내는 신호가 입력되면(S201), 현재 프로그램을 진행 중인지 IV를 진행 중인지를 확인하게 된다(S203).
단계 S203의 확인 결과, 현재 IV를 진행 중이라면, 진행하고 있던 IV를 중단하고(S205), 어드레스 카운터의 동작을 중단시키고 리셋한 후, 컬럼 스캔을 중단한다(S207). 상기 어드레스 카운터가 중단된 후 리셋 되었으므로, 다시 IV를 시작하면 처음부터 IV를 다시 수행해야 한다.
그리고 캐시 래치인 제 1 래치(L1)를 초기화한다(S209). 이때 단계 S207과 단계S209의 동작은 캐시 프로그램을 위한 캐시 데이터가 입력되지 전에 짧은 시간 동안 수행되어야 한다.
즉, 캐시 프로그램을 위해 입력되는 것은 프로그램 명령어(80H)와 어드레스 정보, 그리고 캐시 프로그램 데이터가 입력되며 마지막으로 실행명령(15H)이 입력된다.
따라서 상기 프로그램 명령(80H)과 어드레스 정보가 입력되는 동안 상기 단계S207 및 단계S209를 수행해야 하는데, 이때의 시간은 일반적으로 200ns 정도의 짧은 시간이다. 이 짧은 시간동안 단계 S207 및 단계S209를 수행하도록 하는 명령 코드가 제어부(160)에 저장될 수 있다.
한편, 제 1 래치(L1)를 초기화 한 이후에는, 캐시 프로그램을 위한 캐시 데이터가 제 1 래치(L1)에 입력된다. 제 1 래치(L1)에 캐시 데이터가 입력되는 방법은 일반적으로 제 1 래치(L1)에 연결되는 데이터 입력수단을 이용할 수 있다. 상기 데이터 입력수단은 일반적으로 구성할 수 있는 회로이므로 상기 도 1b에는 도시하지 않았다.
캐시 데이터가 페이지 버퍼부(120)의 페이지 버퍼(121)들의 제 1 래치(L1)에 모두 입력되면, 제 1 래치(L1)의 데이터는 임시 래치인 제 3 래치(L3)로 이동되고, 제 1 래치(L1)는 초기화된다(S213).
제 1 래치(L1)를 초기화한 이후에는, 프로그램 검증인 IV를 수행한다(S215). 단계 S215에서 수행되는 IV는 단계S205에서 중단되었던 IV 동작으로서, 단계S207에서 어드레스 카운터를 리셋 하여 컬럼 스캔을 중단하였으므로 처음부터 다시 IV 동작이 수행된다.
또한, 상기 캐시 데이터 입력 신호가 입력될 때(S201), IV를 진행 중이지 않았다면 입력되는 캐시 데이터는 바로 제 1 래치(L1)에 입력된다(S211).
제 1 래치(L1)에 입력된 캐시 데이터는 다시 제 3 래치(L3)로 이동시키고, 제 1 래치(L1)를 초기화한 후, IV를 진행하도록 한다.
IV가 완료되면, 임시 래치인 제 3 래치(L3)에 있던 데이터는 메인 래치인 제 2 래치(L2)로 이동되어(S217), 프로그램이 수행된다(S219). 이때 상기 제 3 래치(L3)에 저장되어 있는 캐시 데이터는 캐시 래치인 제 1 래치(L1)로 이동된 후, 다시 제 2 래치(L2)로 이동된다. 또한 알고리즘 구현에 따라 제 3 래치(L3)에서 바로 제 2 래치(L2)로 이동하는 것도 가능하다.
상기 프로그램이 수행되면, 다시 단계S201부터 되풀이하여 캐시 프로그램 명령과 IV가 중복되지 않도록 제어할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 플래시 메모리 소자의 블록도이다.
도 1b는 상기 페이지 버퍼의 상세 회로도이다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
100 : 플래시 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 130 : Y 디코더
140 : X 디코더 150 : 전압 제공부
160 : 제어부

Claims (11)

  1. 제 2 래치에 저장된 제 1 데이터를 프로그램하는 제 1 프로그램을 수행하는 동안, 다음번으로 프로그램할 제 2 데이터를 입력하기 위한 캐시 프로그램 신호가 입력되는 단계;
    상기 캐시 프로그램 신호가 입력될 때, 상기 제 1 프로그램 검증이 수행중인지를 판단하는 단계;
    상기 제 1 프로그램 검증이 수행중인 경우, 상기 검증 동작을 중단한 후, 상기 제 2 데이터를 입력받는 단계; 및
    상기 제1 프로그램 검증을 다시 시작하는 단계
    를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  2. 제 1항에 있어서,
    상기 제 2 데이터를 입력받는 것은,
    상기 제 2 데이터를 제 1 래치에 저장하는 단계; 및
    상기 제 1 래치에 저장된 제 2 데이터를 제 3 래치로 전달하고, 상기 제 1 래치를 초기화하는 단계;
    를 포함하는 불휘발성 메모리소자의 프로그램 방법.
  3. 제 2항에 있어서,
    상기 제1 프로그램 검증은 상기 제 2 래치의 데이터를 상기 제 1 래치로 전달한 후, 상기 제 1 래치를 통해 상기 제 1 프로그램 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
  4. 제 1항에 있어서,
    상기 검증 동작을 중단하는 경우, 상기 제 1 래치를 초기화하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  5. 제 2항에 있어서,
    상기 캐시 프로그램 신호가 입력될 때, 상기 검증이 수행중이지 않는 경우,
    상기 제 2 데이터를 상기 제 1 래치에 저장하는 단계;
    상기 제 1 래치에 저장된 데이터를 상기 제 3 래치로 전달하는 단계; 및
    상기 제 1 래치를 초기화하는 단계
    를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  6. 제 5항에 있어서,
    상기 제 1 래치를 초기화한 이후, 상기 제 1 프로그램 검증이 수행되지 않은 경우, 상기 제 1 프로그램 검증을 수행하는 단계를 포함하는 불휘발성 메모리소자의 프로그램 방법.
  7. 제 6항에 있어서,
    상기 제 1 프로그램 검증이 완료된 후, 상기 제 3 래치의 데이터를 상기 제 1 래치로 전달하는 단계; 및
    상기 제 1 래치의 데이터를 상기 제 2 래치로 전달하고, 제 2 프로그램을 수행하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  8. 제 2항 또는 제 5항에 있어서,
    상기 제 2 데이터를 상기 제 1 래치에 저장하고, 상기 제 1 래치에 저장된 데이터를 상기 제 3 래치로 전달한 후, 상기 제 1 래치를 초기화할 때까지, 상기 제 1 프로그램 검증을 시작하지 않는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
  9. 제 1항에 있어서,
    상기 제 1 프로그램 검증을 중단하는 것은,
    상기 제 1 프로그램 검증을 위한 어드레스 카운터를 리셋하고, 컬럼 스캔 정보를 중단하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
  10. 제 2 래치에 저장된 제 1 데이터에 대한 제 1 프로그램 검증을 수행하는 동안, 다음번으로 프로그램할 제 2 데이터를 입력하기 위한 캐시 프로그램 신호가 입력되는 단계;
    상기 캐시 프로그램 신호에 따라, 상기 제 1 프로그램 검증을 중단하고, 상기 제 2 데이터를 제 1 래치에 저장한 후, 상기 제 1 래치에 저장된 상기 제 2 데이터를 제 3 래치로 전달하는 단계; 및
    상기 제 1 래치를 초기화하고, 상기 제 1 프로그램 검증을 처음부터 다시 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  11. 제 10항에 있어서,
    상기 제 1 프로그램 검증을 중단하는 것은,
    상기 제 1 프로그램 검증을 위한 어드레스 카운터를 리셋하고, 컬럼 스캔 정보를 중단하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
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