KR20120005828A

KR20120005828A - 불휘발성 메모리 장치의 동작 방법

Info

Publication number: KR20120005828A
Application number: KR1020100066503A
Authority: KR
Inventors: 양창원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2012-01-17

Abstract

본 발명은 메모리 셀들을 프로그램하는 단계; 상기 메모리 셀들을 제1 검증전압, 상기 제1 검증전압을 이용한 제1 검증동작, 상기 제1 검증전압보다 높은 제2 검증전압을 이용한 제2 검증동작, 상기 제2 검증전압보다 높은 제3 검증전압을 이용한 제3 검증동작을 수행하는 단계; 상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계; 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계; 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계; 및 상기 체크 결과들에 따라 추가적인 프로그램 동작 여부를 판단하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법으로 이루어진다.

Description

불휘발성 메모리 장치의 동작 방법{Operation method of non-volatile memory device}

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 장치의 프로그램 검증 체크 방법에 관한 것이다.

불휘발성 메모리 장치는 한 개의 메모리 셀을 하나의 레벨로 프로그램할 수 있는 싱글 레벨 셀(Single Level Cell; SLC)과 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함한다.

최근에 주로 사용되고 있는 멀티 레벨 셀은, 다양한 레벨로 프로그램되기 때문에 프로그램 검증 동작 또한 각 레벨에 맞게 수행한다. 예를 들면, 한 개의 메모리 셀이 제1 상태, 제2 상태 또는 제3 상태로 프로그램되는 경우, 각 레벨에 해당하는 검증 동작을 수행해야 한다. 통상적으로, 검증 동작은 문턱전압이 낮게 프로그램된 메모리 셀들부터 수행한다. 즉, 제1 상태로 프로그램될 메모리 셀들을 검증한 후에 제2 상태로 프로그램될 메모리 셀들을 검증하는 순서로 진행한다. 각각의 검증동작을 진행할 때마다 페이지 버퍼에는 검증결과가 데이터로 저장된다.

제1 내지 제3 검증동작을 순차적으로 진행하고 페이지 버퍼에 저장된 데이터를 이용하여 각각의 검증동작의 패스(pass) 또는 페일(fail)을 체크(check)하는 체크 동작을 수행한다.

도 1은 종래 기술에 따른 프로그램 방법을 설명하기 위한 순서도이다.

프로그램 동작이 시작되면, 외부로부터 프로그램 데이터가 입력되고(단계 P01), 프로그램 데이터를 각각의 페이지 버퍼에 전달하는 셋업 동작을 수행한다(P02). 모든 페이지 버퍼들에 프로그램 데이터가 입력됐으면(단계P03) 선택된 워드라인에 프로그램 전압을 인가하여 프로그램할 메모리 셀들의 문턱전압을 상승시킨다(단계 P04). 제1 상태, 제2 상태 또는 제3 상태로 프로그램될 메모리 셀들의 문턱전압이 각각의 목표레벨에 도달했는지를 검증하는 검증동작을 수행한다(단계 P05). 즉, 제1 검증동작, 제2 검증동작 및 제3 검증동작을 순차적으로 수행하고, 각각의 검증동작에 따른 결과를 페이지 버퍼에 저장한다. 검증동작을 수행한 후에(단계 P05) 각 검증동작의 패스/페일을 체크한다. 제1 검증동작의 경우(단계 P06), 제1 상태로 프로그램될 모든 메모리 셀들의 문턱전압이 제1 목표레벨에 도달했으면 패스(pass)로 판별되고, 적어도 하나 이상의 메모리 셀이라도 문턱전압이 제1 목표레벨에 도달하지 못했으면 페일(fail)로 판별된다. 이어서, 제2 검증동작의 패스/페일을 체크하고(단계 P08), 제1 내지 제3 검증동작 전체에 대한 패스/페일 체크 동작을 수행한다(단계 P08). 모든 검증동작에 대한 체크 동작이 수행된 후에는 모든 검증동작이 패스되었는지는 판단하여(단계 P09), 모든 검증동작이 패스되었으면 프로그램 동작을 종료한다. 만약, '단계 P09'에서 페일된 검증동작의 결과가 하나라도 있다고 판단되면, 프로그램 전압을 선택된 워드라인에 인가한 횟수가 설정된 최대 횟수에 도달했는지를 판단한다. 판단 결과, 프로그램 전압의 인가 횟수가 설정된 최대 횟수에 도달했으면 프로그램 동작을 종료하고, 해당 메모리 셀은 페일 (fail) 처리한다. 만약, 프로그램 전압의 인가 횟수가 설정된 최대 횟수에 도달하지 않았으면, 프로그램 전압의 레벨을 상승시키고, 레벨이 상승된 프로그램 전압을 선택된 워드라인에 인가하여 프로그램될 모든 메모리 셀들의 문턱전압이 각각의 목표레벨에 도달할 때까지 '단계 P04'부터 '단계 P10'을 반복 수행한다.

한편, 상기 기술된 단계들 중에서, 검증동작의 패스/페일을 체크하는 단계들(단계 P06~P08)은 레벨이 낮은 상태의 메모리 셀들 순서로 진행하기 때문에 레벨이 더 높은 상태의 메모리 셀들의 체크 동작을 위하여 프리차지 동작을 각 단계마다 수행해야한다. 이에 따라, 검증동작의 패스/페일을 체크하는 동작시간이 불필요하게 길어질 수 있다.

본 발명이 해결하려는 과제는, 프로그램 동작 시 검증동작의 패스/페일을 체크하는 동작 순서를 변경하여 동작시간을 단축하고자 한다.

본 발명에 따른 불휘발성 메모리 장치의 동작 방법은, 메모리 셀들을 프로그램하는 단계; 상기 메모리 셀들을 제1 검증전압, 상기 제1 검증전압을 이용한 제1 검증동작, 상기 제1 검증전압보다 높은 제2 검증전압을 이용한 제2 검증동작, 상기 제2 검증전압보다 높은 제3 검증전압을 이용한 제3 검증동작을 수행하는 단계; 상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계; 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계; 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계; 및 상기 체크 결과들에 따라 추가적인 프로그램 동작 여부를 판단하는 단계를 포함한다.

상기 프로그램하는 단계는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다.

상기 체크 결과들에 따라 추가적인 프로그램 동작 여부를 판단하는 단계는, 상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계가 패스로 판단되면 프로그램 동작을 죵료하고, 페일로 판단되면 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계와 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계를 순차적으로 수행하는 단계를 포함한다.

상기 체크하는 단계들 중, 하나 이상의 단계에서 페일이 발생하면, 상기 모든 체크하는 단계들이 모두 패스될 때까지 프로그램 동작을 반복 실시하는 단계를 포함한다.

상기 프로그램 동작을 반복 실시할 때, 상기 체크하는 단계들 중 페일된 단계에 해당하는 메모리 셀들에만 프로그램 동작을 수행한다.

상기 제1 내지 제3 검증동작은, 상기 메모리 셀들에 대응하는 비트라인들과 연결되며, 제1 내지 제3 래치들이 포함된 페이지 버퍼들을 이용하여 수행한다.

상기 제1 내지 제3 래치들에 각각 저장되는 데이터는 상기 제1 내지 제3 검증동작에 따라 바뀐다.

상기 제1 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '1', 상기 제3 래치에 '1'의 데이터가 저장되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장된다.

상기 제2 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '0', 상기 제3 래치에 '1'의 데이터가 저장되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장된다.

상기 제3 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '0', 상기 제3 래치에 '0'의 데이터가 입력되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장된다.

상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계에서 페이지 버퍼의 센싱노드를 프리차지한 후, 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계와 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계를 연속적으로 수행한다.

상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계가 패스되면 프로그램 동작을 종료한다.

본 발명에 따라, 프로그램 동작 시 검증동작의 패스/페일 체크 동작을 간소화할 수 있으며, 체크 동작의 동작시간을 단축시킴으로써, 전체적인 프로그램 동작시간을 단축시킬 수 있다.

도 1은 종래 기술에 따른 프로그램 방법을 설명하기 위한 순서도이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 페이지 버퍼의 회로도이다.
도 5는 본 발명에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 체크 동작을 설명하기 위한 타이밍도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 및 높은 레벨로 프로그램된 메모리 셀들의 순서로 프로그램 검증동작을 수행하기 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다.

NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 회로(150), 컬럼 선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응되는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 프로그램 동작 시 페이지 버퍼 회로(150)에 프로그램 데이터가 모두 입력되었는지를 판단하고, 프로그램 검증 동작 후 패스/페일 체크 회로(180)에서 출력되는 패스/페일 신호(PFS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작, 리드 동작, 검증 동작 또는 검증 체크 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.

페이지 버퍼 회로(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 회로(150)는 메모리 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 회로(150)는 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 회로(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 회로(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 회로(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 체크 회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표레벨보다 낮은 메모리 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.

제어 회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들(Vpv[1:6])이 선택적으로 인가될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(CS)에 따라 제어 회로(120)가 전압 발생 회로(130)를 제어할 수도 있다.

특히, 제어 회로(120)는 프로그램 동작 시, 프로그램 검증 동작에 따라 페이지 버퍼 회로(150)에 저장된 데이터를 이용하여 목표레벨이 높은 메모리 셀들부터 낮은 메모리 셀들의 순서로 패스/페일을 체크한다.

도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 순서도이다.

프로그램 동작이 시작되면, 외부로부터 입출력 회로(170)에 프로그램 데이터(DATA)를 입력한다(단계 S01). 데이터 라인(DL)을 통해 입출력 회로(170)에 입력된 프로그램 데이터를 컬럼 선택 회로(160)로 전송하고, 컬럼 선택 회로(160)는 컬럼 데이터 라인(CDL)을 통해 프로그램 데이터를 컬럼 어드레스 신호(CADD)에 따라 페이지 버퍼 회로(150)에 포함된 복수의 페이지 버퍼들(PB1~PBm)에 입력한다(단계 S02). 패스/페일 체크 회로(180)는 컬럼 선택 회로(160)에서 출력되는 신호를 통해 각각의 페이지 버퍼들(PB1~PBm)에 프로그램 데이터가 모두 입력되었는지를 체크하여(단계 S03) 제어 회로(120)에 체크 신호(CS)를 전송한다. 페이지 버퍼들(PB1~PBm)에 모두 프로그램 데이터가 입력되었으면, 선택된 워드라인에 프로그램 전압을 인가하여 프로그램할 메모리 셀들의 문턱전압을 상승시킨다(단계 S04). 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 이때, 프로그램 전압이 인가되는 횟수가 카운팅(counting) 된다. 이어서, 프로그램할 메모리 셀들의 문턱전압이 각각의 최종 목표레벨에 도달했는지를 검증하는 검증동작을 수행한다(단계 S05). 검증동작은 제1 내지 제3 검증동작을 연속적으로 수행한다. 예를 들면, 선택된 워드라인에 제1 검증전압을 인가하여 제1 목표레벨로 프로그램할 메모리 셀들의 프로그램 여부를 검증하고, 검증 결과를 각 메모리 셀에 대응하는 페이지 버퍼에 저장한다. 제1 검증동작 후, 제2 검증전압을 이용한 제2 검증동작을 수행하여 제2 목표레벨로 프로그램할 메모리 셀들의 프로그램 여부를 검증하고, 검증 결과를 각 메모리 셀에 대응하는 페이지 버퍼에 저장한다. 제2 검증동작 후, 제3 검증전압을 이용한 제3 검증동작을 수행하여 제3 목표레벨로 프로그램할 메모리 셀들의 프로그램 여부를 검증하고, 검증 결과는 각 메모리 셀에 대응하는 페이지 버퍼에 저장한다(단계 S05). 프로그램할 메모리 셀들의 각 레벨에 따른 검증동작을 수행한 후, 제1 내지 제3 검증동작의 결과가 패스(pass)인지 또는 페일(fail)인지를 체크(check)한다.

먼저, 제1 내지 제3 검증동작 전체에 대한 체크 동작을 수행한 후(단계 S06), 제2 검증동작에 대한 체크 동작을 수행하고(단계 S07), 마지막으로 검증전압의 레벨이 가장 낮은 제1 검증동작에 대한 체크 동작을 수행한다(단계 S08). 전체 검증동작에 대한 체크 동작(단계 S06), 제2 검증동작에 대한 체크 동작(단계 S07) 및 제1 검증동작에 대한 체크 동작(단계 S08)을 모두 수행한 후, 모든 검증동작에 대한 결과가 패스(pass)인지 아닌지를 판단한다(단계 S09). 체크 동작 결과, 모든 검증동작에 대한 결과가 패스로 판단되면 프로그램 동작을 종료한다. 하지만, 검증동작에 대한 결과가 하나라도 페일로 판단되면, '단계 S04'에서 카운팅된 프로그램 전압 인가 횟수가 설정된 최대 프로그램 횟수에 도달했는지를 판단한다(단계 S10). 프로그램 전압 인가 횟수가 설정된 최대 프로그램 횟수에 도달했으면 프로그램 동작을 종료하고, 도달하지 않았으면 모든 검증동작이 패스 될 때까지 프로그램 전압의 레벨을 점진적으로 증가시키면서 프로그램 동작(단계 S04~S10)을 반복실시한다.

도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 페이지 버퍼의 회로도이다.

도 4를 참조하면, 도 2에 도시된 복수의 페이지 버퍼들(PB1~PBm)은 모두 동일한 구조로 이루어지므로, 하나의 페이지 버퍼(PB1)에 대하여 설명하도록 한다.

페이지 버퍼는 센싱신호 전송회로(410), 프리차지 회로(420), 데이터 전송회로(430), 래치 회로(440), 디스차지 회로(450), 입출력 제어 회로(460) 및 검증 체크 회로(470)를 포함한다.

센싱신호 전송회로(410)는 센싱신호(PB_SENSE)에 따라 동작하여 비트라인(BL)과 센싱노드(SO)를 연결하는 제1 스위치(N1)로 이루어지며, 제1 스위치(N1)는 NMOS 트랜지스터로 구현된다.

프리차지 회로(420)는 전원전압 단자(Vcc)와 센싱노드(SO) 사이에 연결되어, 프리차지 신호(PB_PRECHSO_N)에 따라 동작하여 센싱노드(SO)를 프리차지하는 PMOS 트랜지스터(P1)로 구현된다.

데이터 전송회로(430)는 래치 회로(440)에 입력된 데이터를 센싱노드(SO)로 전송하거나, 래치에 입력된 데이터를 다른 래치로 전달하는 기능을 한다. 이에 따라, 데이터 전송회로(430)는 래치의 수만큼 구비된다. 본 발명의 실시 예에서는 세 개의 래치(제1 내지 제3 래치(441, 442, 443))가 구비되므로, 데이터 전송회로(430)도 제1 데이터 전송회로(431), 제2 데이터 전송회로(432) 및 제3 데이터 전송회로(433)로 이루어진다. 제1 데이터 전송회로(431)는 센싱노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결되는 제2 스위치(N2) 및 제3 스위치(N3)를 포함한다. 제2 스위치는 제1 전송신호(TRANC)에 따라 동작하여 센싱노드(SO)와 제3 스위치(N3)를 연결하는 NMOS 트랜지스터로 구현된다. 제3 스위치(N3)는 제1 래치(441)의 캐쉬 노드(QC)에 저장된 데이터에 따라 동작하여 제2 스위치(N2)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다. 제2 데이터 전송회로(432)는 센싱노드(SO)와 제2 래치(442) 사이에 연결된 제4 스위치(N4) 및 제5 스위치(N5)를 포함한다. 제4 스위치(N4)는 제2 전송신호(TRANM_N)에 따라 제2 래치(442)의 메인 노드(QM)에 저장된 데이터를 센싱노드(SO)로 전달하는 NMOS 트랜지스터로 구현된다. 제5 스위치(N5)는 반전된 제2 전송신호(TRAN)에 따라 제2 래치(442)의 메인 바(QM_N) 노드에 저장된 데이터를 센싱노드(SO)로 전달하는 NMOS 트랜지스터로 구현된다. 제3 데이터 전송회로(433)는 센싱노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제6 스위치(N6) 및 제7 스위치(N7)를 포함한다. 제6 스위치(N6)는 제3 전송신호(TRANF)에 따라 동작하며 센싱노드(SO)와 제7 스위치(N7)를 연결하는 NMOS 트랜지스터로 구현된다. 제7 스위치(N7)는 제3 래치(433)의 플래그 노드(QF)에 저장된 데이터에 따라 제6 스위치(N6)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다.

래치 회로(440)는 데이터가 저장되는 제1 래치(441), 제2 래치(442) 및 제3 래치(443), 그리고, 각 래치들(441, 442, 443)에 저장된 데이터를 공통노드(CON)로 전달하는 제1 전달회로(444), 제2 전달회로(445) 및 제3 전달회로(446)을 포함한다. 제1 래치(441)는 제1 및 제2 인버터들(I1, I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 연결되며, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 연결된다. 제1 인버터(I1)의 입력단을 캐쉬 노드(QC)라고 하고, 제1 인버터(I1)의 출력단을 캐쉬 노드 바(QC_N)라고 한다. 제1 전달회로(444)는 캐쉬 리셋 신호(CRST)에 따라 캐쉬 래치(QC)와 공통노드(CON)를 연결하는 제8 스위치(N8)와, 캐쉬 셋 신호(CSET)에 따라 캐쉬 래치 바(QC_N) 노드와 공통노드(CON)를 연결하는 제9 스위치(N9)를 포함한다. 제8 및 제9 스위치(N8 및 N9)는 모두 NMOS 트랜지스터로 구현된다.

제2 래치(442)는 제3 및 제4 인버터들(I3, I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 연결되며, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 연결된다. 제3 인버터(I3)의 입력단을 메인 노드(QM)라고 하고, 제3 인버터(I3)의 출력단을 메인 노드 바(QM_N)라고 한다. 제2 전달회로(445)는 메인 리셋 신호(MRST)에 따라 메인 래치(QM)와 공통노드(CON)를 연결하는 제10 스위치(N10)와, 메인 셋 신호(MSET)에 따라 메인 래치 바(QM_N) 노드와 공통노드(CON)를 연결하는 제11 스위치(N11)를 포함한다. 제10 및 제11 스위치(N10 및 N11)는 모두 NMOS 트랜지스터로 구현된다.

제3 래치(443)는 제5 및 제6 인버터들(I5, I6)로 이루어진다. 제5 인버터(I5)의 출력단과 제6 인버터(I6)의 입력단이 연결되며, 제6 인버터(I6)의 출력단과 제5 인버터(I5)의 입력단이 연결된다. 제5 인버터(I5)의 입력단을 플래그 노드(QF)라고 하고, 제5 인버터(I5)의 출력단을 플래그 노드 바(QF_N)라고 한다. 제3 전달회로(446)는 플래그 리셋 신호(FRST)에 따라 플래그 래치(QF)와 공통노드(CON)를 연결하는 제12 스위치(N12)와, 플래그 셋 신호(FSET)에 따라 플래그 래치 바(QF_N) 노드와 공통노드(CON)를 연결하는 제13 스위치(N13)를 포함한다. 제12 및 제13 스위치(N12 및 N13)는 모두 NMOS 트랜지스터로 구현된다.

디스차지 회로(450)는 센싱노드(SO)의 전위에 따라 동작하여 공통노드(CON)를 디스차지하는 제4 스위치(N14)를 포함하며, 제14 스위치(N14)는 NMOS 트랜지스터로 구현된다.

입출력 제어 회로(460)는 제1 래치(441)에 프로그램 데이터를 입력하거나, 제1 래치(441)에 입력된 데이터를 출력하는 기능을 한다. 이를 위하여, 입출력 제어 회로(460)는 캐쉬 노드(QC)와 컬럼 데이터 라인(CDL) 사이에 연결되어 입출력 신호(IO)에 따라 동작하는 제17 스위치(N17)와, 캐쉬 노드 바(QC_N)와 컬럼 데이터 라인(CDL) 사이에 연결되어 반전된 입출력 신호(IO/)에 따라 동작하는 제18 스위치(N18)를 포함한다. 제17 및 제18 스위치들(N17 및 N18)은 모두 NMOS 트랜지스터로 구현된다.

검증 체크 회로(470)는 센싱노드(SO)에 전달되는 데이터에 따라 프로그램 동작에 대한 검증동작이 패스(pass) 또는 페일(fail)되었는지를 검증하는 기능을 한다. 이를 위하여, 검증 체크 회로(470)는 접지단자(Vss)와 체크 회로 사이에서 서로 직렬로 연결된 제15 스위치(N15) 및 제16 스위치(N16)를 포함한다. 제15 및 제16 스위치들(N15 및 N16)은 모두 NMOS 트랜지스터로 구현된다. 제15 스위치(N15)는 센싱노드의 전위에 따라 동작하며, 제16 스위치(N16)는 검증체크 신호(PB_CHECK)에 따라 동작한다. 체크 회로는 검증체크 신호(PB_CHECK)가 '1'이고, 센싱노드(SO)의 데이터가 '1'이면 체크 회로의 입력단이 디스차지되는데, 이를 페일로 판단한다. 한편, 검증체크 신호(PB_CHECK)가 '1'이고, 센싱노드(SO)의 데이터가 '0'이면 체크 회로의 입력단은 플로팅 상태가 되는데, 이를 패스로 판단한다.

상술한 페이지 버퍼(PB1)를 참조하여, 본 발명의 실시 예에 따른 프로그램 동작의 검증 체크 방법을 설명하도록 한다.

도 5는 본 발명에 따른 프로그램 방법을 설명하기 위한 도면이다.

메모리 셀은 문턱전압의 레벨에 따라 소거상태(11), 제1 상태(10), 제2 상태(00) 및 제3 상태(01)로 정의된다. 이때, 각각의 상태에 따른 코드(code; 11, 10, 00 및 01)는 동작에 따라 변경이 가능하다. 소거 상태(11)는 메모리 셀의 문턱전압이 0V보다 낮은 상태를 의미하고, 제1 상태(10)는 가장 낮은 레벨의 프로그램 상태를 의미하며, 제3 상태(01)는 가장 높은 레벨의 프로그램 상태를 의미한다. 제2 상태(00)는 제1 상태(10)와 제3 상태(01) 사이 레벨을 갖는 프로그램 상태를 의미한다. 프로그램 동작 시, 선택된 메모리 셀들의 상태에 따라서 페이지 버퍼들(PB1~PBm)의 래치에 저장되는 데이터도 변경된다. 예를 들면, 프로그램 동작의 검증동작 수행 시, 선택된 메모리 셀의 문턱전압이 목표레벨에 도달하지 못했으면, 래치의 데이터는 이전 데이터를 유지하고, 목표레벨에 도달했으면 래치의 데이터가 바뀌게 된다. 따라서, 래치의 데이터에 따라 검증동작의 패스/페일을 체크할 수 있다.

도 6은 본 발명에 따른 체크 동작을 설명하기 위한 타이밍도이다.

도 6을 참조하면, 프로그램 및 프로그램 검증동작을 수행한 이후의 검증 체크 동작 방법은 높은 레벨로 프로그램된 메모리 셀들의 순서로 수행한다. 즉, 전체 검증동작(제1 내지 제4 검증동작)에 대한 체크 동작을 수행한 후, 제2 검증동작에 대한 체크 동작을 수행하고, 마지막으로 제1 검증동작에 대한 검증동작을 수행한다.

전체 검증동작에 대한 체크 동작을 설명하면 다음과 같다.

제1 구간(T1-T2)에서는, 프리차지 신호(PB_PRECHSO_N)를 활성화시켜 센싱노드(SO)를 프리차지(precharge)한다. 제2 구간(T2-T3)에서는, 반전된 제2 전송신호(TRANF)를 활성화시켜 제1 내지 제3 검증동작에 따른 데이터를 센싱노드(SO)로 전달한다. 제3 구간(T3-T6)에서는, 검증체크 신호(PB_CHECK)를 활성화시켜 제1 내지 제3 검증동작에 대한 패스/페일 여부를 체크한다. 상기 제2 구간에서 센싱노드(SO)에 '1' 데이터가 전달되었으면, 체크 회로는 제1 내지 제3 검증동작을 페일(fail)로 판단한다. 또는, 상기 제2 구간에서 센싱노드(SO)에 '0' 데이터가 전달되었으면, 체크 회로는 제1 내지 제3 검증동작을 패스(pass)로 판단한다. 만약, 전체 검증 체크 동작 시, 제1 내지 제3 검증동작이 패스(pass)로 판단되면 프로그램할 메모리 셀들의 문턱전압들이 모두 각각의 목표레벨에 도달한 것이므로, 프로그램 동작을 종료한다.

제2 검증동작에 대한 체크 동작을 설명하면 다음과 같다.

전체 검증 체크 동작이 페일(fail)로 체크되면, 제4 구간(T6-T7)에서, 제3 전송신호(TRANF)를 활성화시켜 제2 검증동작에 따른 데이터를 센싱노드(SO)로 전달한다. 제5 구간(T7-T10)에서는, 검증체크 신호(PB_CHECK)를 활성화시켜 제2 검증동작에 대한 패스/페일 여부를 체크한다. 상기 제4 구간에서 센싱노드(SO)에 '1' 데이터가 전달되었으면, 체크 회로는 제2 검증동작을 페일(fail)로 판단한다. 또는, 상기 제4 구간에서 센싱노드(SO)에 '0' 데이터가 전달되었으면, 체크 회로는 제2 검증동작을 패스(pass)로 판단한다.

제1 검증동작에 대한 체크 동작을 설명하면 다음과 같다.

제6 구간(T10-T11)에서, 제1 전송신호(TRANC)를 활성화시켜 제1 검증동작에 따른 데이터를 센싱노드(SO)로 전달한다. 제7 구간(T11-T14)에서는, 검증체크 신호(PB_CHECK)를 활성화시켜 제1 검증동작에 대한 패스/페일 여부를 체크한다. 상기 제6 구간에서 센싱노드(SO)에 '1' 데이터가 전달되었으면, 체크 회로는 제1 검증동작을 페일(fail)로 판단한다. 또는, 상기 제6 구간에서 센싱노드(SO)에 '0' 데이터가 전달되었으면, 체크 회로는 제1 검증동작을 패스(pass)로 판단한다.

특히, 검증 동작에 대한 체크 동작 시, 전체 검증 체크 동작(T1~T6)의 제1 구간(T1-T2)에서만 센싱노드(SO)를 한 번만 프리차지하므로, 프리차지 동작에 걸리는 시간을 단축시킬 수 있다.

상기 전체 검증 체크, 제2 검증 동작 체크 및 제1 검증 동작 체크 동작들을 수행하는 동안, 반전된 제2 전송신호(TRANM), 캐쉬 리셋 신호(CRST), 캐쉬 셋 신호(CSET), 메인 리셋 신호(MRST), 메인 셋 신호(MSET), 플래그 리셋 신호(FRST), 플래그 셋 신호(FSET) 및 센싱신호(PB_SENSE)는 로우를 비활성화 상태를 유지한다.

상기의 체크 방법을 적용한 패스/페일 판단은 다음의 [표 1] 및 [표 2]를 참조하여 수행할 수 있다.

QC_N

QM_N

QF_N

A

B

C

D

A

B

C

D

A

B

C

D

PB DATA

1

0

1

1/0

0

1

0

	SO
	A	B	C	D
전체 검증체크	0	1/0	1/0	1/0	TRANM_N
전체 검증체크	P	F/P	F/P	F/P	PB_CHECK
제2 검증체크	0	1/0	1/0	0	TRANF
제2 검증체크	P	F/P	F/P	P	PB_CHECK
제1 검증체크	0	1/0	0	0	TRANC
제1 검증체크	P	F/P	P	P	PB_CHECK

표 1은 프로그램 검증동작에 의해 제1 내지 제3 래치들(441, 442, 443)에 저장될 수 있는 데이터를 나타내고 있다. 표 2는 표 1의 데이터에 따른 체크 동작의 결과를 패스(P) 또는 페일(F)로 나타내고 있다.

표 1을 참조하면, A는 소거상태, B는 제1 상태, C는 제2 상태, D는 제3 상태를 의미하며, 각 상태에 따라 제1 내지 제3 래치들(441, 442, 443)에 저장될 수 있는 데이터가 기재되어 있다. 제1 및 제3 래치들(441 및 443)에 저장된 데이터는 프로그램 동작 시 입력된 데이터이며, QM_N은 프로그램 여부에 따른 데이터이다. 따라서, 검증동작을 수행한 후에는 제2 래치들의 데이터 중에서 소거 상태를 제외한 나머지 데이터들이 선택된 메모리 셀들의 프로그램 여부에 따라 바뀔 수가 있는데, 표 1에서는 이를 '1/0'으로 표시하였다. 즉, 래치에 저장되는 데이터가 '1' 또는 '0'이 될 수 있다는 의미가 된다.

표 2를 참조하면, 제1 내지 제3 래치들(441, 442, 443)에 저장된 데이터를 이용하여 전체 검증 체크, 제2 검증 체크, 제1 검증 체크 동작의 패스(pass) 또는 페일(fail)을 판단할 수 있다. 즉, 각각의 검증동작 후 센싱노드(SO)에 '1' 데이터가 입력되면 해당 검증동작은 페일(fail; F)로 판단되며, 센싱노드(SO)에 '0' 데이터가 입력되면 체크 동작에서 해당 검증동작을 패스(pass; P)로 판단하게 된다.

상술한 바와 같이, 프로그램 검증동작의 체크 동작을 레벨이 높은 순서대로 수행함으로써, 체크 동작을 간소화시킬 수 있으며, 체크 동작의 동작시간을 단축할 수 있으므로, 전체 프로그램 동작에 걸리는 시간을 줄일 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110 : 메모리 셀 어레이 120 : 제어 회로
130 : 전압 발생 회로 140 : 로우 디코더
150 : 페이지 버퍼 회로 160 : 컬럼 선택 회로
170 : 입출력 회로 180 : 패스/페일 체크회로
410 : 센싱신호 전송회로 420 : 프리차지 회로
430 : 데이터 전송회로 440 : 래치 회로
450 : 디스차지 회로 450 : 입출력 제어 회로
460 : 검증 체크 회로

Claims

메모리 셀들을 프로그램하는 단계;
상기 메모리 셀들을 제1 검증전압, 상기 제1 검증전압을 이용한 제1 검증동작, 상기 제1 검증전압보다 높은 제2 검증전압을 이용한 제2 검증동작, 상기 제2 검증전압보다 높은 제3 검증전압을 이용한 제3 검증동작을 수행하는 단계;
상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계;
상기 제2 검증동작에 대한 패스/페일을 체크하는 단계;
상기 제1 검증동작에 대한 패스/페일을 체크하는 단계; 및
상기 체크 결과들에 따라 추가적인 프로그램 동작 여부를 판단하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 프로그램하는 단계는 ISPP(Incremental Step Pulse Program) 방식으로 수행하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서, 상기 체크 결과들에 따라 추가적인 프로그램 동작 여부를 판단하는 단계는,
상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계가 패스로 판단되면 프로그램 동작을 죵료하고, 페일로 판단되면 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계와 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계를 순차적으로 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 체크하는 단계들 중, 하나 이상의 단계에서 페일이 발생하면, 상기 모든 체크하는 단계들이 모두 패스될 때까지 프로그램 동작을 반복 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제4항에 있어서,
상기 프로그램 동작을 반복 실시할 때, 상기 체크하는 단계들 중 페일된 단계에 해당하는 메모리 셀들에만 프로그램 동작을 수행하는 불휘발성 메모리 장치의 작 방법.
제1항에 있어서,
상기 제1 내지 제3 검증동작은, 상기 메모리 셀들에 대응하는 비트라인들과 연결되며, 제1 내지 제3 래치들이 포함된 페이지 버퍼들을 이용하여 수행하는 불휘발성 메모리 장치의 동작 방법.
제6항에 있어서,
상기 제1 내지 제3 래치들에 각각 저장되는 데이터는 상기 제1 내지 제3 검증동작에 따라 바뀌는 불휘발성 메모리 장치의 동작 방법.
제6항에 있어서,
상기 제1 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '1', 상기 제3 래치에 '1'의 데이터가 저장되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
제6항에 있어서,
상기 제2 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '0', 상기 제3 래치에 '1'의 데이터가 저장되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
제6항에 있어서,
상기 제3 검증동작의 대상이 되는 메모리 셀들은, 상기 제1 래치에 '0', 상기 제3 래치에 '0'의 데이터가 입력되고, 상기 제2 래치에는 검증결과에 따라 '0' 또는 '1'의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계에서 페이지 버퍼의 센싱노드를 프리차지한 후, 상기 제2 검증동작에 대한 패스/페일을 체크하는 단계와 상기 제1 검증동작에 대한 패스/페일을 체크하는 단계를 연속적으로 수행하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제1 내지 제3 검증동작에 대한 패스/페일을 체크하는 단계가 패스되면 프로그램 동작을 종료하는 불휘발성 메모리 장치의 동작 방법.