KR20140021909A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 각 워드라인에 다수의 메모리 셀들이 연결된 다수의 워드라인들을 포함하는 메모리 블록, 및 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 프로그램 검증 동작 시 상기 워드라인에 상이한 검증 전압을 인가하도록 구성된 동작 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 특히, 프로그램 동작 및 검증 동작을 실시하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 중 특히 플래시 메모리에서는 메모리 셀들의 프로그램 동작을 실시하기 전에 먼저 소거 동작을 실시한다.
이로 인해 셀 스트링 내에서 먼저 프로그램되는 메모리 셀들과 나중에 프로그램되는 메모리 셀들 사이에 셀 스트링의 저항 성분이 달라진다.
이러한 셀 스트링의 저항 성분의 차이로 인해 프로그램 동작을 실시할 때 먼저 프로그램되는 메모리 셀들과 나중에 프로그램되는 메모리 셀들 사이에 프로그램 동작 특성이 달라진다.
이로 인해 프로그램 동작을 실시할 때 먼저 프로그램되는 메모리 셀들과 나중에 프로그램되는 메모리 셀들 사이에 문턱전압 분포가 달라지고, 프로그램 동작 중 노이즈 성분이 발생되는 문제점이 있다.
본 발명의 실시예는 프로그램 동작 순서에 관계없이 메모리 셀들의 문턱전압 분포를 균일하게 할 수 있다.
반도체 메모리 장치는 각 워드라인에 다수의 메모리 셀들이 연결된 다수의 워드라인들을 포함하는 메모리 블록, 및 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 프로그램 검증 동작 시 상기 워드라인에 상이한 검증 전압을 인가하도록 구성된 동작 회로를 포함한다.
반도체 메모리 장치는 각 워드라인에 다수의 메모리 셀들이 연결된 다수의 워드라인들을 포함하는 메모리 블록, 및 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 리드 동작 시 상기 워드라인에 상이한 리드 전압을 인가하도록 구성된 동작 회로를 포함한다.
반도체 메모리 장치는 워드라인 및 비트라인에 연결된 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 센싱 신호에 응답하여 상기 비트라인의 전압 레벨을 센싱하도록 구성된 센싱회로, 및 상기 데이터를 독출할 때 상기 메모리 셀이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상이한 센싱 신호를 출력하도록 구성된 제어회로를 포함한다.
검증 동작을 실시할 메모리 셀이 연결된 선택 워드라인에 검증 전압을 인가하고 상기 선택 워드라인을 제외한 비선택 워드라인들에 패스 전압을 인가하는 단계;
반도체 메모리 장치의 동작 방법은 상기 메모리 셀의 프로그램 상태에 따라 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계, 및 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하여 상기 메모리 셀의 데이터를 래치하는 단계를 포함하고, 상기 선택 워드라인에 검증 전압을 인가하는 단계에서, 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상기 선택 워드라인에 상이한 검증 전압을 인가한다.
반도체 메모리 장치의 동작 방법은 리드 동작을 실시할 메모리 셀이 연결된 선택 워드라인에 리드 전압을 인가하고 상기 선택 워드라인을 제외한 비선택 워드라인들에 패스 전압을 인가하는 단계, 상기 메모리 셀에 저장된 데이터에 따라 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계, 및 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하여 상기 메모리 셀의 데이터를 래치하는 단계를 포함하고, 상기 선택 워드라인에 리드 전압을 인가하는 단계에서, 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상기 선택 워드라인에 상이한 리드 전압을 인가한다.
본 발명의 실시예는 프로그램 동작 순서에 관계없이 메모리 셀들의 문턱전압 분포를 균일하게 할 수 있다.
또한, 본 발명의 실시예는 프로그램 동작 순서에 관계없이 메모리 셀들의 리드 동작을 정확하게 실시할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 시작 워드라인의 메모리 셀들에 대한 프로그램 동작 실시 후와 마지막 워드라인의 메모리 셀들에 대한 프로그램 동작 실시 후의 문턱전압 분포의 변화를 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 제2 및 제3 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 14는 본 발명의 제5 및 제6 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 16은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 17은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 검증 동작, 및 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vvfy, Vdsl, Vssl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 검증 동작, 또는 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vvfy, Vdsl, Vssl)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 특히, 전압 발생 회로(130)는 각 워드라인에 연결된 메모리 셀들에 프로그램 동작이 실시되는 순서에 따라 프로그램 검증 동작 시에 상이한 검증 전압을 글로벌 라인들로 출력하고, 각 워드라인에 연결된 메모리 셀들에 프로그램 동작이 실시되는 순서에 따라 리드 동작 시에 상이한 리드 전압을 글로벌 라인들로 출력한다. 이에 대해서는 후술하기로 한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BSELe, BSELo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 연결 회로(BLC), 프리차지 회로(P101) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.
비트라인 연결 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 스위칭 소자(N109)는 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(LC1~LC3) 중 하나의 래치 회로를 센싱 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
특히, 스위칭 소자(N109)는 프로그램 검증 동작 또는 리드 동작 시에 센싱 신호(PBSENSE)에 응답하여 비트라인과 센싱 노드(SO)를 연결한다. 스위칭 소자(N109)를 이용하여 프로그램 검증 동작 또는 리드 동작 시에 비트라인의 전압 레벨을 센싱하여 메모리 셀들에 저장된 데이터를 독출한다.
한편, 실시예로서, 제어 회로(120)는 프로그램 검증 동작 또는 리드 동작 시 워드라인들에 연결된 메모리 셀들에 프로그램 동작이 실시되는 순서에 따라 스위칭 소자(N109)에 상이한 센싱 신호(PBSENSE)를 출력하도록 구성된다. 이에 대해서는 후술하기로 한다.
프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 패스/페일 체크 회로(도 1의 180)로 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 제1 노드(비반전 단자, QA) 및 제2 노드(반전 단자, QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다.
한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
도 4는 시작 워드라인의 메모리 셀들에 대한 프로그램 동작 실시 후와 마지막 워드라인의 메모리 셀들에 대한 프로그램 동작 실시 후의 문턱전압 분포의 변화를 설명하기 위한 도면이다.
도 2를 다시 참조하면, 반도체 메모리 장치의 프로그램 동작은 소스 셀렉트 라인(SSL)에 인접한 제0 워드라인(WL0)에 연결된 메모리 셀들에 대해 가장 먼저 실시된다. 그리고 제1 워드라인(WL1), 제2 워드라인(WL2)에 연결된 메모리 셀들에 대해 순차적으로 프로그램 동작을 실시하고 마지막으로 드레인 셀렉트 라인(DSL)에 인접한 제n 워드라인(WLn)에 연결된 메모리 셀들에 대해 프로그램 동작을 실시한다.
프로그램 동작을 실시하기 전에 메모리 셀들은 소거 상태에 있다. 소거 상태의 메모리 셀들은 음의 문턱전압을 갖는다. 제0 워드라인(WL0)의 메모리 셀들에 프로그램 동작을 실시할 때에는 셀 스트링의 모든 메모리 셀들이 소거 상태에 있기 때문에 셀 스트링의 전체 저항은 최소가 된다. 따라서 검증 동작 시 셀 스트링을 통해 많은 양의 전류(셀 스트링을 통해 흐르는 전류를 셀 전류라 한다)가 흐른다.
한편, 제n 워드라인(WLn)의 메모리 셀들에 프로그램 동작을 실시하는 경우에는 이미 제0 내지 제n-1 워드라인(WL0~WLn-1)의 메모리 셀들에는 프로그램 동작이 실시된 상태이다. 따라서 셀 스트링의 전체 저항은 최대가 되고 검증 동작 시 적은 양의 셀 전류가 흐른다.
도 4를 참조하면, 동일한 프로그램 동작을 실시하였음에도 불구하고, 제0 워드라인의 메모리 셀들에 프로그램 동작을 실시한 후의 문턱전압 분포보다 제n 워드라인의 메모리 셀들에 프로그램 동작을 실시한 후의 문턱전압 분포가 더 오른쪽으로 치우치는 것을 볼 수 있다. 이는 앞서 설명한 바와 같이, 제n 워드라인의 메모리 셀들에 프로그램 동작을 실시하는 경우 검증 동작 시 적은 양의 셀 전류가 흘러서 메모리 셀들의 문턱전압이 실제보다 더 많이 상승된 것처럼 보이기 때문이다. 따라서 각 워드라인에 연결된 메모리 셀들의 문턱전압 분포를 균일하게 할 필요가 있다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 6은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 먼저 제어회로에 프로그램 명령이 입력된다(210).
그 다음 제1 워드라인(예: WL0)에 연결된 메모리 셀들에 프로그램 동작 및 검증 동작을 실시한다(220). 검증 동작을 실시할 때 제1 워드라인에는 검증전압들 중 가장 낮은 제1 검증전압(Vpv_WL0) 인가하고, 나머지 워드라인들에는 패스전압을 인가한다. 이는 제1 워드라인에 연결된 메모리 셀들에 가장 먼저 프로그램 동작이 실시되기 때문이다.
다음으로, 검증 동작 실시 결과 메모리 셀들의 문턱전압이 제1 검증전압(Vpv_WL0) 이상인지를 판단한다(230).
문턱전압이 제1 검증전압(Vpv_WL0) 보다 낮은 메모리 셀이 존재하는 경우에는 검증 동작이 페일된 것으로 보고 ISPP 방식에 따라 스텝전압만큼 프로그램 전압을 증가시킨 후 다시 프로그램 동작 및 검증 동작을 실시한다.
메모리 셀들의 문턱전압이 제1 검증전압(Vpv_WL0) 이상인 경우에는 검증 동작이 패스된 것으로 판단하고, 현재 워드라인이 마지막 워드라인인지를 확인한다(250). 마지막 워드라인인 경우에는 동작을 종료하고, 마지막 워드라인이 아닌 경우에는 다음 워드라인에 대해 프로그램 동작 및 검증 동작을 실시한다. 이때, 다음 워드라인의 검증 동작 시에 인가되는 검증 전압은 증가된다(260).
도 6을 참조하면, 가장 먼저 프로그램 동작이 실시되는 제1 워드라인(WL0)의 경우, 워드라인에 인가하는 검증전압(Vpv_WL0)이 가장 낮고, 가장 마지막에 프로그램 동작이 실시되는 제n+1 워드라인(WLn)의 경우, 워드라인에 인가하는 검증전압(Vpv_WLn)이 가장 높다.
따라서 나중에 프로그램 동작이 실시되는 워드라인일수록 검증 동작 시 워드라인에 인가하는 프로그램 검증 전압 레벨이 높아지기 때문에 메모리 셀들의 문턱전압이 더 많이 상승된다. 따라서 나중에 프로그램되는 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있다.
한편, 워드라인에 따라 검증 전압 레벨을 변경하는 경우에는 비트라인 센싱회로에 입력되는 센싱 신호의 레벨은 일정하게 유지한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 8은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 9는 본 발명의 제2 및 제3 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 7 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 검증 동작 시에 워드라인 별로 상이한 레벨의 센싱 신호를 센싱 회로에 인가한다. 상세하게는, 프로그램 동작이 나중에 실시되는 워드라인일수록 높은 레벨의 센싱 신호가 센싱 회로에 인가되도록 한다(310).
제2 실시예에 따른 반도체 메모리 장치의 동작 방법 중 다른 단계는 제1 실시예에 따른 반도체 메모리 장치의 동작 방법과 동일하므로 중복 설명은 생략하기로 한다.
가장 먼저 프로그램 동작이 실시되는 제1 워드라인(WL0)의 경우, 센싱 신호의 전압 레벨(Vsen_WL0)이 가장 낮고, 가장 마지막에 프로그램 동작이 실시되는 제n+1 워드라인(WLn)의 경우, 센싱 신호의 전압 레벨(Vsen_WLn)이 가장 높다.
따라서 나중에 프로그램 동작이 실시되는 워드라인일수록 검증 동작 시 센싱 회로에 인가되는 센싱 신호의 전압 레벨이 높아지기 때문에 셀 스트링에 흐르는 셀 전류를 증가시킬 수 있다. 따라서 나중에 프로그램되는 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 검증 동작 시에 비트라인이 프리차지된 후 센싱 회로에 센싱 신호가 입력되어 비트라인의 전압 레벨을 센싱할 때까지의 시간(이하, 비트라인 평가시간(Teval)이라 함)을 워드라인 별로 다르게 한다. 상세하게는, 프로그램 동작이 나중에 실시되는 워드라인일수록 센싱 신호가 늦게 입력되도록 하여 비트라인 평가시간(Teval)을 길게 한다(410).
제3 실시예에 따른 반도체 메모리 장치의 동작 방법 중 다른 단계는 제1 실시예에 따른 반도체 메모리 장치의 동작 방법과 동일하므로 중복 설명은 생략하기로 한다.
가장 먼저 프로그램 동작이 실시되는 제1 워드라인(WL0)의 경우, 센싱 신호가 가장 먼저 입력되어 비트라인 평가시간(Teval_WL0)이 가장 짧고, 가장 마지막에 프로그램 동작이 실시되는 제n+1 워드라인(WLn)의 경우, 센싱 신호가 가장 나중에 입력되어 비트라인 평가시간(Teval_WLn)이 가장 길다.
따라서 나중에 프로그램 동작이 실시되는 워드라인일수록 검증 동작 시 비트라인 평가 시간이 길어지기 때문에 셀 나중에 프로그램되는 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있다.
한편, 워드라인에 따라 센싱 신호의 전압 레벨을 변경하거나 비트라인 평가시간을 변경하는 경우에는 검증 동작 시 선택 워드라인에 인가하는 검증 전압은 일정하게 유지한다.
도 10은 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 11은 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10를 참조하면, 먼저 제어회로에 리드 명령이 입력된다(510).
그 다음 제1 워드라인(예: WL0)에 연결된 메모리 셀들에 리드 동작을 실시한다(520). 리드 동작을 실시할 때 제1 워드라인에는 리드전압들 중 가장 높은 제1 리드전압(Vpv_WL0) 인가하고, 나머지 워드라인들에는 패스전압을 인가한다. 이는 제1 워드라인에 연결된 메모리 셀들에 가장 먼저 프로그램 동작이 실시되었기 때문이다.
다음으로, 현재 워드라인이 마지막 워드라인인지를 확인한다(530). 마지막 워드라인인 경우에는 동작을 종료하고, 마지막 워드라인이 아닌 경우에는 다음 워드라인에 대해 리드 동작을 실시한다. 이때, 다음 워드라인의 리드 동작 시에 인가되는 리드 전압은 감소된다(540).
도 11을 참조하면, 가장 먼저 프로그램 동작이 실시된 제1 워드라인(WL0)의 경우, 워드라인에 인가하는 리드전압(Vread_WL0)이 가장 높고, 가장 마지막에 프로그램 동작이 실시된 제n+1 워드라인(WLn)의 경우, 워드라인에 인가하는 리드전압(Vread_WLn)이 가장 높다. 이는 앞서 설명한 프로그램 검증 동작의 경우와 반대이다. 이에 대해 설명하기로 한다.
본 발명의 리드 동작을 실시하는데 있어서, 그 전에 실시된 프로그램 동작 및 검증 동작은 일반적인 방식으로 실시되었다고 가정한다. 앞서 설명한 바와 같이 나중에 프로그램되는 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 높게 보인다. 다시 말하면 나중에 프로그램되는 워드라인의 메모리 셀일수록 프로그램이 덜되어 문턱전압이 덜 상승된다. 이 경우, 모든 워드라인에 대해 동일한 리드 전압으로 리드 동작을 실시할 경우 리드 페일이 발생할 수 있다.
본 발명의 제4 실시예에서는 나중에 프로그램 동작이 실시되는 워드라인일수록 리드 동작 시 워드라인에 인가하는 리드 전압 레벨이 낮아지기 때문에, 나중에 프로그램되는 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있고, 따라서 리드 동작을 정확하게 실시할 수 있다.
한편, 워드라인에 따라 리드 전압 레벨을 변경하는 경우에는 비트라인 센싱회로에 입력되는 센싱 신호의 레벨은 일정하게 유지한다.
도 12는 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 13은 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 14는 본 발명의 제5 및 제6 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 12 및 도 14를 참조하면, 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 리드 동작 시에 워드라인 별로 상이한 레벨의 센싱 신호를 센싱 회로에 인가한다. 상세하게는, 프로그램 동작이 나중에 실시된 워드라인일수록 낮은 레벨의 센싱 신호가 센싱 회로에 인가되도록 한다(610).
제5 실시예에 따른 반도체 메모리 장치의 동작 방법 중 다른 단계는 제4 실시예에 따른 반도체 메모리 장치의 동작 방법과 동일하므로 중복 설명은 생략하기로 한다.
가장 먼저 프로그램 동작이 실시된 제1 워드라인(WL0)의 경우, 센싱 신호의 전압 레벨(Vsen_WL0)이 가장 높고, 가장 마지막에 프로그램 동작이 실시된 제n+1 워드라인(WLn)의 경우, 센싱 신호의 전압 레벨(Vsen_WLn)이 가장 낮다.
따라서 나중에 프로그램 동작이 실시된 워드라인일수록 리드 동작 시 워드라인에 인가하는 리드 전압 레벨이 낮아지기 때문에, 나중에 프로그램된 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있고, 따라서 리드 동작을 정확하게 실시할 수 있다.
도 13 및 도 14를 참조하면, 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 비트라인 평가시간(Teval)을 워드라인 별로 다르게 한다. 상세하게는, 프로그램 동작이 나중에 실시된 워드라인일수록 센싱 신호가 빨리 입력되도록 하여 비트라인 평가시간(Teval)을 짧게 한다(710).
제6 실시예에 따른 반도체 메모리 장치의 동작 방법 중 다른 단계는 제4 실시예에 따른 반도체 메모리 장치의 동작 방법과 동일하므로 중복 설명은 생략하기로 한다.
가장 먼저 프로그램 동작이 실시된 제1 워드라인(WL0)의 경우, 센싱 신호가 가장 나중에 입력되어 비트라인 평가시간(Teval_WL0)이 가장 길고, 가장 마지막에 프로그램 동작이 실시된 제n+1 워드라인(WLn)의 경우, 센싱 신호가 가장 먼저 입력되어 비트라인 평가시간(Teval_WLn)이 가장 짧다.
따라서 나중에 프로그램 동작이 실시된 워드라인일수록 리드 동작 시 비트라인 평가시간(Teval)이 짧아지기 때문에, 나중에 프로그램된 워드라인의 메모리 셀일수록 셀 전류 감소로 인해 메모리 셀의 문턱전압이 실제보다 더 높게 보이는 현상을 상쇄시킬 수 있고, 따라서 리드 동작을 정확하게 실시할 수 있다.
한편, 워드라인에 따라 센싱 신호의 전압 레벨을 변경하거나 비트라인 평가시간을 변경하는 경우에는 리드 동작 시 선택 워드라인에 인가하는 리드 전압은 일정하게 유지한다.
도 15는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.
불휘발성 메모리 장치(820)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(814)은 불휘발성 메모리 장치(820)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(814)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 16은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 17에는 본 발명에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~ST2k: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로

Claims (25)

  1. 각 워드라인에 다수의 메모리 셀들이 연결된 다수의 워드라인들을 포함하는 메모리 블록; 및
    상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 프로그램 검증 동작 시 상기 워드라인에 상이한 검증 전압을 인가하도록 구성된 동작 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 동작 회로는
    상기 프로그램 동작이 나중에 실시된 워드라인일수록 상기 워드라인에 높은 검증 전압을 인가하도록 구성된 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 동작 회로는
    드레인 셀렉트 라인에 가까운 워드라인일수록 상기 워드라인에 높은 검증 전압을 인가하도록 구성된 반도체 메모리 장치.
  4. 각 워드라인에 다수의 메모리 셀들이 연결된 다수의 워드라인들을 포함하는 메모리 블록; 및
    상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 리드 동작 시 상기 워드라인에 상이한 리드 전압을 인가하도록 구성된 동작 회로를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 동작 회로는
    상기 프로그램 동작이 나중에 실시된 워드라인일수록 상기 워드라인에 낮은 리드 전압을 인가하도록 구성된 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 동작 회로는
    드레인 셀렉트 라인에 가까운 워드라인일수록 상기 워드라인에 낮은 리드 전압을 인가하도록 구성된 반도체 메모리 장치.
  7. 워드라인 및 비트라인에 연결된 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들에 저장된 데이터를 독출하기 위해 센싱 신호에 응답하여 상기 비트라인의 전압 레벨을 센싱하도록 구성된 센싱회로; 및
    상기 데이터를 독출할 때 상기 메모리 셀이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상이한 센싱 신호를 출력하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제어회로는
    프로그램 검증 동작 시에는, 상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 높은 레벨의 센싱 신호를 출력하도록 구성된 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어회로는
    드레인 셀렉트 라인에 가까운 워드라인에 연결된 메모리 셀일수록 높은 레벨의 센싱 신호를 출력하도록 구성된 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 제어회로는
    프로그램 검증 동작 시에는, 상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 상기 센싱 신호를 출력할 때까지의 시간을 길게 하는 반도체 메모리 장치.
  11. 제7항에 있어서, 상기 제어회로는
    리드 동작 시에는, 상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 낮은 레벨의 센싱 신호를 출력하도록 구성된 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어회로는
    드레인 셀렉트 라인에 가까운 워드라인에 연결된 메모리 셀일수록 낮은 레벨의 센싱 신호를 출력하도록 구성된 반도체 메모리 장치.
  13. 제7항에 있어서, 상기 제어회로는
    리드 동작 시에는, 상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 상기 센싱 신호를 출력할 때까지의 시간을 짧게 하는 반도체 메모리 장치.
  14. 검증 동작을 실시할 메모리 셀이 연결된 선택 워드라인에 검증 전압을 인가하고 상기 선택 워드라인을 제외한 비선택 워드라인들에 패스 전압을 인가하는 단계;
    상기 메모리 셀의 프로그램 상태에 따라 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계; 및
    센싱 신호에 응답하여 상기 비트라인 전압을 센싱하여 상기 메모리 셀의 데이터를 래치하는 단계를 포함하고,
    상기 선택 워드라인에 검증 전압을 인가하는 단계에서, 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상기 선택 워드라인에 상이한 검증 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서, 상기 선택 워드라인에 검증 전압을 인가하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인일수록 상기 선택 워드라인에 높은 검증 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 선택 워드라인에 검증 전압을 인가하는 단계에서,
    드레인 셀렉트 라인에 가까운 워드라인일수록 상기 선택 워드라인에 높은 검증 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  17. 제14항에 있어서, 상기 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 높은 레벨의 센싱 신호를 출력하는 반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하는 단계에서,
    드레인 셀렉트 라인에 가까운 워드라인에 연결된 메모리 셀일수록 높은 레벨의 센싱 신호를 출력하는 반도체 메모리 장치의 동작 방법.
  19. 제14항에 있어서, 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 상기 비트라인 전압이 변경되는 시간을 길게 하는 반도체 메모리 장치의 동작 방법.
  20. 리드 동작을 실시할 메모리 셀이 연결된 선택 워드라인에 리드 전압을 인가하고 상기 선택 워드라인을 제외한 비선택 워드라인들에 패스 전압을 인가하는 단계;
    상기 메모리 셀에 저장된 데이터에 따라 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계; 및
    센싱 신호에 응답하여 상기 비트라인 전압을 센싱하여 상기 메모리 셀의 데이터를 래치하는 단계를 포함하고,
    상기 선택 워드라인에 리드 전압을 인가하는 단계에서, 상기 메모리 셀들이 연결된 워드라인의 프로그램 동작 실시 순서에 따라 상기 선택 워드라인에 상이한 리드 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  21. 제20항에 있어서, 상기 선택 워드라인에 리드 전압을 인가하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인일수록 상기 선택 워드라인에 낮은 리드 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  22. 제21항에 있어서, 상기 선택 워드라인에 리드 전압을 인가하는 단계에서,
    드레인 셀렉트 라인에 가까운 워드라인일수록 상기 선택 워드라인에 낮은 리드 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  23. 제20항에 있어서, 상기 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 낮은 레벨의 센싱 신호를 출력하는 반도체 메모리 장치의 동작 방법.
  24. 제23항에 있어서, 상기 센싱 신호에 응답하여 상기 비트라인 전압을 센싱하는 단계에서,
    드레인 셀렉트 라인에 가까운 워드라인에 연결된 메모리 셀일수록 낮은 레벨의 센싱 신호를 출력하는 반도체 메모리 장치의 동작 방법.
  25. 제20항에 있어서, 상기 메모리 셀의 비트라인 전압이 변경되도록 하는 단계에서,
    상기 프로그램 동작이 나중에 실시된 워드라인에 연결된 메모리 셀일수록 상기 비트라인 전압이 변경되는 시간을 짧게 하는 반도체 메모리 장치의 동작 방법.
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KR20170125578A (ko) * 2016-05-04 2017-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치
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