KR20140144990A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 메모리 셀들에 프로그램 동작과 목표 검증전압보다 작은 서브 검증전압 및 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하되, 프로그램 동작 시 문턱전압이 서브 검증전압보다 큰 메모리 셀의 비트라인에 인가하는 양전압을 프로그램 동작을 수행할 때마다 증가시킴으로써 메모리 셀들의 문턱전압 분포를 개선할 수 있다.

Description

반도체 메모리 장치 및 그것의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
다양한 원인들로 인해, 반도체 메모리 장치의 데이터 신뢰성이 감소된다.
따라서 반도체 메모리 장치가 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 메모리 셀들의 문턱전압 분포를 개선하여 높은 데이터 신뢰성을 갖는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀들, 및 상기 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 상기 메모리 셀들에 프로그램 동작과 상기 목표 검증전압보다 작은 서브 검증전압 및 상기 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하되, 프로그램 동작 시 문턱전압이 상기 서브 검증전압보다 큰 메모리 셀의 비트라인에 인가하는 양전압을 프로그램 동작을 수행할 때마다 증가시키도록 구성된 주변회로를 포함할 수 있다.
상기 주변회로는 비트라인에 연결된 페이지 버퍼들을 포함하고, 각 페이지 버퍼는 메모리 셀의 문턱전압이 상기 서브 검증전압보다 큰 경우 저장된 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하도록 구성된 제1 서브 레지스터, 및 상기 제1 서브 레지스터로부터 전송된 상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하도록 구성된 제2 서브 레지스터를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 상기 메모리 셀들에 프로그램 동작과, 상기 목표 검증전압 보다 작은 서브 검증전압 및 상기 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하는 단계를 포함하고, 상기 프로그램 동작 시 문턱전압이 상기 서브 검증전압보다 크고 상기 목표 검증전압보다 작은 메모리 셀의 비트라인에 프로그램 금지전압 보다 작은 양전압을 인가하되, 상기 메모리 셀의 문턱전압이 상기 서브 검증전압보다 커진 후 프로그램 동작을 수행할 때마다 상기 양전압을 증가시키는 것을 특징으로 할 수 있다.
상기 프로그램 동작을 수행할 때마다 상기 양전압을 증가시키는 것은, 메모리 셀의 문턱전압이 상기 서브 검증전압보다 큰 경우 상기 비트라인에 연결된 제1 서브 레지스터에 저장된 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하는 단계, 및 상기 제1 서브 레지스터로부터 상기 비트라인에 연결된 제2 서브 레지스터에 전송된 상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하는 단계를 포함할 수 있다.
반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 메모리 셀들에 프로그램 동작과 목표 검증전압보다 작은 서브 검증전압 및 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하되, 프로그램 동작 시 문턱전압이 서브 검증전압보다 큰 메모리 셀의 비트라인에 인가하는 양전압을 프로그램 동작을 수행할 때마다 증가시킴으로써 메모리 셀들의 문턱전압 분포를 개선할 수 있다. 따라서 데이터 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 5는 도 4의 메인 레지스터, 제1 및 제2 레지스터를 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 메모리 셀들에 프로그램 동작과 목표 검증전압보다 작은 서브 검증전압 및 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하되, 프로그램 동작 시 문턱전압이 서브 검증전압보다 큰 메모리 셀의 비트라인에 인가하는 양전압을 프로그램 동작을 수행할 때마다 증가시키도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 본 발명에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작 및 프로그램 검증 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(140)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 프로그램 검증동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 프로그램 검증동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로(132)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 프로그램 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압에 의해 저장된다.
페이지 버퍼 그룹들(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C01~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
예를 들어, 메모리 셀(C01)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C01)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압과 비트라인(BL1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C01)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압이 인가되더라도 비트라인(BL1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C01)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 프로그램 검증 동작에서, 페이지 버퍼 그룹(140)은 선택된 비트라인들(예, BL1~BLk)을 모두 프리차지한다. 그리고, 전압 공급 회로(130)로부터 선택된 워드라인(WL0)에 프로그램 검증 전압이 인가되면, 프로그램이 완료된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 프로그램이 완료되지 않은 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 프로그램 결과를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터를 외부로 출력한다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRANT, TRANM, TRST, TSET, MRST, MSET, PBSENSE)은 제어 회로에서 출력될 수 있다.
페이지 버퍼는 비트라인 연결회로(N1), 프리차지 회로(P1) 및 다수의 레지스터들을 포함한다.
비트라인 연결 회로(N1)는 비트라인(BL)과 레지스터들 중 하나의 레지스터를 연결신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 레지스터들은 비트라인 연결 회로(N1)에 병렬로 연결되며, 비트라인 연결 회로(N1)와 레지스터들의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P1)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
레지스터들의 수는 설계에 따라 변경될 수 있으며, 도 3에서는 2개의 레지스터들이 구비된 경우를 예로써 설명하기로 한다.
메인 레지스터(210)는 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압(0V)을 인가하는 동작을 수행할 수 있다. 이를 위해, 프로그램 동작 후 실시하는 프로그램 검증동작에서 메모리 셀의 문턱전압이 목표 검증전압 이상인지 아니면 목표 검증전압보다 작은지에 따라 초기 저장된 데이터('0')를 변경('1')하거나 유지한다.
서브 레지스터(220)는 프로그램 동작 시 비트라인에 프로그램 금지 전압 보다 작은 양전압 또는 프로그램 허용 전압(0V)을 인가하는 동작을 수행할 수 있다. 이를 위해, 프로그램 동작 후 실시하는 프로그램 검증동작에서 메모리 셀의 문턱전압이 서브 검증전압 이상인지 아니면 서브 검증전압보다 작은지에 따라 초기 저장된 데이터('0')를 변경('1')하거나 유지한다.
메인 및 서브 레지스터(210, 220)는 다수의 스위칭 소자들과 래치를 포함한다.
메인 레지스터(210)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRANM)에 응답하여 래치(LAT)의 제1 노드(QM_N)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N3), 래치(LAT)의 제2 노드(QM) 및 제1 노드(QM_N)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N6, N7), 스위칭 소자들(N6, N7)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N8)를 포함한다.
서브 레지스터(220)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRANT)에 응답하여 래치(LAT)의 제1 노드(QT_N)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N2), 래치(LAT)의 제2 노드(QT) 및 제1 노드(QT_N)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N4, N5), 스위칭 소자들(N4, N5)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N8)를 포함한다.
도 4는 본 발명의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 4를 참조하면, 페이지 버퍼는 비트라인 연결회로(N1), 메인 레지스터(210), 제1 서브 레지스터(220), 및 제2 서브 레지스터(230)를 포함한다.
비트라인 연결회로(N1)는 도 4에 도시된 것과 동일하므로 추가 설명은 생략한다.
제1 서브 레지스터(220)는 서브 검증전압을 기준으로 프로그램 검증동작을 수행한 후 메모리 셀의 문턱전압이 서브 검증전압보다 큰 경우 제1 서브 레지스터(220)에 저장된 데이터에 따라 제1 프로그램 동작 시에 비트라인에 프로그램 금지 전압보다 작은 제1 양전압을 인가하도록 구성된다.
제2 서브 레지스터(230)는 제1 서브 레지스터(220)로부터 전송된 데이터에 따라 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 비트라인에 제1 양전압보다 큰 제2 양전압을 인가하도록 구성된다.
메인 레지스터(210)는 메모리 셀의 문턱전압이 목표 검증전압보다 작은 경우 비트라인에 제1 또는 제2 양전압이 인가되기 전에 저장된 데이터에 따라 비트라인을 디스차지하도록 구성된다. 메인 레지스터(210)는 메모리 셀의 문턱전압이 목표 검증전압 이상인 경우 비트라인에 제1 또는 제2 양전압이 인가되기 전에 저장된 데이터에 따라 비트라인에 프로그램 금지 전압을 인가하도록 구성될 수 있다.
실시예로서, 제2 서브 레지스터(230)가 비트라인에 제2 양전압을 인가할 때, 제1 서브 레지스터도 비트라인에 제1 양전압을 인가할 수 있다. 이를 통해 구동력(drivability)을 증가시켜 비트라인을 프리차지하는데 걸리는 시간을 감소시킬 수 있다.
도 4에서와 같이 서브 레지스터가 2개인 경우 비트라인에 제1 양전압과 제2 양전압을 인가할 수 있다. 이를 통해 프로그램 동작 시 스텝 전압을 감소시킨 것과 동일한 효과를 얻게 된다. 이에 대해서는 후술하기로 한다.
동일한 방식으로, 서브 레지스터가 3개인 경우 비트라인에 제1 내지 제3 양전압을 인가할 수 있다. 이 때 제3 서브 레지스터는 제2 서브 레지스터와 그 구조 및 기능이 동일하다.
도 5는 도 4의 메인 레지스터, 제1 및 제2 레지스터를 설명하기 위한 회로도이다.
도 5를 참조하면, 제1 서브 레지스터(220)는 래치(LAT) 및 제1 양전압 전달부(N2)를 포함한다.
래치(LAT)는 서브 검증전압을 기준으로 메모리 셀들에 프로그램 검증동작을 수행한 후의 데이터를 저장한다. 메모리 셀의 문턱전압이 서브 검증전압 이상인 경우 래치는 '1' 데이터를 저장한다. 메모리 셀의 문턱전압이 서브 검증전압보다 작은 경우 래치는 '0' 데이터를 유지한다.
제1 양전압 전달부(N2)는 제1 양전압 전달 신호(TRANT)에 응답하여 데이터에 의해 결정된 전위를 조절하여 제1 양전압을 센싱노드(SO)에 전달한다. 메모리 셀의 문턱전압이 서브 검증전압 이상인 경우 래치는 '1' 데이터를 저장하고 제1 노드(QT_N)는 하이 레벨이 된다. 제1 양전압 전달 신호(TRANT)의 전압 레벨을 조절함으로써 센싱노드(SO)에 제1 양전압을 전달할 수 있다.
제2 서브 레지스터(230)는 래치(222) 및 제2 양전압 전달부(N10)를 포함한다.
래치(222)는 데이터 전송 신호(T2D)에 응답하여 제1 서브 레지스터(210)로부터 전달되는 데이터를 저장하고 저장된 데이터에 따라 외부로부터 입력되는 내부전압(VDC)을 제2 양전압 전달부로 전달하도록 구성된다.
래치(222)는 데이터 전송 신호(T2D)에 응답하여 제1 서브 레지스터(210)로부터 전달되는 데이터를 전달하도록 구성된 제1 스위칭부(N9)와, 전달된 데이터에 따라 내부전압(VDC)을 제2 양전압 전달부(N10)로 전달하도록 구성된 제2 스위칭부(N11)를 포함한다.
메모리 셀의 문턱전압이 서브 검증전압 이상인 경우 제1 서브 레지스터(230)로부터 '1' 데이터가 전송된다. 래치(222)는 제1 서브 레지스터(230)로부터 '1' 데이터가 전송되면 내부전압(VDC)을 제2 양전압 전달부(N10)로 전달한다.
제2 양전압 전달부(N10)는 제2 양전압 전달 신호(TRAND)에 응답하여 전달된 내부전압(VDC)을 조절하여 제2 양전압을 센싱노드(SO)에 전달하도록 구성된다.
내부전압(VDC)은 고전압이므로 제2 양전압 전달 신호(TRAND)의 전압 레벨을 조절함으로써 센싱노드(SO)에 제2 양전압을 전달할 수 있다.
제2 양전압은 제1 양전압보다 크므로, 제2 양전압 전달 신호(TRAND)의 전압 레벨은 제1 양전압 전달 신호(TRANT)의 전압 레벨보다 높다.
메모리 셀들의 문턱전압이 서브 검증전압 이상이 되었을 때 프로그램 동작 시에 비트라인에 제1 양전압을 인가하고 그 다음 프로그램 동작 시에 비트라인에 제1 양전압보다 큰 제2 양전압을 인가하기 위해 데이터 전송 신호(T2D)는 제2 양전압 전달 신호(TRAND)의 입력이 끝난 후에 입력된다.
도 5에 도시된 메인 레지스터(210)의 세부 구성은 도 3에서 도시된 메인 레지스터(210)의 세부 구성과 동일하다. 따라서 추가 설명은 생략한다.
또한 도 5에서 제1 서브 레지스터(230)는 래치(LAT)와 제1 양전압 전달부(N2)를 포함하지만 도 3에 도시된 서브 레지스터의 구성을 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀들의 문턱전압이 목표 검증전압(PV) 이상이 될 때까지 메모리 셀들에 프로그램 동작과, 목표 검증전압 보다 작은 서브 검증전압(PV*) 및 목표 검증전압(PV)을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행한다.
메모리 셀들의 문턱전압이 서브 검증전압(PV*) 보다 작은 경우에는 프로그램 동작 시 워드라인에 인가하는 프로그램 전압이 제1 스텝전압(Vstep1)만큼 증가하도록 한다. 메모리 셀들의 문턱전압이 서브 검증전압(PV*) 보다 커지면 다음 프로그램 동작 시 워드라인에 인가하는 프로그램 전압이 제1 스텝전압(Vstep1) 보다 작은 제2 스텝전압(Vstep2)만큼 증가하도록 한다.
따라서 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀들의 문턱전압이 목표 검증전압(PV) 이상이 될 때까지 메모리 셀들에 프로그램 동작과, 목표 검증전압 보다 작은 서브 검증전압(PV*) 및 목표 검증전압(PV)을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행한다.
서브 검증전압(PV*)과 목표 검증전압(PV)의 차이가 큰 경우에 한번의 프로그램 동작을 더 수행하여도 메모리 셀들의 문턱전압이 목표 검증전압(PV) 보다 작은 메모리 셀이 존재할 수 있다.
메모리 셀들의 문턱전압이 서브 검증전압(PV*) 보다 작은 경우에는 프로그램 동작 시 워드라인에 인가하는 프로그램 전압이 제1 스텝전압(Vstep1)만큼 증가하도록 한다. 메모리 셀들의 문턱전압이 서브 검증전압(PV*) 보다 커지면 다음 프로그램 동작 시 워드라인에 인가하는 프로그램 전압이 제1 스텝전압(Vstep1) 보다 작은 제2 스텝전압(Vstep2)만큼 증가하도록 한다. 그리고 그 다음 프로그램 동작 시에는 워드라인에 인가하는 프로그램 전압이 제2 스텝전압(Vstep2) 보다 작은 제3 스텝전압(Vstep3)만큼 증가하도록 한다.
따라서 서브 검증전압(PV*)과 목표 검증전압(PV)의 차이가 큰 경우에도 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 메모리 셀들에 프로그램 동작과, 목표 검증전압 보다 작은 서브 검증전압 및 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하는 단계를 포함하고, 프로그램 동작 시 문턱전압이 서브 검증전압보다 크고 목표 검증전압보다 작은 메모리 셀의 비트라인에 프로그램 금지전압 보다 작은 양전압을 인가하되, 메모리 셀의 문턱전압이 서브 검증전압보다 커진 후 프로그램 동작을 수행할 때마다 양전압을 증가시키는 것을 특징으로 한다.
도 8을 참조하면, 프로그램 동작은 비트라인을 셋업하는 구간(T1, T2)과 워드라인에 프로그램 전압(Vpgm)을 인가하여 메모리 셀의 문턱전압을 상승시키는 구간(T3)으로 나누어진다.
서브 검증전압 및 목표 검증전압을 기준으로 한 이전 프로그램 검증동작이 수행되면 각 메모리 셀의 문턱전압의 크기에 따라 메인 레지스터와 서브 레지스터의 래치에 데이터가 저장된다.
우선, 메인 레지스터의 데이터 전송신호(TRANM)와 비트라인 연결신호(PBSENSE)가 하이 레벨(예: Vcc)로 입력된다(T1). 문턱전압이 목표 검증전압 이상인 메모리 셀의 비트라인에는 메인 레지스터에 저장된 데이터('1')에 따라 프로그램 금지전압이 인가된다(②). 문턱전압이 목표 검증전압보다 작은 메모리 셀의 비트라인에는 메인 레지스터에 저장된 데이터('0')에 따라 프로그램 허용 전압(예: 0V)이 인가되어 비트라인은 디스차지된다.
다음으로, 서브 레지스터의 데이터 전송신호(TRANT)가 하이 레벨로 입력되고, 제1 양전압 레벨(V1)의 비트라인 연결신호(PBSENSE)가 입력된다(T2). 문턱전압이 서브 검증전압 이상인 메모리 셀의 비트라인에는 서브 레지스터에 저장된 데이터('1')에 따라 제1 양전압이 인가된다(①). 문턱전압이 목표 검증전압보다 작은 메모리 셀의 비트라인에는 서브 레지스터에 저장된 데이터('0')에 따라 프로그램 허용 전압(예: 0V)이 인가되어 비트라인은 디스차지 상태를 유지한다.
그 다음, 프로그램 동작을 수행할 선택 워드라인(WL)에 프로그램 전압(Vpgm)을 인가한다(T3). 비선택 워드라인들에 인가하는 패스전압(Vpass)을 선택 워드라인(WL)에 인가한 후 프로그램 전압(Vpgm)을 인가할 수 있다. 프로그램 전압(Vpgm)과 비트라인 전압의 차이에 따라 메모리 셀의 문턱전압이 증가한다. 프로그램 전압(Vpgm)과 비트라인 전압의 차이가 클수록 메모리 셀의 문턱전압은 더 크게 증가한다. 따라서 비트라인 전압의 크기를 조절함으로써 메모리 셀의 문턱전압이 증가하는 정도를 조절하여 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있다.
직접적으로 도시하지는 않았지만, 다음 프로그램 동작에서 제1 양전압 레벨(V1)의 비트라인 연결신호(PBSENSE)가 입력된 후에 제1 양전압 레벨(V1)보다 높은 제2 양전압 레벨의 비트라인 연결신호(PBSENSE)를 입력함으로써 다음 프로그램 동작 시 비트라인에 제1 양전압(V1) 보다 높은 제2 양전압을 인가하여 메모리 셀들의 문턱전압 분포의 폭을 더 좁힐 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 9를 참조하면, 프로그램 동작은 비트라인을 셋업하는 구간(T1, T2)과 워드라인에 프로그램 전압(Vpgm)을 인가하여 메모리 셀의 문턱전압을 상승시키는 구간(T3)으로 나누어진다.
서브 검증전압 및 목표 검증전압을 기준으로 한 이전 프로그램 검증동작이 수행되면 각 메모리 셀의 문턱전압의 크기에 따라 메인 레지스터와 제1 및 제2 서브 레지스터의 래치에 데이터가 저장된다.
우선, 메인 레지스터의 데이터 전송신호(TRANM)와 비트라인 연결신호(PBSENSE)가 하이 레벨(예: Vcc)로 입력된다(T1). 문턱전압이 목표 검증전압 이상인 메모리 셀의 비트라인에는 메인 레지스터에 저장된 데이터('1')에 따라 프로그램 금지전압이 인가된다(③). 문턱전압이 목표 검증전압보다 작은 메모리 셀의 비트라인에는 메인 레지스터에 저장된 데이터('0')에 따라 프로그램 허용 전압(예: 0V)이 인가되어 비트라인은 디스차지된다.
다음으로, 제1 서브 레지스터의 제1 양전압 전달 신호(TRANT)가 제1 양전압 레벨(V1)로 입력되고 제2 서브 레지스터의 제2 양전압 전달 신호(TRAND)가 제2 양전압 레벨(V2)로 입력된다(T2). 문턱전압이 서브 검증전압 이상인 메모리 셀의 비트라인에는 서브 레지스터에 저장된 데이터('1')에 따라 제1 양전압이 인가된다(①). 문턱전압이 목표 검증전압보다 작은 메모리 셀의 비트라인에는 서브 레지스터에 저장된 데이터('0')에 따라 프로그램 허용 전압(예: 0V)이 인가되어 비트라인은 디스차지 상태를 유지한다.
메모리 셀의 문턱전압이 처음으로 서브 검증전압 이상으로 된 때, 제2 양전압 전달 신호(TRAND)가 입력되는 동안 데이터 전송 신호(T2D)는 입력되지 않는다. 따라서 제2 서브 레지스터의 래치로 데이터('1')가 전송되지 않기 때문에 제2 서브 레지스터의 래치는 이전 데이터('0')를 저장하고 제2 양전압 전달 신호(TRAND)가 입력되더라도 제2 양전압(V2)은 비트라인으로 전달되지 않는다.
그 다음, 프로그램 동작을 수행할 선택 워드라인(WL)에 프로그램 전압(Vpgm)을 인가한다(T3). 이 구간에서 제2 서브 레지스터의 데이터 전송 신호(T2D)가 입력되고, 제2 서브 레지스터의 래치로 데이터('1')가 전송되어 제2 서브 레지스터의 래치는 데이터('1')를 저장한다. 따라서 다음 프로그램 동작에서 제2 서브 레지스터의 제2 양전압 전달 신호(TRAND)가 제2 양전압 레벨(V2)로 입력되면, 비트라인에 제1 양전압(V1)보다 큰 제2 양전압(V2)이 인가된다(②).
따라서 메모리 셀의 문턱전압이 서브 검증전압 이상이 된 후 프로그램 동작을 수행할 때마다 비트라인 전압의 크기를 증가시킴으로써 메모리 셀들의 문턱전압 분포의 폭을 더 좁힐 수 있다.
또한 구간 T2에서 제1 서브 레지스터의 제1 양전압 전달 신호(TRANT)와 제2 서브 레지스터의 제2 양전압 전달 신호(TRAND)가 동시에 입력되기 때문에 구동력(drivability)을 증가시켜 비트라인을 프리차지하는데 걸리는 시간을 감소시킬 수 있다.
직접적으로 도시하지는 않았지만, 다음 프로그램 동작에서 제3 서브 레지스터의 제3 양전압 전달 신호의 입력이 끝난 후에 제2 서브 레지스터의 래치에 저장된 데이터('1')를 제3 서브 레지스터의 래치로 전송하고, 그 다음 프로그램 동작에서 제3 서브 레지스터의 제3 양전압 전달 신호가 제3 양전압 레벨로 입력되면, 비트라인에 제2 양전압(V2)보다 큰 제3 양전압이 인가될 수 있다. 따라서 그 다음 프로그램 동작 시 비트라인에 제2 양전압(V2) 보다 높은 제3 양전압을 인가하여 메모리 셀들의 문턱전압 분포의 폭을 더 좁힐 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 12에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 MB1~MBn: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 공급 회로
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 210: 메인 레지스터
220: 제1 서브 레지스터 230: 제2 서브 레지스터

Claims (17)

  1. 메모리 셀들; 및
    상기 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 상기 메모리 셀들에 프로그램 동작과 상기 목표 검증전압보다 작은 서브 검증전압 및 상기 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하되, 프로그램 동작 시 문턱전압이 상기 서브 검증전압보다 큰 메모리 셀의 비트라인에 인가하는 양전압을 프로그램 동작을 수행할 때마다 증가시키도록 구성된 주변회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 주변회로는 비트라인에 연결된 페이지 버퍼들을 포함하고,
    각 페이지 버퍼는
    메모리 셀의 문턱전압이 상기 서브 검증전압보다 큰 경우 저장된 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하도록 구성된 제1 서브 레지스터; 및
    상기 제1 서브 레지스터로부터 전송된 상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하도록 구성된 제2 서브 레지스터를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제2 서브 레지스터는
    데이터 전송 신호에 응답하여 상기 데이터를 저장하고 상기 데이터에 따라 입력된 내부전압을 전달하도록 구성된 래치; 및
    제2 양전압 전달 신호에 응답하여 상기 전달된 내부전압을 조절하여 상기 제2 양전압을 상기 비트라인에 전달하도록 구성된 제2 양전압 전달부를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 데이터 전송 신호는
    상기 제2 양전압 전달 신호의 입력이 끝난 후에 입력되는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 래치는
    상기 데이터 전송 신호에 응답하여 상기 데이터를 전달하도록 구성된 제1 스위칭부; 및
    상기 전달된 데이터에 따라 상기 내부전압을 상기 제2 양전압 전달부로 전달하도록 구성된 제2 스위칭부를 포함하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 제1 서브 레지스터는
    상기 데이터를 저장하도록 구성된 래치; 및
    상기 제2 양전압 전달 신호보다 전압 레벨이 낮은 제1 양전압 전달 신호에 응답하여 상기 데이터에 의해 결정된 전위를 조절하여 상기 제1 양전압을 상기 비트라인에 전달하도록 구성된 제1 양전압 전달부를 포함하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 제2 서브 레지스터가 비트라인에 상기 제2 양전압을 인가할 때, 상기 제1 서브 레지스터도 상기 비트라인에 상기 제1 양전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 페이지 버퍼는
    메모리 셀의 문턱전압이 상기 목표 검증전압보다 작은 경우 상기 비트라인에 상기 제1 또는 제2 양전압이 인가되기 전에 저장된 데이터에 따라 상기 비트라인을 디스차지하도록 구성된 메인 레지스터를 더 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 주변회로는 비트라인에 연결된 페이지 버퍼들을 포함하고,
    각 페이지 버퍼는
    메모리 셀의 문턱전압이 상기 서브 검증전압에 도달하면 변경되는 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하도록 구성된 제1 서브 레지스터;
    상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하도록 구성된 제2 서브 레지스터; 및
    상기 데이터에 따라 상기 제2 프로그램 동작 다음의 제3 프로그램 동작 시에 상기 비트라인에 상기 제2 양전압보다 큰 제3 양전압을 인가하도록 구성된 제3 서브 레지스터를 포함하는 반도체 메모리 장치.
  10. 메모리 셀들의 문턱전압이 목표 검증전압 이상이 될 때까지 상기 메모리 셀들에 프로그램 동작과, 상기 목표 검증전압 보다 작은 서브 검증전압 및 상기 목표 검증전압을 기준으로 한 프로그램 검증동작을 포함하는 프로그램 루프를 수행하는 단계를 포함하고,
    상기 프로그램 동작 시 문턱전압이 상기 서브 검증전압보다 크고 상기 목표 검증전압보다 작은 메모리 셀의 비트라인에 프로그램 금지전압 보다 작은 양전압을 인가하되, 상기 메모리 셀의 문턱전압이 상기 서브 검증전압보다 커진 후 프로그램 동작을 수행할 때마다 상기 양전압을 증가시키는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서, 상기 프로그램 동작을 수행할 때마다 상기 양전압을 증가시키는 것은,
    메모리 셀의 문턱전압이 상기 서브 검증전압보다 큰 경우 상기 비트라인에 연결된 제1 서브 레지스터에 저장된 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하는 단계; 및
    상기 제1 서브 레지스터로부터 상기 비트라인에 연결된 제2 서브 레지스터에 전송된 상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제1항에 있어서, 상기 비트라인에 상기 제1 양전압을 인가하는 단계는
    제1 양전압 전달 신호에 응답하여 상기 데이터에 의해 결정된 전위를 조절하여 상기 제1 양전압을 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제11항에 있어서, 상기 비트라인에 상기 제2 양전압을 인가하는 단계는
    상기 제1 양전압 전달 신호보다 전압 레벨이 높은 제2 양전압 전달 신호에 응답하여 상기 데이터에 의해 결정된 전위를 조절하여 상기 제2 양전압을 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제13항에 있어서, 상기 제1 서브 레지스터로부터 상기 제2 서브 레지스터로의 상기 데이터의 전송은 상기 제2 양전압 전달 신호의 입력이 끝난 후에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  15. 제11항에 있어서, 상기 제2 양전압을 인가하는 단계에서,
    상기 제1 서브 레지스터에 의한 상기 제1 양전압의 인가와 상기 제2 서브 레지스터에 의한 상기 제2 양전압의 인가가 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 제11항에 있어서, 메모리 셀의 문턱전압이 상기 목표 검증전압보다 작은 경우 상기 비트라인에 상기 제1 또는 제2 양전압이 인가되기 전에 상기 비트라인에 연결된 메인 레지스터에 저장된 데이터에 따라 상기 비트라인을 디스차지하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제10항에 있어서, 상기 프로그램 동작을 수행할 때마다 상기 양전압을 증가시키는 것은,
    메모리 셀의 문턱전압이 상기 서브 검증전압보다 큰 경우 상기 비트라인에 연결된 제1 서브 레지스터에 저장된 데이터에 따라 제1 프로그램 동작 시에 상기 비트라인에 제1 양전압을 인가하는 단계;
    상기 제1 서브 레지스터로부터 상기 비트라인에 연결된 제2 서브 레지스터에 전송된 상기 데이터에 따라 상기 제1 프로그램 동작 다음의 제2 프로그램 동작 시에 상기 비트라인에 상기 제1 양전압보다 큰 제2 양전압을 인가하는 단계; 및
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