KR101829470B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법은 메모리 셀들을 포함하는 셀 스트링에 흐르는 초기 제1 셀 전류를 측정하는 단계, 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 셀 스트링에 흐르는 제2 셀 전류를 측정하는 단계, 및 제1 셀 전류에 대한 제2 셀 전류의 비율이 임계치 이하이면, 메모리 셀들에 저장된 데이터의 센싱 동작 시에 셀 스트링에 흐르는 셀 전류를 증가시키는 단계를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method operating thesame}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 특히, 데이터의 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 특히, 플래시 메모리(Flash memory)와 같은 불휘발성 메모리 에서는 전원공급이 차단되어도 메모리 셀에 저장된 데이터가 유지된다. 따라서 데이터의 프로그램 동작과 프로그램된 데이터의 소거 동작을 반복하여 실시함으로써 메모리 셀에 데이터를 복수 회 저장할 수 있다.
프로그램/소거 사이클링(E/W cycling)이란 이러한 프로그램 동작과 소거 동작을 실시한 횟수를 의미한다. 즉, 데이터의 프로그램 동작을 실시하고, 프로그램된 데이터를 소거하기 위해 소거 동작을 실시하면 프로그램/소거 사이클링이 1회 실시된 것이다. 따라서 사용자에 의해 프로그램 동작 및 소거 동작이 반복될수록 프로그램/소거 사이클링 횟수는 증가한다.
한편, 셀 전류(cell current)는 셀 스트링을 통해 흐르는 전류를 의미한다. 센싱 전류(sensing current)는 메모리 셀에 저장된 데이터를 센싱하기 위한 기준 전류를 의미한다. 메모리 셀의 리드 동작 시 또는 검증 동작 시에 셀 전류와 센싱 전류를 비교하여 메모리 셀에 저장된 데이터를 센싱한다. 따라서 데이터를 안정적으로 센싱할 수 있는 셀 전류를 확보하는 것이 중요하다.
그러나, 메모리 셀의 집적도가 증가함에 따라 셀 전류가 감소하게 된다. 셀 전류의 크기가 센싱 전류레벨까지 감소함으로 인해 데이터를 센싱하는데 문제가 발생하게 되고 메모리 셀의 특성이 열화되어 안정적인 동작의 실시가 어려워진다. 특히, 프로그램/소거 사이클링 횟수가 증가할수록 메모리 셀에 가해지는 스트레스가 증가하기 때문에 이러한 문제점은 더욱 가중된다.
본 발명이 이루고자 하는 기술적 과제는 프로그램/소거 사이클링 횟수에 따라 셀 스트링에 흐르는 셀 전류를 측정하여 셀 전류를 증가시킴으로써 안정적으로 데이터 센싱 동작을 실시할 수 있고 메모리 셀의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작방법을 제공하는 것이다.
반도체 메모리 장치의 동작 방법은 메모리 셀들을 포함하는 셀 스트링에 흐르는 초기 제1 셀 전류를 측정하는 단계, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 제2 셀 전류를 측정하는 단계, 및 상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 셀 스트링에 포함되는 메모리 셀들에 저장된 데이터를 센싱하기 위한 센싱 전류를 저장하는 단계, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 셀 전류를 측정하는 단계, 및 측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키는 단계를 포함한다.
반도체 메모리 장치는 메모리 셀들을 포함하는 셀 스트링, 상기 셀 스트링에 흐르는 초기 제1 셀 전류를 측정하고, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 제2 셀 전류를 측정하도록 구성된 동작회로, 및 상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키도록 구성된 제어회로를 포함한다.
반도체 메모리 장치는 메모리 셀들을 포함하는 셀 스트링, 셀 스트링에 포함되는 메모리 셀들에 저장된 데이터를 센싱하기 위한 센싱 전류를 저장하고, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 셀 전류를 측정하도록 구성된 동작회로, 및 측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키도록 구성된 제어회로를 포함한다.
반도체 메모리 장치 및 이의 동작 방법은 프로그램/소거 사이클링 횟수를 카운팅하고 프로그램/소거 사이클링 횟수가 미리 설정된 횟수에 도달하면 셀 스트링에 흐르는 셀 전류를 측정하여 셀 전류가 임계치 이하로 감소했을 경우 셀 전류를 증가시킴으로써 프로그램/소거 사이클링 횟수에 증가에 관계없이 안정적으로 데이터를 센싱할 수 있다. 또한, 프로그램/소거 사이클링 횟수의 증가 후에도 메모리 셀의 문턱 전압 분포를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 측정된 셀 전류에 대한 센싱 전류의 비율과 드레인 셀렉트 전압의 변화에 따른 영향과의 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작, 소거 동작, 및 셀 전류 측정 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170), 동작 회로(130, 140, 150, 160, 170)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 및 입출력 회로(170)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Verase, Vdsl, Vssl, Vcsl)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Verase, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 소거 동작을 위해 전압 발생 회로(130)는 선택된 메모리 블록의 메모리 셀들에 인가하기 위한 소거 전압(Verase)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Verase)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
한편, 제어회로(120)는 리드동작 또는 검증동작 시에 셀 스트링(STe1)에 흐르는 셀 전류를 측정하도록 동작회로를 제어한다.
특히, 제어회로(120)는 셀 스트링(STe1)에 흐르는 초기 제1 전류를 측정하고 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 셀 스트링(STe1)에 흐르는 제2 셀 전류를 측정하도록 동작회로를 제어한다. 이때, 제어회로(120)는 제1 셀 전류에 대한 제2 셀 전류의 비율이 임계치 이하이면, 메모리 셀들에 저장된 데이터의 센싱 동작 시에 셀 스트링(STe1)에 흐르는 셀 전류를 증가시키도록 구성된다. 이를 위해 제어회로(120)는 제1 셀 전류에 대한 제2 셀 전류의 비율이 임계치 이하이면, 메모리 셀들에 저장된 데이터의 센싱 동작 시에 셀 스트링(STe1)의 드레인 셀렉트 트랜지스터(DST)에 설정된 레벨(예: 셀 상태에 따라 50mV 또는 100mV 등 일정 간격을 임의로 정할 수 있음)만큼 증가된 전압을 인가하도록 구성될 수 있다.
또한, 제어회로(120)는 셀 스트링(STe1)에 포함되는 메모리 셀들에 저장된 데이터를 센싱하기 위한 센싱 전류를 저장하도록 동작회로를 제어하고, 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 셀 스트링(STe1)에 흐르는 셀 전류를 측정하도록 동작회로를 제어한다. 이때, 제어회로(120)는 측정된 셀 전류에 대한 센싱 전류의 비율이 임계치 이상이면, 메모리 셀들에 저장된 데이터의 센싱 동작 시에 셀 스트링(STe1)에 흐르는 셀 전류를 증가시키도록 구성된다. 이를 위해 제어회로(120)는 측정된 셀 전류에 대한 센싱 전류의 비율이 임계치 이상이면, 메모리 셀들에 저장된 데이터의 센싱 동작 시에 셀 스트링(STe1)의 드레인 셀렉트 트랜지스터(DST)에 설정된 레벨만큼 증가된 전압을 인가하도록 구성될 수 있다.
한편, 제어회로(120)는 메모리 셀들의 프로그램/소거 사이클링 횟수를 카운팅하기 위한 카운터(122)를 더 포함할 수 있다. 카운터(122)는 제어회로(120) 내부에 존재할 수도 있고 제어회로(120) 외부에 별도로 존재할 수도 있다.
이하에, 상기의 구성을 갖는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작방법에서는 우선, 셀 스트링에 흐르는 초기 셀 전류(I0)를 측정한다(S310). 셀 전류는 메모리 셀의 리드 동작이나 검증 동작 시에 측정될 수 있다. 초기 셀 전류(I0)는 메모리 셀의 프로그램/소거 사이클링 횟수가 '0'일 때 즉, 메모리 셀에 프로그램 동작을 실시한 후 소거 동작을 실시하기 전에 프로그램 검증 동작이나 리드 동작 시에 프로그램된 메모리 셀을 포함하는 셀 스트링에 흐르는 전류를 의미한다. 프로그램/소거 사이클링 횟수가 '0'이기 때문에 메모리 셀들이 스트레스를 받지 않아서 초기에는 많은 셀 전류가 흐른다.
그 다음, 메모리 셀에 프로그램 동작과 소거 동작을 수행한다(S320). 그리고 메모리 셀의 프로그램/소거 사이클링 횟수를 카운팅한다(S330). 프로그램/소거 사이클링 횟수의 초기값은 '0'이었기 때문에 '1'로 상승된다.
카운팅된 프로그램/소거 사이클링 횟수가 미리 설정된 횟수와 일치하면 셀 전류(Im)를 측정한다. 셀 전류(Im)는 리드 동작이나 검증 동작 시에 측정될 수 있다. 여기서 셀 전류(Im)는 목표 프로그램/소거 사이클링 횟수에 도달할 때까지 설정된 횟수만큼 (예: 2 내지 3번) 측정하도록 설정될 수 있다. 이렇게 함으로써 셀 전류(Im)를 측정하는데 소요되는 시간을 최소화할 수 있다. 예를 들면, 목표 프로그램/소거 사이클링 횟수가 3000회인 경우 프로그램/소거 사이클링 횟수가 500회, 1500회, 3000회에 도달한 경우에 셀 전류(Im)를 측정하도록 설정될 수 있다.
한편, 카운팅된 프로그램/소거 사이클링 횟수가 미리 설정된 횟수와 일치하지 않으면 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수인지를 확인하고(S380), 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달하지 못한 경우에는 다시 S320으로 돌아가 프로그램 동작 및 소거 동작을 수행한다.
다음으로, 초기 셀 전류(I0)와 측정된 셀 전류(Im)를 비교한다(S360). 초기 셀 전류(I0)에 대한 측정된 셀 전류(Im)의 비율이 임계치 이하인 경우에는 셀 스트링의 드레인 셀렉트 트랜지스터의 게이트에 인가되는 전압(이하, 드레인 셀렉트 전압(Vdsl)이라 함)을 증가시킨다. 드레인 셀렉트 전압(Vdsl)을 증가시킴으로써 리드 동작 또는 검증 동작 시 더 많은 셀 전류가 비트라인으로 전달되도록 할 수 있다. 앞서 설명한 바와 같이, 메모리 셀의 프로그램/소거 사이클링 횟수가 증가함에 따라 메모리 셀이 받는 스트레스 증가하거나 또는 메모리 셀의 집적도가 증가하여 스트링들 간의 간격이 줄어듦으로 인해 셀 전류는 점점 감소된다. 따라서 메모리 셀의 프로그램/소거 사이클링 횟수가 증가하여 실정된 횟수에 도달하면 리드 동작 또는 검증 동작시, 상세하게는 센싱 동작 시 드레인 셀렉트 전압(Vdsl)을 증가시켜 비트라인에 전달되는 셀 전류의 크기를 증가시킴으로써 프로그램/소거 사이클링 횟수의 증가로 인한 셀 전류의 감소를 보상할 수 있다. 특히, 리드 동작 또는 검증 동작시 데이터를 센싱하는 메모리 셀의 드레인 셀렉트 트랜지스터 방향의 정션(junction)에 의한 셀 전류 감소 현상을 개선할 수 있다.
임계치에 대해서는 후술하기로 한다.
드레인 셀렉트 전압(Vdsl)을 상승시킨 후, 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달했는지를 확인한다(S380). 초기 셀 전류(I0)에 대한 측정된 셀 전류(Im)의 비율이 임계치 보다 큰 경우에도 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달했는지를 확인한다(S380).
현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달한 경우에는 동작을 종료하고, 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달하지 않은 경우에는 S320으로 가서 메모리 셀의 프로그램 동작 및 소거 동작을 실시한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법에서는 우선, 메모리 셀의 리드 동작 또는 검증 동작 시에 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱전류(Itrip)를 측정하여 저장한다(S410). 센싱전류(Itrip)는 예를 들면, 메모리 셀에 저장된 데이터를 구분하기 위한 전류를 의미할 수 있다. 즉, 리드 동작 또는 검증 동작 시에 셀 스트링에 흐르는 전류가 센싱전류(Itrip) 이상인지 또는 미만인지에 따라 메모리 셀에 다른 데이터가 저장된 것으로 센싱할 수 있다.
그 다음, 메모리 셀에 프로그램 동작과 소거 동작을 수행한다(S420). 그리고 메모리 셀의 프로그램/소거 사이클링 횟수를 카운팅한다(S430).
카운팅된 프로그램/소거 사이클링 횟수가 미리 설정된 횟수와 일치하면 셀 전류(Im)를 측정한다. 셀 전류(Im)는 리드 동작이나 검증 동작 시에 측정될 수 있다. 여기서 셀 전류(Im)는 목표 프로그램/소거 사이클링 횟수에 도달할 때까지 설정된 횟수만큼 (예: 2 내지 3번) 측정하도록 설정될 수 있다. 카운팅된 프로그램/소거 사이클링 횟수가 미리 설정된 횟수와 일치하지 않으면 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수인지를 확인하고(S480), 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달하지 못한 경우에는 다시 S420으로 돌아가 프로그램 동작 및 소거 동작을 수행한다.
다음으로, 센싱 전류(Itrip)와 측정된 셀 전류(Im)를 비교한다(S460). 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율이 임계치 이상인 경우에는 드레인 셀렉트 전압(Vdsl)을 증가시킨다. 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율이 증가할수록 셀 전류(Im)의 크기가 감소되는 것인데, 측정된 셀 전류(Im)가 센싱 전류(Itrip)의 레벨 정도로 감소하게 되면 데이터의 센싱에 오류가 발생할 가능성이 커지게 된다. 이때, 드레인 셀렉트 전압(Vdsl)을 증가시키면 리드 동작 또는 검증 동작 시 더 많은 셀 전류가 비트라인으로 전달될 수 있다. 따라서 프로그램/소거 사이클링 횟수의 증가로 인한 셀 전류의 감소를 보상할 수 있다.
드레인 셀렉트 전압(Vdsl)을 상승시킨 후, 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달했는지를 확인한다(S480). 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율이 임계치 보다 작은 경우에도 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달했는지를 확인한다(S480).
현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달한 경우에는 동작을 종료하고, 현재 프로그램/소거 사이클링 횟수가 목표 프로그램/소거 사이클링 횟수에 도달하지 않은 경우에는 S420으로 가서 메모리 셀의 프로그램 동작 및 소거 동작을 실시한다.
도 5는 측정된 셀 전류에 대한 센싱 전류의 비율과 드레인 셀렉트 전압의 변화에 따른 영향과의 관계를 설명하기 위한 도면이다.
도 5에서 가로축은 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)를 나타내고, 세로축은 드레인 셀렉트 전압(Vdsl)의 변화에 따른 영향을 나타낸다.
A는 드레인 셀렉트 전압을 증가시키는 임계치를 나타내고, B는 측정된 셀 전류(Im)의 크기가 매우 커서 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 거의 '0'인 부분을 나타낸다.
도 5를 참조하면, 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 증가할수록 드레인 셀렉트 전압(Vdsl)의 변화에 따른 영향이 지수함수(exponential)적으로 증가하는 것을 볼 수 있다. 즉, 메모리 셀의 프로그램/소거 사이클링 횟수가 작아서 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 임계치 이하인 경우에는 드레인 셀렉트 전압(Vdsl)의 변화에 따른 영향(메모리 셀의 문턱전압에 대한)이 거의 '0'에 가까운 것을 알 수 있다. 그러다가 메모리 셀의 프로그램/소거 사이클링 횟수가 점차 증가하여 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 임계치 이상인 경우(A)에는 드레인 셀렉트 전압(Vdsl)의 변화에 따른 영향이 급격하게 증가하는 것을 알 수 있다. 따라서 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 임계치 이상인 경우(A)에 셀 전류를 증가시키기 위해 드레인 셀렉트 전압(Vdsl)을 증가시키는 것이 의미가 있다는 것을 알 수 있다.
도 5에서는 임계치로서 측정된 셀 전류(Im)에 대한 센싱 전류(Itrip)의 비율(%)이 20%인 겻을 예로 들어 설명하였지만, 이 수치는 예시적인 것이며 본 발명의 권리범위가 이 수치에 한정되는 것은 아니다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(220)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(240) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 STe1~STok: 스트링
120: 제어 회로 122: 카운터
130: 전압 발생 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 열선택 회로
170: 입출력 회로

Claims (9)

  1. 메모리 셀들을 포함하는 셀 스트링에 흐르는 초기 제1 셀 전류를 측정하는 단계;
    상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 제2 셀 전류를 측정하는 단계; 및
    상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링의 드레인 셀렉트 트랜지스터에 설정된 레벨만큼 증가된 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 셀 스트링에 포함되는 메모리 셀들에 저장된 데이터를 센싱하기 위한 센싱 전류를 저장하는 단계;
    상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 셀 전류를 측정하는 단계; 및
    측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서, 측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링의 드레인 셀렉트 트랜지스터에 설정된 레벨만큼 증가된 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  5. 제1항 또는 제3항에 있어서, 상기 셀 전류는 상기 메모리 셀들에 대한 독출 또는 검증 동작 시에 측정되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 메모리 셀들을 포함하는 셀 스트링;
    상기 셀 스트링에 흐르는 초기 제1 셀 전류를 측정하고, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 제2 셀 전류를 측정하도록 구성된 동작회로; 및
    상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어회로는
    상기 제1 셀 전류에 대한 상기 제2 셀 전류의 비율이 임계치 이하이면, 상기메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링의 드레인 셀렉트 트랜지스터에 설정된 레벨만큼 증가된 전압을 인가하도록 구성되는 반도체 메모리 장치.
  8. 메모리 셀들을 포함하는 셀 스트링;
    셀 스트링에 포함되는 메모리 셀들에 저장된 데이터를 센싱하기 위한 센싱 전류를 저장하고, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 설정된 횟수에 도달하면 상기 셀 스트링에 흐르는 셀 전류를 측정하도록 구성된 동작회로; 및
    측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링에 흐르는 셀 전류를 증가시키도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어회로는
    측정된 셀 전류에 대한 상기 센싱 전류의 비율이 임계치 이상이면, 상기 메모리 셀들에 저장된 데이터의 센싱 동작 시에 상기 셀 스트링의 드레인 셀렉트 트랜지스터에 설정된 레벨만큼 증가된 전압을 인가하도록 구성되는 반도체 메모리 장치.
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