KR20130091075A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀의 프로그램/소거 사이클링 횟수에 따라 소거 검증전압과 소프트 프로그램검증전압의 차이를 변경함으로써 안정적인 메모리 셀의 문턱전압 분포를 가질 수 있고 데이터의 신뢰성을 향상시킬 수 있다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method operating thesame}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 특히, 데이터의 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 특히, 플래시 메모리(Flash memory)와 같은 불휘발성 메모리 에서는 전원공급이 차단되어도 메모리 셀에 저장된 데이터가 유지된다. 따라서 데이터의 프로그램 동작과 프로그램된 데이터의 소거 동작을 반복하여 실시함으로써 메모리 셀에 데이터를 복수 회 저장할 수 있다.
프로그램/소거 사이클링(E/W cycling)이란 이러한 프로그램 동작과 소거 동작을 실시한 횟수를 의미한다. 즉, 데이터의 프로그램 동작을 실시하고, 프로그램된 데이터를 소거하기 위해 소거 동작을 실시하면 프로그램/소거 사이클링이 1회 실시된 것이다. 따라서 사용자에 의해 프로그램 동작 및 소거 동작이 반복될수록 프로그램/소거 사이클링 횟수는 증가한다.
한편, 메모리 셀들에 소거 동작이 실시된 이후에는 소프트 프로그램 동작을 실시하는데 이는 소거 동작으로 인해 넓어진 메모리 셀들의 문턱전압분포를 좁히기 위한 것이다. 소프트 프로그램 동작을 통해 프로그램/소거 사이클링 횟수가 적은 초기에는 안정적인 메모리 셀의 문턱전압분포를 얻을 수 있다.
프로그램/소거 사이클링 횟수가 증가함에 따라 터널 산화막 등의 차지 트랩 사이트에 차지가 트랩된다. 이렇게 트랩된 차지로 인해 메모리 셀들에 저장된 데이터가 소거되는 속도 즉, 문턱전압이 낮아지는 속도가 감소된다. 소거 동작시 인가할 수 있는 소거 펄스의 개수는 한정적이기 때문에 이로 인해 메모리 셀들의 문턱전압은 충분히 낮아지지 못하고, 소거 검증전압과 소프트 프로그램검증전압 사이의 간격이 감소하게 된다. 따라서 소프트 프로그램 동작시 메모리 셀들이 소프트 프로그램 펄스를 맞는 횟수가 적어지기 때문에 메모리 셀들의 문턱전압분포의 폭을 충분히 좁혀줄 수 없다.
이와 같은 상태에서 메모리 셀에 데이터를 저장하기 위한 프로그램 동작이 실시되면 메모리 셀들의 문턱전압분포의 폭이 넓음으로 인해 메모리 셀에 저장된 데이터의 리드 동작(또는 데이터 센싱 동작)시 오류가 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀의 프로그램/소거 사이클링 횟수에 따라 소거 검증전압과 소프트 프로그램검증전압의 차이를 변경함으로써 메모리 셀의 문턱전압 분포를 개선할 수 있고 데이터의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 것이다.
반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거전압을 기준으로 한 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 실시하는 단계, 및 상기 제1 소거검증동작 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하면, 상기 메모리 블록에 상기 제1 소거전압보다 높은 제2 소거전압을 기준으로 한 제2 소거동작과 상기 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 한 제2 소거검증동작을 실시하는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하는 단계, 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하는 단계, 및 상기 제1 소프트 프로그램검증동작 결과 문턱전압이 상기 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 상기 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 상기 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시하는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하는 단계, 및 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하는 단계를 포함하고, 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가할수록 상기 제1 소거검증전압과 상기 제1 소프트 프로그램검증전압의 차이가 증가되는 것을 특징으로 한다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록에 소거동작 및 소거검증동작을 실시하도록 구성된 동작회로, 및 상기 메모리 블록에 제1 소거전압을 기준으로 한 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 실시하고, 상기 제1 소거검증동작 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하면, 상기 메모리 블록에 상기 제1 소거전압보다 높은 제2 소거전압을 기준으로 한 제2 소거동작과 상기 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 한 제2 소거검증동작을 실시하도록 상기 동작회로를 제어하는 제어회로를 포함한다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록에 소거동작, 소거검증동작, 소프트 프로그램동작, 및 소프트 프로그램검증동작을 실시하도록 구성된 동작회로, 및 상기 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하고, 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하고, 상기 제1 소프트 프로그램검증동작 결과 문턱전압이 상기 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 상기 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 상기 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시하도록 상기 동작회로를 제어하는 제어회로를 포함한다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록에 제1 소거동작 및 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하고, 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램동작 및 제1 소프트프로그램검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하도록 구성된 동작회로, 및 상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가할수록 상기 제1 소거검증전압과 상기 제1 소프트 프로그램검증전압의 차이를 증가시키도록 상기 동작회로를 제어하는 제어회로를 포함한다.
반도체 메모리 장치 및 이의 동작 방법에 의하면 소거 검증 동작을 실시할 때마다 소거 검증 전압의 크기를 감소시킴으로써 소거 검증 동작이 패스되었을 때의 소거 검증 전압과 소프트 프로그램검증전압 사이의 간격을 충분히 확보할 수 있다. 따라서 소프트 프로그램 동작을 충분히 실시할 수 있으므로 메모리 셀의 문턱전압분포를 개선할 수 있고, 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4는 도 3의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀들의 문턱전압분포를 설명하기 위한 도면이다.
도 5는 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가한 경우 도 3의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀의 문턱전압분포를 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 도 6의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀들의 문턱전압분포를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 선택된 메모리 블록(110MB)에 포함된 메모리 셀들의 프로그램동작, 리드동작, 소거동작, 소거검증동작, 소프트 프로그램동작 및 소프트 프로그램검증동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드동작, 소거 동작 또는 소프트 프로그램 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 소거 동작 및 소프트 프로그램 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Verase, Vvfy)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 소거 동작 또는 소프트 프로그램 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Verase, Vvfy)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 소거 동작을 위해 전압 발생 회로(130)는 선택된 메모리 블록의 메모리 셀들에 인가하기 위한 소거 전압(Verase)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Verase)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출되거나, 선택된 메모리 블록의 메모리 셀(C0e1)에 저장된 데이터가 소거 전압(Verase)에 의해 소거된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작, 소거 동작 후에 실시되는 소거 검증 동작, 또는 소프트 프로그램 동작 후에 실시되는 소프트 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 패스/페일 신호(PF_SIGNAL)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작, 소거 검증 동작, 또는 소프트 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들(PF[1]~PF[k])은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 프로그램 동작, 소거 동작 또는 소프트 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PF_SIGNAL)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PF_SIGNAL)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지, 소거 동작을 실시한 메모리 셀들 중 문턱전압이 목표 전압보다 높은 메모리 셀이 존재하는지, 소프트 프로그램 동작을 실시한 메모리 셀들 중 문턱전압이 목표 전압보다 높은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작, 소거 동작, 또는 소프트 프로그램 동작의 재실시 여부를 결정한다.
특히, 제어 회로(120)는 선택된 메모리 블록(110MB)에 제1 소거전압을 기준으로 한 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 실시하도록 동작회로를 제어하고, 제1 소거검증동작 실시결과 문턱전압이 제1 소거검증전압보다 높은 메모리 셀이 존재하면, 메모리 블록(110MB)에 제1 소거전압보다 높은 제2 소거전압을 기준으로 한 제2 소거동작과 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 한 제2 소거검증동작을 실시하도록 동작회로를 제어한다. 제어 회로(120)는 제1 소거검증전압과 제2 소거검증전압의 크기 차이가 제1 소거전압과 제2 소거전압의 크기 차이와 같도록 동작회로를 제어할 수 있다.
또한, 제어 회로(120)는 메모리 블록(110MB)에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하도록 동작회로를 제어하고, 제1 소거루프 실시결과 문턱전압이 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 메모리 블록(110MB)에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하도록 동작회로를 제어하고, 제1 소프트 프로그램검증동작 결과 문턱전압이 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 메모리 블록(110MB)에 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시하도록 동작회로를 제어한다. 제어 회로(120)는 제1 소프트 프로그램검증전압과 제2 소프트 프로그램검증전압의 크기 차이가 제1 소프트 프로그램전압과 제2 소프트 프로그램전압의 크기 차이와 같도록 동작회로를 제어할 수 있다.
또한, 제어 회로(120)는 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가할수록 제1 소거검증전압과 제1 소프트 프로그램검증전압의 차이를 증가시키도록 동작회로를 제어할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 우선, 소거동작을 실시하기 위한 소거전압을 설정한다(S210). 소거동작은 ISPE(Incremental Step Pulse Erasing) 방식으로 진행되기 때문에 소거시작전압과 스텝전압, 그리고 소거 펄스의 개수를 설정한다.
다음으로, 선택된 메모리 블록의 메모리 셀들에 소거동작을 실시한다(S220). 웰에는 소거전압을 인가하고 워드라인에는 예를 들면 접지전압을 인가하여 메모리 셀들에 저장된 데이터가 소거될 수 있도록 한다.
그 다음, 소거 검증 동작을 실시하여(S230), 검증이 패스되면 즉, 선택된 메모리 블록의 모든 메모리 셀들의 문턱전압이 소거검증전압 이하이면 소프트 프로그램 동작을 실시한다. 한편, 문턱전압이 소거검증전압 보다 높은 메모리 셀이 존재하면 소거전압을 상승시켜 다시 소거동작을 실시한다.
소거 검증 동작이 패스되면 소프트 프로그램 동작을 실시하기 위한 전압을 설정한다(S240). 소프트 프로그램 동작은 ISPP(Incremental Step Pulse Programming) 방식으로 진행되기 때문에 소프트 프로그램시작전압과, 스텝전압, 그리고 소프트 프로그램 펄스의 개수를 설정한다.
다음으로, 소거 검증 동작이 패스된 메모리 셀들의 문턱전압분포를 좁히기 위한 소프트 프로그램 동작을 실시한다(S240). 워드라인에는 소프트 프로그램 전압을 인가하고 비트라인에는 채널을 디스차지하기 위한 디스차지전압을 인가하여 메모리 셀들의 문턱전압이 상승되도록 한다.
그 다음, 소프트 프로그램 검증 동작을 실시하여(S260), 검증이 패스되면 즉, 선택된 메모리 블록의 메모리 셀들 중 문턱전압이 소프트 프로그램검증전압 이상인 메모리 셀이 발생하면 동작을 종료한다. 한편, 문턱전압이 소프트 프로그램검증전압 이상인 메모리 셀이 존재하지 않는 경우 소프트 프로그램전압을 상승시켜 다시 소프트 프로그램동작을 실시한다.
도 4는 도 3의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀들의 문턱전압분포를 설명하기 위한 도면이다
도 4를 참조하면, 소거 동작을 실시하면 메모리 셀들의 문턱전압분포가 소거검증전압(Vev) 아래에 존재한다(a). 본 발명에서 프로그램/소거 사이클링 횟수가 크지 않은 초기에는 소거검증전압(Vev)과 소프트 프로그램검증전압(Vpv)이 동일한 전압레벨을 갖는다고 가정한다.
소거 검증 동작이 패스된 후에 소프트 프로그램동작을 실시하면 메모리 셀들의 문턱전압이 점점 상승하여 소프트 프로그램검증전압(Vpv)에 가까워진다. 프로그램/소거 사이클링 횟수가 크지 않은 초기에는 소거 검증전압(Vev)과 소프트 프로그램 검증전압(Vpv)의 차이(갭1)이 충분히 크기 때문에 소프트 프로그램 동작이 실시되는 횟수가 비교적 많다. 따라서 소프트 프로그램동작의 충분히 실시될 수 있어 메모리 셀들의 문턱전압분포의 폭이 좁아질 수 있다.
도 5는 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가한 경우 도 3의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀의 문턱전압분포를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가함에 따라 소거 동작을 실시하더라도 메모리 셀들의 문턱전압이 충분히 낮아지지 않는다(a). 이는 프로그램/소거 사이클링 횟수가 증가함에 따라 터널 산화막 등의 차지 트랩 사이트에 차지(예: 전자)가 트랩되기 때문이다.
이와 같이 메모리 셀들의 문턱전압이 충분히 낮아지지 않으면 소거 검증전압(Vev)과 소프트 프로그램검증전압(Vpv)의 차이(갭2)가 충분히 크지 않기 때문에 소프트 프로그램 동작이 실시되는 횟수가 줄어든다. 이로 인해 소프트 프로그램 동작이 충분히 실시되지 못하여 메모리 셀들의 문턱전압분포의 폭이 좁아지지 못하게 된다.
이와 같은 상태에서 메모리 셀에 데이터를 저장하기 위한 프로그램 동작이 실시되면 메모리 셀들의 문턱전압분포의 폭이 넓음으로 인해 메모리 셀에 저장된 데이터의 리드 동작(또는 데이터 센싱 동작)시 잘못된 데이터가 리드되는 문제점이 생길 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 우선, 소거동작을 실시하기 위한 소거전압을 설정한다(S510). 소거동작은 ISPE(Incremental Step Pulse Erasing) 방식으로 진행되기 때문에 소거시작전압과 스텝전압, 그리고 소거 펄스의 개수를 설정한다. 소거 시작전압으로서 제1 소거전압이 설정되고, 소거 검증전압으로서 제1 소거검증전압이 설정된다.
다음으로, 선택된 메모리 블록의 메모리 셀들에 소거동작을 실시한다(S520). 웰에는 제1 소거전압을 인가하고 워드라인에는 예를 들면 접지전압을 인가하여 메모리 셀들에 저장된 데이터가 소거될 수 있도록 한다.
그 다음, 소거 검증동작을 실시하여(S530), 검증이 패스되면 즉, 선택된 메모리 블록의 모든 메모리 셀들의 문턱전압이 제1 소거검증전압 이하이면 소프트 프로그램 동작을 실시한다. 한편, 문턱전압이 제1 소거검증전압 보다 높은 메모리 셀이 존재하면 소거전압을 상승시켜 다시 소거동작을 실시한다(S540). 이때, 소거동작은 제1 소거전압보다 높은 제2 소거전압을 기준으로 실시되고 소거검증동작은 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 실시된다. 그리고 소거 펄스의 개수는 초기화된다. 제1 소거전압과 제2 소거전압의 차이는 제1 소거검증전압과 제2 소거검증전압의 차이와 같을 수 있다. 그리고 그 차이는 ISPE 방식에서 스텝 전압에 해당할 수 있다. 이와 같이 소거검증동작이 패스되지 않으면 소거전압은 증가시키고 소거검증전압은 감소시켜 다시 소거동작 및 소거검증동작을 실시함으로써 소거검증동작이 패스되었을 때의 소거검증전압은 최초 소거검증전압(최초 소프트 프로그램검증전압과 동일)보다 충분히 낮은 전압이 될 수 있다.
소거검증동작이 패스되면 소프트 프로그램동작을 실시하기 위한 전압을 설정한다(S550). 소프트 프로그램 동작은 ISPP(Incremental Step Pulse Programming) 방식으로 진행되기 때문에 소프트 프로그램시작전압과, 스텝전압, 그리고 소프트 프로그램 펄스의 개수를 설정한다.
다음으로, 소거 검증 동작이 패스된 메모리 셀들의 문턱전압분포를 좁히기 위한 소프트 프로그램 동작을 실시한다(S560). 워드라인에는 소프트 프로그램전압을 인가하고 비트라인에는 채널을 디스차지하기 위한 디스차지전압을 인가하여 메모리 셀들의 문턱전압이 상승되도록 한다.
그 다음, 소프트 프로그램 검증 동작을 실시하여(S570), 검증이 패스되면 즉, 선택된 메모리 블록의 메모리 셀들 중 문턱전압이 소프트 프로그램검증전압 이상인 메모리 셀이 발생하면 동작을 종료한다. 한편, 문턱전압이 소프트 프로그램검증전압 이상인 메모리 셀이 존재하지 않는 경우 소프트 프로그램전압을 상승시켜 다시 소프트 프로그램동작을 실시한다.
앞서 설명한 바와 같이, 메모리 셀의 프로그램/소거 사이클링 횟수가 증가함에 따라 메모리 셀들의 문턱전압이 낮아지는 속도가 감소되어 소거 동작을 실시해도 메모리 셀들의 문턱전압이 충분히 낮아지지 않게 되므로 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 이와 같은 문제점을 해결하기 위해 소거 검증 동작을 실시할 때마다 소거 검증 전압의 크기를 감소시킨다. 이를 통해 소거 검증 동작이 패스되었을 때의 소거 검증 전압과 소프트 프로그램 검증전압 사이의 간격을 충분히 확보할 수 있으므로 소프트 프로그램 동작을 충분히 실시할 수 있다. 따라서 메모리 셀들의 문턱전압분포를 좁힐 수 있다.
상기 실시예에서는 소거 검증 전압과 소프트 프로그램 검증전압 사이의 간격을 충분히 확보하기 위해 소거 검증 전압의 크기를 감소시켰지만, 다른 실시예로서 소프트 프로그램검증전압의 크기를 증가시키는 것도 가능하다. 즉, 상기 실시예에서 소거 검증전압의 크기를 감소시키는 대신에 소거 검증전압의 크기의 감소량만큼 소프트 프로그램검증전압의 크기를 증가시킴으로써 동일한 효과를 얻을 수 있다. 이는 제1 소프트 프로그램검증동작 결과 문턱전압이 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 메모리 블록에 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 상기 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시함으로써 구현할 수 있다.
또한, 본 발명은 소거 검증전압과 소프트 프로그램 검증전압 사이의 간격을 충분히 확보하는 것을 목적으로 하므로 메모리 셀의 프로그램/소거 사이클링 횟수를 카운팅하여 프로그램/소거 사이클링 횟수가 증가함에 따라(예: 목표 프로그램/소거 사이클링 횟수 내에서 구간을 설정하는 것도 가능함) 소거 검증전압과 소프트 프로그램 검증전압의 크기 차이가 증가하도록 함으로써 동일한 효과를 얻을 수도 있다. 소거 검증전압과 소프트 프로그램 검증 전압의 크기 차이를 증가시킬 때 소거 검증전압을 감소시키거나 소프트 프로그램 검증전압을 증가시킬 수 있음은 물론이다.
도 7은 도 6의 반도체 메모리 장치의 동작 방법을 실시했을 때의 메모리 셀들의 문턱전압분포를 설명하기 위한 도면이다.
도 7을 참조하면, 우선 도 5에서 설명한 바와 같이, 메모리 셀의 프로그램/소거 사이클링 횟수가 증가하게 되면 소거 동작 실시에도 불구하고 메모리 셀의 문턱전압이 충분히 낮아지지 않게 된다. 이로 인해 소프트 프로그램 동작을 실시하더라도 메모리 셀의 문턱전압분포의 폭이 좁아지지 않고 소프트 프로그램검증동작에 오류가 발생하여 메모리 셀의 문턱전압분포가 소프트 프로그램 검증전압(Vpv) 위쪽에 존재할 수 있다(a).
이때, 도 6에서 설명한 반도체 메모리 장치의 동작 방법을 실시하면 소거 동작 및 소거 검증 동작 실시 후 소거 검증전압(Vev)의 크기가 소프트 프로그램검증전압(Vpv)에 비해 충분히 낮아지기 때문에 소거 검증전압(Vev)과 소프트 프로그램 검증전압(Vpv) 사이에 충분한 간격(갭1)을 확보할 수 있다(b).
따라서 소거 동작 및 소거 검증 동작 실시 후의 소프트 프로그램 동작을 충분히 실시할 수 있기 때문에 메모리 셀의 문턱전압분포의 폭을 충분히 좁힐 수 있고, 데이터의 신뢰성을 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(220)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(240) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 STe1~STok: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (11)

  1. 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거전압을 기준으로 한 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 실시하는 단계; 및
    상기 제1 소거검증동작 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하면, 상기 메모리 블록에 상기 제1 소거전압보다 높은 제2 소거전압을 기준으로 한 제2 소거동작과 상기 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 한 제2 소거검증동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 제1 소거검증전압과 상기 제2 소거검증전압의 크기 차이는 상기 제1 소거전압과 상기 제2 소거전압의 크기 차이와 같은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 제1 소거검증동작 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램동작과 제1 소프트 프로그램검증전압을 기준으로 한 제1 소프트 프로그램 검증동작을 포함하는 제1 소프트 프로그램 루프를 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  4. 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하는 단계;
    상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하는 단계; 및
    상기 제1 소프트 프로그램검증동작 결과 문턱전압이 상기 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 상기 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 상기 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제4항에 있어서, 상기 제1 소프트 프로그램검증전압과 상기 제2 소프트 프로그램검증전압의 크기 차이는 상기 제1 소프트 프로그램전압과 상기 제2 소프트 프로그램전압의 크기 차이와 같은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 다수의 메모리 셀들을 포함하는 선택된 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하는 단계; 및
    상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하는 단계를 포함하고,
    상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가할수록 상기 제1 소거검증전압과 상기 제1 소프트 프로그램검증전압의 차이가 증가되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  7. 다수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 소거동작 및 소거검증동작을 실시하도록 구성된 동작회로; 및
    상기 메모리 블록에 제1 소거전압을 기준으로 한 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 실시하고, 상기 제1 소거검증동작 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하면, 상기 메모리 블록에 상기 제1 소거전압보다 높은 제2 소거전압을 기준으로 한 제2 소거동작과 상기 제1 소거검증전압보다 낮은 제2 소거검증전압을 기준으로 한 제2 소거검증동작을 실시하도록 상기 동작회로를 제어하는 제어회로를 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제어회로는
    상기 제1 소거검증전압과 상기 제2 소거검증전압의 크기 차이가 상기 제1 소거전압과 상기 제2 소거전압의 크기 차이와 같도록 상기 동작회로를 제어하는 반도체 메모리 장치.
  9. 다수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 소거동작, 소거검증동작, 소프트 프로그램동작, 및 소프트 프로그램검증동작을 실시하도록 구성된 동작회로; 및
    상기 메모리 블록에 제1 소거동작과 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하고, 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램전압을 기준으로 한 제1 소프트 프로그램동작과 제1 소프트 프로그램 검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하고, 상기 제1 소프트 프로그램검증동작 결과 문턱전압이 상기 제1 소프트 프로그램검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 상기 제1 소프트 프로그램전압보다 높은 제2 소프트 프로그램전압을 기준으로 한 제2 소프트 프로그램동작 및 상기 제1 소프트 프로그램 검증전압보다 높은 제2 소프트 프로그램 검증전압을 기준으로 한 제2 소프트 프로그램검증동작을 실시하도록 상기 동작회로를 제어하는 제어회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어회로는
    상기 제1 소프트 프로그램검증전압과 상기 제2 소프트 프로그램검증전압의 크기 차이가 상기 제1 소프트 프로그램전압과 상기 제2 소프트 프로그램전압의 크기 차이와 같도록 상기 동작회로를 제어하는 반도체 메모리 장치.
  11. 다수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 제1 소거동작 및 제1 소거검증전압을 기준으로 한 제1 소거검증동작을 포함하는 제1 소거루프를 실시하고, 상기 제1 소거루프 실시결과 문턱전압이 상기 제1 소거검증전압보다 높은 메모리 셀이 존재하지 않으면, 상기 메모리 블록에 제1 소프트 프로그램동작 및 제1 소프트프로그램검증전압을 기준으로 한 제1 소프트 프로그램검증동작을 실시하도록 구성된 동작회로; 및
    상기 메모리 셀들의 프로그램/소거 사이클링 횟수가 증가할수록 상기 제1 소거검증전압과 상기 제1 소프트 프로그램검증전압의 차이를 증가시키도록 상기 동작회로를 제어하는 제어회로를 포함하는 반도체 메모리 장치.
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US9679659B2 (en) 2014-10-20 2017-06-13 Samsung Electronics Co., Ltd. Methods of operating a nonvolatile memory device
US9842658B2 (en) 2015-04-20 2017-12-12 Samsung Electronics Co., Ltd. Methods of operating nonvolatile memory devices including variable verification voltages based on program/erase cycle information
US10672481B2 (en) 2017-06-02 2020-06-02 SK Hynix Inc. Semiconductor memory device and operating method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406393B2 (en) 2014-08-25 2016-08-02 Samsung Electronics Co., Ltd. Nonvolatile memory devices and program verification methods using one verification voltage to verify memory cells having different target states
US9679659B2 (en) 2014-10-20 2017-06-13 Samsung Electronics Co., Ltd. Methods of operating a nonvolatile memory device
US9842658B2 (en) 2015-04-20 2017-12-12 Samsung Electronics Co., Ltd. Methods of operating nonvolatile memory devices including variable verification voltages based on program/erase cycle information
US10672481B2 (en) 2017-06-02 2020-06-02 SK Hynix Inc. Semiconductor memory device and operating method thereof

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