KR20140134797A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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KR20140134797A KR1020130054351A KR20130054351A KR20140134797A KR 20140134797 A KR20140134797 A KR 20140134797A KR 1020130054351 A KR1020130054351 A KR 1020130054351A KR 20130054351 A KR20130054351 A KR 20130054351A KR 20140134797 A KR20140134797 A KR 20140134797A
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Abstract

반도체 장치는 비트라인들과 연결되는 메모리 셀들을 포함하는 메모리 블록과, 메모리 셀들에 저장될 데이터를 임시 저장하기 위한 캐시 래치를 포함하고, 비트라인들을 통해 연결된 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 읽기/쓰기 회로들, 및 읽기/쓰기 회로들을 다수의 그룹들로 구분하고, 프로그램 명령과 어드레스가 입력되면, 캐시 래치들에 데이터가 입력되기 전에 어드레스에 해당하는 그룹의 읽기/쓰기 회로들의 캐시 래치들을 초기화하도록 구성된 초기화 제어부를 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor apparatus and method of operating the same}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 제어 회로를 포함하는 반도체 장치 및 이의 동작 방법에 관한 것이다.
외부로부터 입력된 데이터가 읽기/쓰기 회로들의 래치들에 임시 저장된 후 메모리 셀들에 데이터를 저장하기 위하여 프로그램 동작이 실시된다.
한편, 래치들의 수보다 적은 비트 수의 데이터가 입력되면 일부 래치들에는 데이터가 입력되지 않는다. 데이터가 입력되지 않은 래치들은 프로그램 금지 상태로 초기화 되어야 한다.
많은 수의 래치들이 짧은 시간 동안 동시에 초기화되면 순간적으로 소비 전류가 급격하게 증가하고, 그에 따라 전기적 특성이 저하되어 오동작이 발생될 수 있다.
본 발명의 실시예는 전기적 특성과 동작의 안정성을 확보할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 비트라인들과 연결되는 메모리 셀들을 포함하는 메모리 블록과, 메모리 셀들에 저장될 데이터를 임시 저장하기 위한 캐시 래치를 포함하고, 비트라인들을 통해 연결된 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 읽기/쓰기 회로들, 및 읽기/쓰기 회로들을 다수의 그룹들로 구분하고, 프로그램 명령과 어드레스가 입력되면, 캐시 래치들에 데이터가 입력되기 전에 어드레스에 해당하는 그룹의 읽기/쓰기 회로들의 캐시 래치들을 초기화하도록 구성된 초기화 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은 프로그램 명령 및 어드레스가 입력되면 어드레스에 해당하는 그룹의 읽기/쓰기 회로들의 캐시 래치들을 초기화하는 단계와, 초기화된 캐시 래치들로 데이터가 입력되는 단계와, 프로그램 확인 명령이 입력되면 초기화되지 않은 캐시 래치들을 초기화하는 단계, 및 데이터를 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 실시예는 전기적 특성과 동작의 안정성을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 읽기/쓰기 회로를 설명하기 위한 회로도이다.
도 4는 도 1에 읽기/쓰기 회로 그룹의 동작을 설명하기 위한 블록도이다.
도 5는 도 1에 도시된 초기화 제어부를 설명하기 위한 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 흐름도이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(10)와 주변 회로(20~40)를 포함한다. 주변 회로는 제어 회로(20) 및 동작 회로(30, 40)를 포함한다.
메모리 어레이(10)는 다수의 메모리 블록들(10MB)을 포함한다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BL)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0~Cn)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BL)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C0~Cn)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0~Cn)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(C0~Cn)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C0~Cn)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1을 참조하면, 주변 회로(20~40)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로는 프로그램 루프, 소거 루프 및 리드 동작을 제어하기 위한 제어 회로(20)와 제어 회로(20)의 제어에 따라 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된 동작 회로(30~40)를 포함한다. 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(30~40)는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(30) 및 데이터 입출력 회로(40)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(20)는 외부로부터 명령 신호(PGMs, PGMe)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(30)를 제어하기 위한 전압 제어 신호(V_CMD)를 출력한다. 그리고, 제어 회로(20)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 데이터 입출력 회로(40)에 포함된 읽기/쓰기 회로들(또는 페이지 버퍼들)(PB)을 제어하기 위한 제어 신호들(PB_CMD)을 출력한다. 또한, 제어 회로(20)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호와 로우 어드레스 신호를 생성한다. 여기서, 로우 어드레스에 따라 선택되는 워드라인이 결정되고 선택된 워드라인과 비선택된 워드라인들에 인가되는 동작 전압들이 달라진다.
특히, 제어 회로(20)는 읽기/쓰기 회로(PB)에 포함된 래치(예, 캐시 래치)의 초기화를 제어하기 위한 초기화 제어부(21)를 더 포함한다. 초기화 제어부(21)의 구체적인 설명은 후술하기로 한다.
전압 공급 회로(30)는 제어 회로(20)의 전압 제어 신호(V_CMD)에 응답하여 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl)을 생성하고, 제어 회로(20)의 로우 어드레스 신호에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
이러한 전압 공급 회로(30)는 전압 생성 회로(미도시)와 로우 디코더(미도시)를 포함할 수 있다. 전압 생성 회로는 제어 회로(20)의 전압 제어 신호(V_CMD)에 응답하여 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl)을 생성하고, 로우 디코더는 제어 회로(20)의 로우 어드레스 신호에 응답하여 동작 전압들을 메모리 블록들(10MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)으로 전달한다.
이렇듯, 이하에서 설명되는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl)의 출력과 변경은 제어 회로(20)의 전압 제어 신호(V_CMD)에 따라 전압 공급 회로(30)에 의해 이루어진다.
데이터 입출력 회로(40)는 비트라인들(BL)을 통해 메모리 어레이(10)와 연결되는 다수의 읽기/쓰기 회로들(PB)을 포함할 수 있다. 읽기/쓰기 회로들(PB)은 다수의 그룹들(40G0~40Gm)로 구분될 수 있다. 즉, 데이터 입출력 회로(40)는 다수의 읽기/쓰기 회로 그룹들(40G0~40Gm)을 포함할 수 있다. 프로그램 동작 시 제어 회로(20)의 PB 제어 신호(PB_CMD)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 읽기/쓰기 회로들(PB)은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(20)의 PB 제어 신호(PB_CMD)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
각각의 읽기/쓰기 회로(PB)는 비트라인마다 연결될 수 있으며, 서로 인접한 한 쌍의 비트라인들마다 연결될 수도 있다. 이하, 한쌍의 비트라인들에 연결되는 읽기/쓰기 회로(PB)의 구성을 설명하기로 한다.
도 3은 도 1에 도시된 읽기/쓰기 회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 읽기/쓰기 회로(PB)는 도 1에 도시된 제어 회로의 제어 신호(PB_CMD)에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로의 제어 신호(PB_CMD)에 포함될 수 있다.
읽기/쓰기 회로(PB)는 비트라인 선택 회로(410), 비트라인 연결 회로(420), 프리차지 회로(430) 및 다수의 래치 회로들(LC1~LC3)을 포함할 수 있다.
비트라인 선택 회로(410)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프리차지된 비트라인들을 선택적으로 디스차지하는 동작을 수행한다. 이러한 비트라인 선택 회로(410)는 이븐 비트라인과 오드 비트라인을 포함하는 한 쌍의 비트라인이 하나의 페이지 버퍼와 연결되는 경우 필요하다. 즉, 하나의 비트라인마다 하나의 페이지 버퍼가 연결되는 ABL(All Bit line) 방식의 경우에는 비트라인 선택 회로(410)를 생략할 수 있다.
비트라인 연결 회로(420)는 비트라인 선택 회로(410)에 의해 선택된 비트라인을 연결 신호(PBSENSE)에 응답하여 래치 회로들(LC1~LC3) 중 하나의 래치 회로와 연결하는 동작을 수행한다. 비트라인 연결 회로(420)는 연결 신호(PBSENSE)에 응답하여 동작하는 스위칭 소자(N109)를 포함할 수 있으며, 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결된다. 여기서, 비트라인 연결 회로(420)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(430)는 전원전압 단자와 센싱 노드(SO) 사이에 접속되고 프리차지 신호(PRECHB)에 응답하여 동작하는 스위칭 소자(P101)를 포함할 수 있으며, 센싱 노드(SO)를 프리차지하는 동작을 수행한다. 센싱 노드(SO)에 프리차지된 전압(Vcc)은 비트라인을 프리차지하기 위한 프리차지 전압으로 사용될 수 있다. 즉, 프리차지 회로(430)는 비트라인을 프리차지하기 위한 프리차지 전압을 생성할 수 있다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 외부로 입력되는 데이터를 임시 저장하고 다른 래치 회로(LC2 또는 LC3)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 외부로 출력하기 위해 임시 저장하는 캐시 래치 회로로 사용될 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시 저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(CLAT), 전송 신호(CTRAN)에 응답하여 래치(CLAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(CLAT)의 반전 단자(QB)에 연결되고 센싱 노드(SO)의 전압에 따라 동작하는 스위칭 소자(N113), 스위칭 소자(N113) 및 접지 단자 사이에 연결되고 리드 신호(READ)에 따라 동작하는 스위칭 소자(N115), 및 래치(CLAT)의 비반전 단자(QA)와 접지 단자 사이에 연결되고 리셋 신호(CRST)에 응답하여 동작하는 스위칭 소자(N117)를 포함한다.
다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
한편, 메모리 셀에 저장될 데이터가 캐시 래치(CLAT)에 먼저 임시 저장되는데, 캐시 래치(CLAT)로 데이터가 입력되기 전에 캐시 래치(CLAT)가 초기화되어야 한다. 초기화를 통해 캐시 래치(CLAT)에는 프로그램 금지 데이터(예, '1' 데이터)가 저장되고 비반전 노드(QA)로 하이 레벨의 신호가 출력된다. 이후 입력되는 데이터에 따라 캐시 래치(CLAT)에 임시 저장되는 데이터가 결정된다. 데이터가 입력되지 않으면 캐시 래치(CLAT)는 프로그램 금지 데이터가 저장된 상태를 유지한다. 그리고, 프로그램 동작 시 스위칭 소자들(N111, N109, N105)을 통해 선택된 비트라인(BLe 또는 BLo)으로 하이 레벨의 신호가 출력되고, 이 신호에 의해 비트라인(BLe 또는 BLo)이 프리차지된다. 그 결과, 프로그램 동작에서 프로그램 전압이 메모리 셀에 인가되더라도 프리차지된 비트라인과 연결되는 메모리 셀은 프로그램되지 않는다.
이렇듯, 입력되는 데이터의 비트 수가 읽기/쓰기 회로들(PB)의 수보다 작은 경우 데이터가 입력되지 않는 읽기/쓰기 회로가 존재하며, 데이터가 입력되지 않는 읽기/쓰기 회로의 캐시 래치(CLAT)는 초기화되어야 한다. 캐시 래치(CLAT)는 리셋 신호(CRST)에 의해 초기화된다.
또한, 데이터가 입력된 후에 캐시 래치들(CLAT)을 선택적으로 리셋하는 것은 회로가 복잡해지기 때문에 쉽지 않다. 따라서, 캐시 래치들(CLAT)을 리셋한 후 데이터를 입력하는 것이 바람직하다. 그러나, 많은 수의 읽기/쓰기 회로들의 캐시 래치들(CLAT)이 동시에 리셋되면 소비 전류가 증가하여 오류가 발생될 수 있다. 따라서, 안정된 리셋 동작이 요구된다.
도 4는 도 1에 읽기/쓰기 회로 그룹의 동작을 설명하기 위한 블록도이다.
도 4를 참조하면, 읽기/쓰기 회로들(PB)은 여러 그룹들(40G0~40Gm)로 구분하고, 그룹 단위로 읽기/쓰기 회로들(PB)의 캐시 래치들(CL)을 초기화시킨다. 미설명된 도면부호 ML은 메인 래치를 의미하며, 도 3의 제2 또는 제3 래치 회로(LC2 또는 LC3)에 포함된 래치가 될 수 있다.
여기서, 그룹들(40G0~40Gm)의 수만큼 캐시 리셋 신호들(CRST<0>~CRST<m>)이 생성되며, 어드레스에 따라 캐시 리셋 신호들(CRST<0>~CRST<m>)이 선택적으로 출력된다. 캐시 리셋 신호(예, CRST<0>)가 입력되면 해당 그룹(40G0)에 포함된 읽기/쓰기 회로들(PB)의 캐시 래치들(CL)이 동시에 초기화된다. 캐시 래치들(CL)이 그룹별로 나누어 리셋되므로, 각각의 리셋 동작에서 최대 소비 전류량을 줄일 수 있다. 하지만, 읽기/쓰기 회로들(PB)이 너무 많은 수의 그룹들로 구분되는 경우, 캐시 래치들(CL)을 모두 리셋 시키는데 많은 시간이 소요될 수 있다. 또한, 읽기/쓰기 회로들(PB)이 너무 적은 수의 그룹들로 구분되는 경우, 리셋 동작에서 소비되는 전류량을 충분히 줄일 수 없다. 따라서, 각각의 그룹에 포함되는 읽기/쓰기 회로들(PB)의 수를 적절하게 조절하는 것이 바람직하다.
한편, 읽기/쓰기 회로들(PB)의 캐시 래치들(CL)을 그룹별로 초기화하더라도 초기화 동작에서 전원 전압이 순간적으로 낮아지는 현상은 방지할 수 없다. 다만, 전원 전압이 낮아지는 정도를 완화할 수 있다. 따라서, 선택된 그룹의 캐시 래치들(CL)을 초기화한 후에는, 전원 전압이 다시 목표 레벨까지 상승하는데까지 필요한 시간이 경과한 후에 다음 그룹의 캐시 래치들(CL)을 초기화하는 것이 바람직하다.
캐시 래치들(CL)을 초기화하는 초기화 제어부는 상기의 내용들을 고려하여 캐시 리셋 신호들(CRST<0>~CRST<m>)을 출력하며, 초기화 제어부를 보다 구체적으로 설명하면 다음과 같다.
도 5는 도 1에 도시된 초기화 제어부를 설명하기 위한 블록도이다.
도 5를 참조하면, 초기화 제어부(21)는 펄스 생성부(210), 어드레스 카운터(220), 래치 제어부(230)를 포함할 수 있다. 래치 제어부(230)는 리셋 신호 생성부(231)와 레지스터(233)를 포함할 수 있다.
펄스 생성부(210)는 프로그램 명령(PGMs)과 어드레스(또는 컬럼 어드레스)(ADD)가 입력되면 시작 펄스(S_PULSE)를 생성하고, 프로그램 확인 명령(PGMe)이 입력되면 종료 펄스(E_PULSE)를 생성하도록 구성된다. 여기서, 프로그램 확인 명령(PGMe)은 메모리 셀들에 저장하기 위한 데이터가 읽기/쓰기 회로들에 모두 임시 저장된 후에 입력되는 명령으로써, 프로그램 동작의 준비가 완료되었음을 알리는 신호에 해당한다.
어드레스 카운터(220)는 어드레스(ADD)가 입력된 후 데이터가 읽기/쓰기 회로들로 입력되는 동안 어드레스를 증가시키도록 구성된다. 즉, 어드레스 카운터(220)는 증가되는 어드레스(C_ADD)를 출력한다.
래치 제어부(230)는 시작 펄스(S_PULSE)가 입력되면 어드레스 카운터(220)로부터 출력되는 어드레스(C_ADD)에 따라 선택된 그룹의 캐시 래치들을 초기화하기 위한 캐시 리셋 신호(CRST<0:m>)를 출력하고, 종료 펄스(E_PULSE)가 입력되면 초기화되지 않은 캐시 래치들을 초기화하기 위한 캐시 리셋 신호들(CRST<0:m>)을 출력하도록 구성된다.
구체적으로, 래치 제어부(230)의 리셋 신호 생성부(231)는 시작 펄스(S_PULSE)와 어드레스 카운터(220)의 어드레스(C_ADD)에 응답하여 어드레스(C_ADD)에 해당하는 그룹의 캐시 래치들을 리셋하기 위한 캐시 리셋 신호(예, CRST<0>)를 출력한다. 또한, 읽기/쓰기 회로들의 다음 그룹의 어드레스와 증가되는 어드레스(C_ADD)의 차이가 정해진 범위보다 작아지면, 초기화 제어부(21)의 리셋 신호 생성부(231)는 다음 그룹의 상기 읽기/쓰기 회로들의 캐시 래치들을 초기화하기 위한 캐시 리셋 신호(예, CRST<1>)를 출력한다.
이렇게 리셋 신호 생성부(231)는 어드레스가 카운팅됨에 따라 계속해서 캐시 리셋 신호를 출력한다. 여기서, 첫 번째 캐시 리셋 신호는 어드레스의 입력이 완료된 후 입력된 후 최초 데이터가 입력되기 전에 출력되어야 하므로, 어드레스 입력 후 데이터 입력 전 시간 동안만 출력되도록 첫 번째 캐시 리셋 신호의 펄스 폭을 조절하는 것이 바람직하다. 또한, 데이터가 입력되기 전에 캐시 래치가 리셋되어야 하므로, 앞서 설명한 바와 같이, 다음 그룹의 어드레스와 증가되는 어드레스(C_ADD)의 차이가 정해진 범위보다 작아지면, 미리 다음 그룹의 래치 리셋 신호가 출력되는 것이 바람직하다.
상기의 방식으로 캐시 리셋 신호들(CRST<0:m>)이 출력됨에 따라 캐시 리셋 신호들(CRST<0:m>)이 출력되는 시간을 충분하게 확보할 수 있고, 리셋 동작에 의해 전원 전압이 순간적으로 낮아지더라도 전원 전압이 충분히 목표 레벨로 다시 상승된 후에 다음 그룹의 캐시 리셋 신호가 출력될 수 있다.
한편, 레지스터(233)는 출력되는 캐시 리셋 신호에 응답하여 해당 그룹의 리셋 상태를 저장한다.
종료 펄스(E_PULSE)가 입력되면, 리셋 신호 생성부(231)는 초기화되지 않은 캐시 래치들을 초기화하기 위한 나머지 캐시 리셋 신호들(CRST<0:m>)을 순차적으로 또는 동시에 출력할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 6을 참조하면, 각각의 메모리 블록은 다수의 IO 블록들(IO0~IO7)을 포함할 수 있다. 초기화 제어부는 각각의 IO 블록에서 어드레스에 해당하는 그룹들의 읽기/쓰기 회로들의 캐시 래치들을 동시에 초기화하도록 구성될 수 있다.
구체적으로 예를 들어 설명하면, IO 블록들(IO0~IO7)에서 어드레스에 의해 첫 번째 그룹들(40G0_0~40G0_7)이 선택되면 캐시 리셋 신호들(CRST<0>)에 의해 첫 번째 그룹들(40G0_0~40G0_7)의 캐시 래치들이 동시에 리셋될 수 있다. 이를 위해, 캐시 리셋 신호들(CRST<0:m>)이 IO 블록들(IO0~IO7)에 각각 포함된 그룹들(40G0_0~40Gm_0, 40G0_1~40Gm_1, 40G0_2~40Gm_2, 40G0_3~40Gm_3, 40G0_4~40Gm_4, 40G0_5~40Gm_5, 40G0_6~40Gm_6, 40G0_7~40Gm_7)의 읽기/쓰기 회로들에 공통으로 입력된다. 즉, 하나의 메모리 블록(10MB)에서 7개의 그룹들이 동시에 선택되고, 선택된 7개의 그룹들에 포함된 캐시 래치들이 동시에 리셋될 수 있다.
이하, 상기에서 설명한 반도체 장치의 동작을 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 흐름도이다.
도 1 및 도 7을 참조하면, 단계(S701)에서 프로그램 명령(PGMs)이 입력된다. 이어서, 단계(S703)에서 어드레스(ADD)가 입력된다. 여기서 어드레스는 데이터가 저장될 메모리 셀들을 선택하며, 플레인 어드레스, 메모리 블록 어드레스, 워드라인(또는 페이지) 어드레스 및 컬럼 어드레스를 포함한다. 일반적으로 어드레스는 5 사이클 동안 입력될 수 있다.
단계(S705)에서, 초기화 제어부(21)는 프로그램 명령(PGMs)과 어드레스(ADD)가 입력되면, 데이터(DATA)가 입력되기 전에 어드레스(ADD)에 해당하는 읽기/쓰기 회로 그룹(예, 40G0)의 캐시 래치들을 리셋하기 위한 캐시 리셋 신호(예, CRST<0>)를 출력한다. 캐시 리셋 신호(예, CRST<0>)에 따라 읽기/쓰기 회로 그룹(예, 40G0)의 캐시 래치들이 리셋된다. 이어서, 단계(S707)에서, 캐시 리셋 신호(예, CRST<0>)에 따라 읽기/쓰기 회로 그룹(예, 40G0)의 캐시 래치들이 리셋된 후 리셋된 읽기/쓰기 회로 그룹(예, 40G0)의 캐시 래치들로 데이터(DATA)가 입력되기 시작한다. 입력된 데이터(DATA)는 리셋된 캐시 래치들에 임시 저장된다. 읽기/쓰기 회로 그룹(40G0)의 캐시 래치들로 데이터가 입력되는 동안, 초기화 제어부(21)는 어드레스(ADD)를 증가시킨다. 초기화 제어부(21)는 데이터(DATA)가 모두 입력될 때까지 어드레스를 증가시킨다. 예를 들어, 데이터가 1비트 입력될 때마다 어드레스를 1비트 증가시킬 수 있다.
단계(S709)에서 프로그램 확인 명령(PGMe)이 입력되었는지를 판단한다.
아직 프로그램 확인 명령(PGMe)이 입력되지 않고 데이터(DATA)가 계속 입력되고 있는 상태라면, 단계(S711)에서 다음 읽기/쓰기 회로 그룹(예, 40G1)의 캐시 래치들을 초기화해야 하는지 판단한다. 예를 들어, 다음 읽기/쓰기 회로 그룹(40G1)의 어드레스와 초기화 제어부(21)에 의해 증가되는 어드레스의 차이가 정해진 범위보다 작은지를 판단한다.
다음 읽기/쓰기 회로 그룹(40G1)의 어드레스와 증가되는 어드레스의 차이가 정해진 범위보다 작아지면, 단계(S713)에서 초기화 제어부(21)는 다음 그룹(40G1)의 읽기/쓰기 회로들의 캐시 래치들을 초기화한다. 다음 읽기/쓰기 회로 그룹(40G1)의 어드레스와 초기화 제어부(21)에 의해 증가되는 어드레스의 차이가 정해진 범위보다 작지 않으면, 캐시 래치의 초기화 동작은 진행되지 않고 단계(S707)에서 데이터(DATA)의 입력과 어드레스(ADD)의 증가가 계속해서 진행된다. 읽기/쓰기 회로 그룹(40G1)의 캐시 래치들이 리셋된 후에도, 단계(S711)에서 그 다음 읽기/쓰기 회로 그룹(40G2)의 어드레스와 증가되는 어드레스의 차이가 정해진 범위보다 작아지면, 단계(S713)에서 초기화 제어부(21)는 그 다음 그룹(40G2)의 읽기/쓰기 회로들의 캐시 래치들을 초기화한다.
상기와 같이, 단계들(S707, S709, S711, S713)을 반복하다가, 데이터(DATA)의 입력이 완료되고 단계(S709)에서 프로그램 확인 명령(PGMe)이 입력된 것으로 판단되면, 단계(S715)에서 초기화 제어부(21)는 프로그램 동작을 실시하기 전에 초기화되지 않은 읽기/쓰기 회로 그룹들의 캐시 래치들을 초기화하는 동작을 수행한다.
이때, 초기화 제어부(21)는 초기화되지 않은 읽기/쓰기 회로 그룹들의 캐시 래치들을 초기화하기 위한 캐시 리셋 신호들(CRST<0;m>)을 동시에 출력하거나 순차적으로 출력한다. 그 결과, 초기화되지 않은 읽기/쓰기 회로 그룹들의 캐시 래치들이 동시에 리셋되거나 그룹별로 순차적으로 리셋된다. 캐시 리셋 신호들(CRST<0;m>)에 의해 캐시 래치들로 프로그램 금지 데이터가 입력된다.
이후, 단계(S717)에서는 읽기/쓰기 회로들(PB)의 캐시 래치들에 입력된 데이터를 메모리 셀들에 저장하기 위한 프로그램 동작이 실시된다. 이때, 입력된 데이터의 비트 수가 캐시 래치들의 수보다 적으면, 일부 캐시 래치들에는 초기화 동작에 의해 프로그램 금지 데이터가 입력된 상태에서 프로그램 동작이 진행된다.
이로써, 소비 전류량의 급격한 증가를 방지하고, 전원 전압이 안정된 상태에서 캐시 래치들을 초기화하여 전기적 특성과 동작의 안정성을 확보할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.
불휘발성 메모리 장치(820)는 앞서 설명한 반도체 장치로 구성될 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(814)은 불휘발성 메모리 장치(820)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(815)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다. 낸드 플래시 셀 어레이(950)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
10 : 메모리 어레이 110MB : 메모리 블록
PAGE : 페이지 ST : 스트링
20 : 제어 회로 21 : 초기화 제어부
210 : 펄스 생성부 220 : 어드레스 카운터
230 : 래치 제어부 231 : 리셋 신호 생성부
232 : 레지스터 30 : 전압 공급 회로
40 : 데이터 입출력 회로 40G0~40Gm : 읽기/쓰기 회로 그룹
PB : 읽기/쓰기 회로, 페이지 버퍼 410 : 비트라인 선택 회로
420 : 비트라인 연결 회로 430 : 프리차지 회로
LC1~LC3 : 래치 회로 CLAT : 래치

Claims (16)

  1. 비트라인들과 연결되는 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들에 저장될 데이터를 임시 저장하기 위한 캐시 래치를 포함하고, 상기 비트라인들을 통해 연결된 상기 메모리 셀들에 상기 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 읽기/쓰기 회로들; 및
    상기 읽기/쓰기 회로들을 다수의 그룹들로 구분하고, 프로그램 명령과 어드레스가 입력되면, 상기 캐시 래치들에 상기 데이터가 입력되기 전에 상기 어드레스에 해당하는 그룹의 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 초기화하도록 구성된 초기화 제어부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 어드레스가 입력된 후 상기 읽기/쓰기 회로들의 상기 캐시 래치들로 데이터가 입력되는 동안, 상기 초기화 제어부가 상기 어드레스를 증가시키도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 초기화 제어부는 상기 데이터가 모두 입력될 때까지 상기 어드레스를 증가시키도록 구성되는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 읽기/쓰기 회로들의 다음 그룹의 어드레스와 증가되는 어드레스의 차이가 정해진 범위보다 작아지면, 상기 초기화 제어부는 상기 다음 그룹의 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 초기화하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 데이터가 입력된 후 프로그램 확인 명령이 입력되면, 상기 초기화 제어부는 초기화되지 않은 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 초기화하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 초기화 제어부는 상기 프로그램 동작이 실시되기 전에 초기화되지 않은 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 초기화하도록 구성되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 초기화 제어부는 초기화되지 않은 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 동시에 초기화하거나 그룹단위로 순차적으로 초기화하도록 구성된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 메모리 블록은 다수의 IO 블록을 포함하며,
    상기 초기화 제어부는 각각의 IO 블록에서 상기 어드레스에 해당하는 그룹들의 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 동시에 초기화하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 초기화 제어부는 상기 캐시 래치들을 초기화하기 위해 상기 캐시 래치들로 프로그램 금지 데이터가 입력되도록 상기 읽기/쓰기 회로들로 캐시 리셋 신호를 출력하도록 구성되는 반도체 장치.
  10. 제 1 항에 있어서, 상기 초기화 제어부는,
    상기 프로그램 명령과 상기 어드레스가 입력되면 시작 펄스를 생성하고 상기 프로그램 확인 명령이 입력되면 종료 펄스를 생성하도록 구성되는 펄스 생성부;
    상기 어드레스가 입력된 후 상기 데이터가 입력되는 동안 상기 어드레스를 증가시키도록 구성되는 어드레스 카운터; 및
    상기 시작 펄스가 입력되면 상기 어드레스 카운터로부터 출력되는 어드레스에 따라 선택된 그룹의 캐시 래치들을 초기화하기 위한 캐시 리셋 신호를 출력하고, 상기 종료 펄스가 입력되면 초기화되지 않은 캐시 래치들을 초기화하기 위한 캐시 리셋 신호들을 출력하도록 구성되는 래치 제어부를 포함하는 반도체 장치.
  11. 프로그램 명령 및 어드레스가 입력되면 상기 어드레스에 해당하는 그룹의 읽기/쓰기 회로들의 캐시 래치들을 초기화하는 단계;
    초기화된 상기 캐시 래치들로 데이터가 입력되는 단계;
    프로그램 확인 명령이 입력되면 초기화되지 않은 캐시 래치들을 초기화하는 단계; 및
    상기 데이터를 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함하는 반도체 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 어드레스가 입력된 후 상기 캐시 래치들로 데이터가 입력되는 동안, 상기 어드레스를 증가시키는 단계를 포함하는 반도체 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 데이터가 모두 입력될 때까지 상기 어드레스가 증가되는 반도체 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 읽기/쓰기 회로들의 다음 그룹의 어드레스와 증가되는 어드레스의 차이가 정해진 범위보다 작아지면, 상기 다음 그룹의 상기 읽기/쓰기 회로들의 상기 캐시 래치들을 초기화하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  15. 제 11 항에 있어서,
    상기 데이터가 모두 입력된 후 상기 프로그램 확인 명령이 입력되면, 초기화되지 않은 상기 캐시 래치들이 동시에 초기화되거나 그룹단위로 순차적으로 초기화되는 반도체 장치의 동작 방법.
  16. 제 11 항에 있어서,
    상기 초기화된 캐시 래치들에는 프로그램 금지 데이터가 입력되는 반도체 장치의 동작 방법.
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