DE102021113450A1 - Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen - Google Patents

Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen Download PDF

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Abstract

Eine Nichtflüchtige Speichervorrichtung enthält ein Speicherzellenarray, das Speicherzellen und eine Seitenpufferschaltung enthält. Die Seitenpufferschaltung enthält Seitenpuffereinheiten und Cache-Latches. Die Cache-Latches sind von den Seitenpuffereinheiten in einer ersten horizontalen Richtung beabstandet und entsprechen jeweils einer aus den mehreren Seitenpuffereinheiten. Jede der Seitenpuffereinheiten enthält einen Durchlasstransistor, der mit jedem Abtastknoten verbunden ist und in Reaktion auf ein Durchlasssteuersignal angesteuert wird. Die Seitenpufferschaltung ist eingerichtet, um eine Datenübertragungsoperation durchzuführen, die auf der Durchführung einer ersten Datenausgabeoperation basiert, um Daten, die von einem ersten Teil der Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil der Cache-Latches an eine Dateneingabe-/-ausgabe-(E/A)-Leitung auszugeben, wobei die Datenübertragungsoperation eingerichtet ist, um die abgetasteten Daten von einem zweiten Teil der Seitenpuffereinheiten in einen zweiten Teil der Cache-Latches umzuspeichern.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese US-Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2020-0101529 , die am 13. August 2020 eingereicht wurde, und der koreanischen Patentanmeldung Nr. 10-2020-0175022 , die am 15. Dezember 2020 beim koreanischen Amt für geistiges Eigentum eingereicht wurde, deren Offenbarungen jeweils durch Verweis in vollem Umfang hierin aufgenommen sind.
  • HINTERGRUND
  • 1. Technischer Bereich
  • Beispielhafte Ausführungsformen beziehen sich allgemein auf Halbleiterspeichervorrichtungen und insbesondere auf Seitenpufferschaltungen und nichtflüchtige Speichervorrichtungen, die diese enthalten.
  • 2. Erörterung der verwandten Technik
  • Halbleiterspeichervorrichtungen zum Speichern von Daten können in flüchtige Speichervorrichtungen und nichtflüchtige Speichervorrichtungen unterteilt werden. Flüchtige Speichervorrichtungen, wie z. B. Dynamische Direktzugriffsspeicher(DRAM)-Vorrichtungen (DRAM=Dynamic Random Access Memory), sind typischerweise eingerichtet, um durch Laden oder Entladen von Kondensatoren Daten in Speicherzellen zu speichern und die gespeicherten Daten zu verlieren, wenn die Leistungsversorgung ausgeschaltet wird. Nichtflüchtige Speichervorrichtungen, wie z. B. Flash-Speichervorrichtungen, können gespeicherte Daten beibehalten, auch wenn die Leistungsversorgung ausgeschaltet ist. Flüchtige Speichervorrichtungen werden häufig als Hauptspeicher verschiedener Geräte verwendet, während nichtflüchtige Speichervorrichtungen häufig zum Speichern von Programmcodes und/oder Daten in verschiedenen elektronischen Vorrichtungen, wie z. B. Computern, mobilen Vorrichtungen usw., verwendet werden.
  • In letzter Zeit wurden nichtflüchtige Speichervorrichtungen mit dreidimensionaler Struktur, wie z. B. vertikale NAND-Speichervorrichtungen, entwickelt, um den Integrationsgrad und die Speicherkapazität der nichtflüchtigen Speichervorrichtungen zu erhöhen. Eine nichtflüchtige Speichervorrichtung kann eine Seitenpufferschaltung zum Speichern von Daten in oder Ausgeben von Daten aus Speicherzellen enthalten, und die Seitenpufferschaltung kann Halbleitervorrichtungen wie Transistoren enthalten. Aufgrund der Forderung nach einer Verringerung der Größe der Seitenpufferschaltung und der Entwicklung der Prozesstechnologie aufgrund einer Erhöhung des Integrationsgrads der nichtflüchtigen Speichervorrichtung kann die Größe der in der Seitenpufferschaltung enthaltenen Halbleitervorrichtung verringert werden, und dementsprechend kann ein Layout der mit den Halbleitervorrichtungen verbundenen Verdrahtungen kompliziert werden.
  • ZUSAMMENFASSUNG
  • Einige Beispielausführungsformen können eine nichtflüchtige Speichervorrichtung vorsehen, die in der Lage ist, die Effizienz einer Programmoperation zu verbessern.
  • Einige Beispielausführungsformen können ein Verfahren zum Programmieren in einer nichtflüchtigen Speichervorrichtung vorsehen, das die Effizienz einer Programmoperation verbessern kann.
  • Nach einigen Beispielausfiihrungsformen enthält eine nichtflüchtige Speichervorrichtung ein Speicherzellenarray, das mehrere Speicherzellen und eine Seitenpufferschaltung enthält. Die Seitenpufferschaltung enthält mehrere Seitenpuffereinheiten und mehrere Cache-Latches. Die mehreren Seitenpuffereinheiten sind in einer ersten horizontalen Richtung angeordnet und mit jeder der Speicherzellen über mehrere Bitleitungen verbunden. Die mehreren Cache-Latches sind in der ersten horizontalen Richtung von den mehreren Seitenpuffereinheiten beabstandet, und die mehreren Cache-Latches entsprechen der jeweiligen der mehreren Seitenpuffereinheiten. Jede der mehreren Seitenpuffereinheiten enthält einen Durchlasstransistor, der mit jedem Abtastknoten verbunden ist und in Reaktion auf ein Durchlasssteuersignal angesteuert wird. Die Seitenpufferschaltung ist eingerichtet, um eine Datenübertragungsoperation durchzuführen, die auf der Durchführung einer ersten Datenausgabeoperation basiert, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, wobei die Datenübertragungsoperation eingerichtet ist, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten an einen zweiten Teil der Cache-Latches aus den mehreren Cache-Latches auszugeben.
  • Nach einigen Beispielausführungsformen enthält eine nichtflüchtige Speichervorrichtung ein Speicherzellenarray, das mehrere Speicherzellen enthält, und eine Seitenpufferschaltung. Die Seitenpufferschaltung enthält mehrere Seitenpuffereinheiten und mehrere Cache-Latches. Die mehreren Seitenpuffereinheiten befinden sich in einer ersten horizontalen Richtung und sind mit jeder der Speicherzellen über mehrere Bitleitungen verbunden. Die mehreren Cache-Latches sind von den mehreren Seitenpuffereinheiten in der ersten horizontalen Richtung beabstandet, und die mehreren Cache-Latches entsprechen den jeweiligen der mehreren Seitenpuffereinheiten. Die mehreren Cache-Latches sind gemeinsam mit einer Datenübertragungsleitung verbunden. Jede der mehreren Seitenpuffereinheiten enthält einen Durchlasstransistor, der mit jedem Abtastknoten verbunden ist, an die Datenübertragungsleitung verbunden ist und in Reaktion auf ein Durchlasssteuersignal angesteuert wird. Während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten geliefert werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, führt sie eine Datenübertragungsoperation durch, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einen zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern.
  • Nach einigen Beispielausführungsformen enthält eine nichtflüchtige Speichervorrichtung eine erste Halbleiterschicht und eine zweite Halbleiterschicht. Die erste Halbleiterschicht enthält mehrere Speicherzellen, die mit jeder von mehreren Bitleitungen verbunden sind, die sich in einer ersten horizontalen Richtung erstrecken. Die zweite Halbleiterschicht befindet sich in einer vertikalen Richtung zur ersten Halbleiterschicht und enthält eine Seitenpufferschaltung. Die Seitenpufferschaltung enthält einen Hauptbereich und einen Cache-Bereich. Der Hauptbereich enthält mehrere Seitenpuffereinheiten in der ersten horizontalen Richtung. Der Cache-Bereich grenzt in der ersten horizontalen Richtung an den Hauptbereich und enthält mehrere Cache-Latches, die in der ersten horizontalen Richtung angeordnet und gemeinsam mit einem kombinierten Abtastknoten verbunden sind. Die mehreren Cache-Latches entsprechen jeweils einer der mehreren Seitenpuffereinheiten. Jede der mehreren Seitenpuffereinheiten enthält einen Durchlasstransistor, der mit jedem Abtastknoten verbunden ist und in Reaktion auf ein Durchlasssteuersignal angesteuert wird. Während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, führt sie eine Datenübertragungsoperation durch, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einen zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern.
  • Nach einigen Beispielausführungsformen enthält eine Seitenpufferschaltung mehrere Seitenpuffereinheiten und mehrere Cache-Latches. Die mehreren Cache-Latches sind gemeinsam mit den mehreren Seitenpuffereinheiten über einen kombinierten Abtastknoten verbunden, und die mehreren Cache-Latches entsprechen jeweils einer der mehreren Seitenpuffereinheiten. Jede der mehreren Seitenpuffereinheiten enthält ein Paar von Durchlasstransistoren und einen Abtastknoten, um das Paar von Durchlasstransistoren miteinander zu verbinden. In einer Datenübertragungszeitdauer zwischen den mehreren Seitenpuffereinheiten und den mehreren Cache-Latches sind die in jeder der mehreren Seitenpuffereinheiten enthaltenen Abtastknotenleitungen mit dem kombinierten Abtastknoten verbunden, und die mehreren Seitenpuffereinheiten sind elektrisch mit den mehreren Cache-Latches verbunden. Während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe/Ausgabe (E/A)-Leitung auszugeben, ist die Seitenpufferschaltung eingerichtet, um eine Datenübertragungsoperation durchzuführen, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einem zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern.
  • Nach einigen Beispielausführungsformen enthält eine nichtflüchtige Speichervorrichtung einen Speicherzellenbereich und einen Peripherieschaltungsbereich. Der Speicherzellenbereich enthält mehrere Speicherzellen und einen ersten Metallkontaktanschluss. Der Peripherieschaltungsbereich enthält einen zweiten Metallkontaktanschluss, und der Peripherieschaltungsbereich ist vertikal mit dem Speicherzellenbereich, dem ersten Metallkontaktanschluss und dem zweiten Metallkontaktanschluss verbunden. Der Peripherieschaltungsbereich enthält eine Seitenpufferschaltung, die mehrere Seitenpuffereinheiten und mehrere Cache-Latches enthält. Die mehreren Seitenpuffereinheiten befinden sich in einer ersten horizontalen Richtung und sind mit jeder der Speicherzellen über mehrere Bitleitungen verbunden. Die mehreren Cache-Latches sind in der ersten horizontalen Richtung von den mehreren Seitenpuffereinheiten beabstandet und sind gemeinsam mit einem kombinierten Abtastknoten verbunden. Die mehreren Cache- Latches entsprechen jeweils einer der mehreren Seitenpuffereinheiten. Jede der mehreren Seitenpuffereinheiten enthält einen Durchlasstransistor, der mit jedem Abtastknoten verbunden ist und auf der Grundlage eines Durchlasssteuersignals angesteuert wird. Während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, führt sie eine Datenübertragungsoperation durch, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einem zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern.
  • Dementsprechend enthält die Seitenpufferschaltung in der nichtflüchtigen Speichervorrichtung mehrere Seitenpuffereinheiten und mehrere Cache-Latches. Die mehreren Cache-Latches sind gemeinsam mit den mehreren Seitenpuffereinheiten über einen kombinierten Abtastknoten verbunden. Während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten geliefert werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, ist die Seitenpufferschaltung eingerichtet, um eine Datenübertragungsoperation durchzuführen, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einen zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern. Daher kann die nichtflüchtige Speichervorrichtung ein mit der Leseoperation verbundenes Intervall reduzieren.
  • Figurenliste
  • Veranschaulichende, nicht einschränkende Beispielausführungsformen werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verstanden.
    • 1 ist ein Blockdiagramm einer nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen.
    • 2 ist ein Blockdiagramm, das ein Speichersystem veranschaulicht, das die nichtflüchtige Speichervorrichtung nach Beispielausführungsformen enthält.
    • 3 veranschaulicht schematisch eine Struktur der nichtflüchtigen Speichervorrichtung von 1 nach Beispielausführungsformen.
    • 4A ist ein Blockdiagramm, das ein Beispiel für das Speicherzellenarray in 1 nach Beispielausführungsformen veranschaulicht.
    • 4B ist ein Schaltplan, der einen der Speicherblöcke von 4A veranschaulicht.
    • 4C veranschaulicht ein Beispiel für die Struktur eines Zellenstrangs CS im Speicherblock von 4B.
    • 5 ist ein schematisches Diagramm einer Verbindung des Speicherzellenarrays mit der Seitenpufferschaltung in 1 nach Beispielausführungsformen.
    • 6 veranschaulicht im Detail einen Seitenpuffer nach Beispielausführungsformen.
    • 7 ist ein Zeitdiagramm eines Beispiels eines Spannungspegels eines Durchlasssteuerungssignals entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
    • 8 ist ein Zeitdiagramm eines weiteren Beispiels eines Spannungspegels des Durchlasssteuerungssignals entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
    • 9 ist eine Draufsicht auf eine Seitenpufferschaltung nach Beispielausführungsformen.
    • 10A ist ein Schaltplan, der ein Beispiel für die Seitenpufferschaltung in 9 nach Beispielausführungsformen veranschaulicht.
    • 10B ist ein Schaltplan, der ein Beispiel für die Seitenpufferschaltung nach Beispielausführungsformen veranschaulicht.
    • 11 ist ein Zeitdiagramm der Spannungspegel mehrerer Durchlasssteuersignale entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
    • 12 ist ein Zeitdiagramm, das ein Beispiel für die Datenumspeicheroperation der Seitenpufferschaltung nach Beispielausführungsformen veranschaulicht.
    • 13 ist ein Schaltplan, der ein Beispiel für die Cache-Einheit nach Beispielausführungsformen veranschaulicht.
    • 14 ist ein Zeitdiagramm, das ein Beispiel für eine Datenumspeicheroperation und eine Datenausgabeoperation der Seitenpufferschaltung nach Beispielausführungsformen veranschaulicht.
    • 15A veranschaulicht eine Beispieloperation der Seitenpufferschaltung nach Beispielausführungsformen.
    • 15B veranschaulicht eine Beispieloperation der Seitenpufferschaltung nach Beispielausführungsformen.
    • 16 veranschaulicht eine Konfiguration von Daten-E/A-Leitungen entsprechend einer Matte nach Beispielausführungsformen.
    • 17 veranschaulicht die Abbildungsbeziehung zwischen einer Burst-Länge und einer Spaltenadresse in der Seitenpufferschaltung nach Beispielausführungsformen.
    • 18 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausfiihrungsformen veranschaulicht.
    • 19 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
    • 20 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
    • 21 zeigt eine Anordnung der ersten bis achten Seitenpuffereinheit und der ersten bis achten Cache-Einheit in einer Seitenpufferschaltung nach Beispielausführungsformen.
    • 22 ist ein Blockdiagramm, das eine nichtflüchtige Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
    • 23 ist eine Draufsicht, die eine Seitenpufferschaltung und den Seitenpufferdekodierer (PBDEC) nach Beispielausführungsformen veranschaulicht.
    • 24 veranschaulicht eine Seitenpufferschaltung und den PBDEC nach Beispielausführungsformen.
    • 25 ist eine Querschnittsansicht einer nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen.
    • 26 ist ein Blockdiagramm, das eine Speichervorrichtung veranschaulicht, die eine nichtflüchtige Speichervorrichtung nach Beispielausführungsformen enthält.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Verschiedene Beispielausführungsformen werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen einige Beispielausführungsformen dargestellt sind, ausführlicher beschrieben.
  • Es versteht sich, dass einige oder alle der Vorrichtungen, Controller, Generatoren, Dekodierer, Einheiten, Module oder dergleichen nach einer der hier beschriebenen Beispielausführungsformen, einschließlich einiger oder aller Elemente der in 1 gezeigten Peripherieschaltung 200, der in 1 gezeigten Speichervorrichtung 100, einem in 2 gezeigten Speichercontroller, einer beliebigen Kombination davon oder ähnlichem, kann in einer oder mehreren Instanzen einer Verarbeitungsschaltung, wie z. B. Hardware einschließlich Logikschaltungen, einer Hardware/Software-Kombination, wie z. B. einem Prozessor, der Software ausführt, oder einer Kombination davon enthalten sein, kann diese enthalten und/oder kann durch diese implementiert werden. In einigen Beispielausführungsformen kann die eine oder mehrere Instanz(en) von Verarbeitungsschaltungen eine zentrale Verarbeitungseinheit (CPU), einen Anwendungsprozessor (AP), eine arithmetisch-logische Einheit (ALU), eine Grafikverarbeitungseinheit (GPU), einen digitalen Signalprozessor, einen Mikrocomputer, ein Field Programmable Gate Array (FPGA), ein Ein-Chip-System (SoC), eine programmierbare Logikeinheit, einen Mikroprozessor oder eine anwendungsspezifische integrierte Schaltung (ASIC) usw. enthalten, ist aber nicht darauf beschränkt. In einigen Beispielausführungsformen kann jeder der hier beschriebenen Speicher, Speichereinheiten oder dergleichen eine nicht flüchtige, computerlesbare Speichervorrichtung, z. B. ein Solid-State-Laufwerk (SSD), enthalten, die ein Befehlsprogramm speichert, und die eine oder mehrere Instanzen der Verarbeitungsschaltung können so eingerichtet sein, dass sie das Befehlsprogramm ausführen, um die Funktionalität einiger oder aller der Vorrichtungen, Controller, Dekodierer, Einheiten, Module oder dergleichen nach jeder der hier beschriebenen Beispielausführungsformen zu implementieren, einschließlich aller hier beschriebenen Verfahren zum Betrieb derselben.
  • 1 ist ein Blockdiagramm einer nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen.
  • Bezugnehmend auf 1 kann eine nichtflüchtige Speichervorrichtung 10 ein Speicherzellenarray 100 und eine Peripherieschaltung 200 enthalten. Die Peripherieschaltung 200 kann eine Seitenpufferschaltung 210, eine Steuerschaltung 220, einen Spannungsgenerator 230, einen Adressdekodierer 240 (z. B. eine Adressdekodiererschaltung) und eine Dateneingabe-/-ausgabe (E/A)-Schaltung 250 enthalten. Obwohl in 1 nicht dargestellt, kann die Peripherieschaltung 200 außerdem eine E/A-Schnittstelle, eine Spaltenlogik, einen Vordekodierer, einen Temperatursensor, einen Befehlsdekodierer usw. enthalten.
  • Das Speicherzellenarray 100 kann über eine Strang-Auswahlleitung SSL, mehrere Wortleitungen WLs und eine Masse-Auswahlleitung GSL mit dem Adressdekodierer 240 gekoppelt sein. Alternativ oder zusätzlich kann das Speicherzellenarray 100 über mehrere Bitleitungen BLs mit der Seitenpufferschaltung 210 gekoppelt sein. Das Speicherzellenarray 100 kann mehrere nichtflüchtige Speicherzellen enthalten, die mit den mehreren Wortleitungen WLs und den mehreren Bitleitungen BLs verbunden sind.
  • Das Speicherzellenarray 100 kann mehrere Speicherblöcke BLK1 bis BLKz enthalten, und jeder der Speicherblöcke BLK1 bis BLKz (wobei z eine beliebige positive ganze Zahl ist) kann eine dreidimensionale (3D) Struktur aufweisen. Das Speicherzellenarray 100 kann mehrere vertikale Zellenstränge enthalten und jeder der vertikalen Zellenstränge enthält mehrere Speicherzellen, die in Bezug zueinander gestapelt sind.
  • Die Steuerschaltung 220 kann einen Befehl CMD, eine Adresse ADDR und ein Steuersignal CTRL von einem Speichercontroller empfangen und eine Löschschleife, eine Programmschleife und eine Leseoperation der nichtflüchtigen Speichervorrichtung 10 steuern. Die Programmschleife kann eine Programmoperation und eine Programmverifizierungsoperation enthalten und die Löschschleife kann eine Löschoperation und eine Löschverifizierungsoperation enthalten.
  • In einigen Beispielausführungsformen kann die Steuerschaltung 220 Steuersignale CTLs erzeugen, die basierend auf dem Befehl CMD zur Steuerung des Spannungsgenerators 230 verwendet werden, kann ein Seitenpuffer-Steuersignal PBCTL zur Steuerung der Seitenpufferschaltung 210 erzeugen und eine Zeilenadresse R_ADDR und eine Spaltenadresse C_ADDR basierend auf der Adresse ADDR erzeugen. Die Steuerschaltung 220 kann die Steuersignale CTLs an den Spannungsgenerator 230 liefern und kann das Seitenpuffer-Steuersignal PBCTL an die Seitenpufferschaltung 210 liefern. Alternativ oder zusätzlich kann die Steuerschaltung 220 die Zeilenadresse R_ADDR an den Adressdekodierer 240 und die Spaltenadresse C_ADDR an die Daten-E/A-Schaltung 250 liefern. Die Steuerschaltung 220 kann einen Statusgenerator 225 enthalten, und der Statusgenerator 225 kann ein Statussignal RnB erzeugen, das einen Betriebsstatus der nichtflüchtigen Speichervorrichtung 10 anzeigt. Das Statussignal RnB kann als Bereit-/Besetzt-Signal bezeichnet werden, da das Statussignal RnB entweder einen Besetzt-Zustand oder einen Bereit-Zustand der nichtflüchtigen Speichervorrichtung 10 anzeigt.
  • Der Adressdekodierer 240 kann über die Zeilenauswahlleitung SSL, die mehreren Wortleitungen WLs und die Masseauswahlleitung GSL mit dem Speicherzellenarray 100 verbunden sein. Während der Programmoperation oder der Leseoperation kann der Adressdekodierer 240 eine der mehreren Wortleitungen WLs als eine ausgewählte Wortleitung auf der Grundlage der Zeilenadresse R_ADDR bestimmen und die übrigen der mehreren Wortleitungen WLs außer der ausgewählten Wortleitung als nicht ausgewählte Wortleitungen bestimmen.
  • Der Spannungsgenerator 230 kann Wortleitungsspannungen VWLs erzeugen, die mit Operationen der nichtflüchtigen Speichervorrichtung 10 verbunden sind, indem er eine vom Speichercontroller vorgesehene Leistung PWR auf der Grundlage von Steuersignalen CTLs von der Steuerschaltung 220 verwendet. Die Wortleitungsspannungen VWLs können eine Programmspannung, eine Lesespannung, eine Durchlassspannung, eine Löschverifizierungsspannung oder eine Programmverifizierungsspannung enthalten. Die Wortleitungsspannungen VWLs können über den Adressdekodierer 240 an die mehreren Wortleitungen WLs angelegt werden.
  • In einigen Beispielausführungsformen kann der Spannungsgenerator 230 während der Löschoperation eine Löschspannung an eine Mulde eines ausgewählten Speicherblocks anlegen und eine Massespannung an alle Wortleitungen des ausgewählten Speicherblocks anlegen. Während der Löschverifizierungsoperation kann der Spannungsgenerator 230 eine Löschverifizierungsspannung an alle Wortleitungen des ausgewählten Speicherblocks anlegen oder die Löschverifizierungsspannung an die Wortleitungen des ausgewählten Speicherblocks auf Wortleitungsbasis anlegen.
  • In einigen Beispielausführungsformen kann der Spannungsgenerator 230 während der Programmoperation eine Programmspannung an die ausgewählte Wortleitung anlegen und eine Programmdurchlassspannung an die nicht ausgewählten Wortleitungen anlegen. Alternativ oder zusätzlich kann der Spannungsgenerator 230 während der Programmverifizierungsoperation eine Programmverifizierungsspannung an die ausgewählte Wortleitung anlegen und eine Verifizierungsdurchlassspannung an die nicht ausgewählten Wortleitungen anlegen. Alternativ oder zusätzlich kann der Spannungsgenerator 230 während der Leseoperation eine Lesespannung an die ausgewählte Wortleitung anlegen und eine Lesedurchgangsspannung an die nicht ausgewählten Wortleitungen anlegen.
  • Die Seitenpufferschaltung 210 kann über die mehreren Bitleitungen BLs mit dem Speicherzellenarray 100 gekoppelt sein. Die Seitenpufferschaltung 410 kann mehrere Seitenpuffern PB enthalten. Die Seitenpufferschaltung 210 kann Daten, die in eine ausgewählte Seite zu programmieren sind, oder Daten, die aus der ausgewählten Seite des Speicherzellenarrays 100 ausgelesen werden, speichern, z. B. vorübergehend speichern.
  • In einigen Beispielausführungsformen können Seitenpuffereinheiten, die in jedem der mehreren Seitenpuffer PB enthalten sind (z. B. die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in 5), und Cache-Latches, die in jedem der mehreren Seitenpuffer PB enthalten sind (z. B. das erste bis (n+1)-te Cache-Latch CL0 bis CLn in 5), voneinander getrennt sein und separate Strukturen aufweisen. Dementsprechend kann der Freiheitsgrad der Verdrahtung der Seitenpuffereinheiten verbessert und die Komplexität eines Layouts reduziert werden. Alternativ oder zusätzlich kann, da die Cache-Latches an die Daten-E/A-Leitungen angrenzen, der Abstand zwischen den Cache-Latches und den Daten-E/A-Leitungen verringert und somit die Daten-E/A-Geschwindigkeit verbessert werden.
  • Alternativ oder zusätzlich kann die Seitenpufferschaltung 210, während sie eine erste Datenausgabeoperation durchführt, um Daten, die von einem Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten geliefert werden, von einem ersten Teil der Cache-Latches aus den mehreren Cache-Latches an eine Daten-E/A-Leitung auszugeben, eine Datenübertragungsoperation durchführen, um abgetastete Daten von einem zweiten Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten in einen zweiten Teil der Cache-Latches aus den mehreren Cache-Latches umzuspeichern. Das heißt, die Seitenpufferschaltung 210 führt die erste Datenausgabeoperation und die Datenübertragungsoperation im Wesentlichen gleichzeitig durch. Daher kann eine Lesezeit der nichtflüchtigen Speichervorrichtung 10 reduziert werden.
  • Die Seitenpufferschaltung 210 kann ferner ein Register 270 enthalten, das zwischen der Seitenpufferschaltung 210 und der Daten-E/A-Schaltung 250 angeordnet ist. Das Register 270 kann Daten vorübergehend speichern, die von den Cache-Latches ausgegeben werden. Die Seitenpufferschaltung 210 kann ein erstes Registersegment (PRL_SG1) 271 und ein zweites Registersegment (PRL SG2) 273 enthalten, die zwischen der Seitenpufferschaltung 210 und der Daten-E/A-Schaltung 250 verteilt sind. Die Anzahl der Registersegmente, die zwischen der Seitenpufferschaltung 210 und der Daten-E/A-Schaltung 250 verteilt sind, kann basierend auf dem Abstand zwischen der Seitenpufferschaltung 210 und der Daten-E/A-Schaltung 250 variiert werden.
  • In einigen Beispielausführungsformen kann die erste Datenausgabeoperation durch sequentielles Verschieben von Daten in das Register 270 auf der Grundlage der Spaltenadresse C_ADDR, die für die Datenausgabeoperation ausgewählt ist, und durch Ausgeben von Daten über die Daten-E/A-Schaltung 250 durchgeführt werden. Das Verschieben der auszugebenden Daten von Cache-Latches zum Register 270 wird abgeschlossen, bevor das Statussignal RnB in einen Bereit-Zustand übergeht, um die Latenz der Datenausgabeoperation zu verringern, wenn die Datenausgabeoperation nach dem Übergang des Statussignals RnB in den Bereit-Zustand durchgeführt wird.
  • Die Daten-E/A-Schaltung 250 kann über Datenleitungen DLs mit dem Register 270 gekoppelt sein. Während der Programmoperation kann die Daten-E/A-Schaltung 420 Programmdaten DATA von dem Speichercontroller (400 in 2) empfangen und die Programmdaten DATA der Seitenpufferschaltung 410 auf der Grundlage der von der Steuerschaltung 210 empfangenen Spaltenadresse C_ADDR bereitstellen. Während der Leseoperation kann die Daten-E/A-Schaltung 250 auf der Grundlage der von der Steuerschaltung 250 empfangenen Spaltenadresse C _ADDR Lesedaten DATA an den Speichercontroller 40 liefern.
  • Die Datenleitungen DLs können als Daten-E/A-Leitungen bezeichnet werden und die Daten-E/A-Schaltung 250 kann E/A-Kontaktstellen enthalten, die mit den Daten-E/A-Leitungen verbunden sind.
  • In einigen Beispielausführungsformen kann jede Seitenpuffereinheit ein Paar von Durchlasstransistoren (z. B. TR0 und TR0' in 9) und eine Abtastknotenleitung zum Verbinden des Paars von Durchlasstransistoren miteinander enthalten (z. B. MT0a in 9). In einigen Beispielausführungsformen kann die Abtastknotenleitung als eine Bahn einer unteren Metallschicht (z. B. LMO in 9) implementiert sein und dem Abtastknoten entsprechen. In einer Datenabtastzeitdauer können die Durchlasstransistoren, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, nicht elektrisch miteinander verbunden sein, und dementsprechend können auch die Abtastknotenleitungen, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, nicht elektrisch miteinander verbunden sein. Andererseits können in einer Datenübertragungszeitdauer die Durchlasstransistoren, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, in Reihe miteinander verbunden sein, und dementsprechend können die Abtastknotenleitungen, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, elektrisch miteinander verbunden sein und als Datenübertragungsleitungen verwendet werden. Da die Seitenpufferschaltung 210 die mehreren Datenübertragungsleitungen zum Verbinden der mehreren Seitenpuffereinheiten mit den jeweiligen Cache-Latches nicht separat enthalten muss, kann die Fläche eines Bereichs, der von der Seitenpufferschaltung 210 belegt wird, entsprechend reduziert werden.
  • Obwohl jedes von der Seitenpufferschaltung 210, der Steuerschaltung 220, dem Spannungsgenerator 230, dem Adressdekodierer 240 (z. B. Adressdekodiererschaltung) und der Dateneingabe-/-ausgabe-(E/A)-Schaltung 250 als eigenständig dargestellt ist, sind die Beispielausführungsformen nicht darauf beschränkt, und einige der Funktionen eines von der Seitenpufferschaltung 210, der Steuerschaltung 220, dem Spannungsgenerator 230, dem Adressdekodierer 240 (z. B. der Adressdekodiererschaltung) und der Dateneingabe-/ausgabe-(E/A-)Schaltung 250 können von anderen aus der Seitenpufferschaltung 210, der Steuerschaltung 220, dem Spannungsgenerator 230, dem Adressdekodierer 240 (z. B. Adressdekodiererschaltung) und der Dateneingabe-/ausgabe-(E/A-)Schaltung 250 ausgeführt werden. Dies kann auch bei zusätzlichen Elementen innerhalb der Peripherieschaltung 200 der Fall sein, wie hier in Beispielausführungsformen beschrieben.
  • 2 ist ein Blockdiagramm, das ein Speichersystem mit der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
  • Bezugnehmend auf 2 kann ein Speichersystem 30 einen Speichercontroller 40 und die nichtflüchtige Speichervorrichtung 10 enthalten.
  • Der Speichercontroller 40 kann den Betrieb der nichtflüchtigen Speichervorrichtung 10 steuern, indem er das Steuersignal CTRL, den Befehl CMD und die Adresse ADDR an die nichtflüchtige Speichervorrichtung 10 anlegt und die Daten DATA mit der nichtflüchtigen Speichervorrichtung 10 austauschen kann. Die nichtflüchtige Speichervorrichtung 10 kann das Statussignal RnB vorsehen, das den Betriebsstatus der nichtflüchtigen Speichervorrichtung 10 anzeigt. In einigen Beispielausführungsformen zeigt das Statussignal RnB, wenn das Statussignal RnB einen logisch hohen Pegel (Bereit-Zustand) aufweist, an, dass die nichtflüchtige Speichervorrichtung 10 für den Empfang eines Befehls von dem Speichercontroller 40 bereit ist.
  • 3 veranschaulicht schematisch eine Struktur der nichtflüchtigen Speichervorrichtung von 1 nach Beispielausführungsformen.
  • Bezugnehmend auf 3 kann die Speichervorrichtung 10 eine erste Halbleiterschicht L1 und eine zweite Halbleiterschicht L2 enthalten, und die erste Halbleiterschicht L1 kann in einer vertikalen Richtung VD in Bezug auf die zweite Halbleiterschicht L2 gestapelt sein. Die zweite Halbleiterschicht L2 kann sich in der vertikalen Richtung VD unter der ersten Halbleiterschicht L1 befinden, und dementsprechend kann die zweite Halbleiterschicht L2 nahe an einem Substrat liegen.
  • In einigen Beispielausführungsformen kann das Speicherzellenarray 100 in 1 auf der ersten Halbleiterschicht L1 ausgebildet (oder vorgesehen) sein, und die Peripherieschaltung 200 in 1 kann auf der zweiten Halbleiterschicht L2 ausgebildet (oder vorgesehen) sein. Dementsprechend kann die Speichervorrichtung 10 eine Struktur aufweisen, bei der sich das Speicherzellenarray 100 auf der Peripherieschaltung 200 befindet, d. h. eine Zell-über-Peripherie (COP)-Struktur. Die COP-Struktur kann eine Fläche in horizontaler Richtung effektiv reduzieren und den Integrationsgrad der Speichervorrichtung 10 verbessern.
  • In einigen Beispielausführungsformen kann die zweite Halbleiterschicht L2 das Substrat enthalten, und durch Ausbilden von Transistoren auf dem Substrat und von Metallmustern zur Verdrahtung von Transistoren (z. B. erste und dritte untere Metallschicht LMO und LM2 in 9) kann die Peripherieschaltung 200 in der zweiten Halbleiterschicht L2 ausgebildet werden. Nachdem die Peripherieschaltung 200 auf der zweiten Halbleiterschicht L2 ausgebildet ist, kann die erste Halbleiterschicht L1 mit dem Speicherzellenarray 100 ausgebildet werden, und die Metallmuster zum Verbinden der Wortleitungen WL und der Bitleitungen BL des Speicherzellenarrays 100 mit der in der zweiten Halbleiterschicht L2 ausgebildeten Peripherieschaltung 200 können ausgebildet werden. In einigen Beispielausführungsformen können sich die Bitleitungen BL in einer ersten horizontalen Richtung HD1 erstrecken, und die Wortleitungen WL können sich in einer zweiten horizontalen Richtung HD2 erstrecken.
  • Da die Anzahl der Stufen von Speicherzellen in dem Speicherzellenarray 100 mit der Entwicklung von Halbleiterprozessen zunimmt, d. h., da die Anzahl der gestapelten Wortleitungen WL zunimmt, kann eine Fläche des Speicherzellenarrays 100 abnehmen, und dementsprechend kann auch eine Fläche der Peripherieschaltung 200 reduziert werden. Nach einigen Beispielausführungsformen kann die Seitenpufferschaltung 210, um die Fläche eines von der Seitenpufferschaltung 210 belegten Bereichs zu reduzieren, eine Struktur aufweisen, in der die Seitenpuffereinheit und das Cache-Latch voneinander getrennt sind, und kann Abtastknoten, die in jeder der Seitenpuffereinheiten enthalten sind, gemeinsam mit einem kombinierten Abtastknoten verbinden. Dies wird unter Bezugnahme auf 9 im Detail erläutert.
  • 4A ist ein Blockdiagramm, das ein Beispiel für das Speicherzellenarray in 1 nach Beispielausführungsformen veranschaulicht.
  • Bezugnehmend auf 4A kann das Speicherzellenarray 100 mehrere Speicherblöcke BLK1 bis BLKz enthalten, die sich entlang mehrerer Richtungen HD1, HD2 und VD erstrecken. In einigen Beispielausführungsformen werden die Speicherblöcke BLK1 bis BLKz durch den Adressdekodierer 240 in 1 ausgewählt. In einigen Beispielausführungsformen kann der Adressdekodierer 240 einen Speicherblock BLK auswählen, der einer Blockadresse unter den Speicherblöcken BLK1 bis BLKz entspricht.
  • 4B ist ein Schaltplan, der einen der Speicherblöcke von 4A veranschaulicht.
  • Der Speicherblock BLKi von 4B kann auf einem Substrat SUB in einer dreidimensionalen Struktur (oder einer vertikalen Struktur) ausgebildet sein. In einigen Beispielausführungsformen können mehrere Speicherzellenstränge, die im Speicherblock BLKi enthalten sind, in einer Richtung PD senkrecht zum Substrat SUB ausgebildet sein.
  • Bezugnehmend auf 4B kann der Speicherblock BLKi Speicherzellenstränge NS11 bis NS33 enthalten, die zwischen den Bitleitungen BL1, BL2 und BL3 und einer gemeinsamen Source-Leitung CSL gekoppelt sind. Jeder der Speicherzellenstränge NS11 bis NS33 kann einen Strang-Auswahltransistor SST, mehrere Speicherzellen MC1 bis MC8 und einen Masse-Auswahltransistor GST enthalten. In 8 ist dargestellt, dass jeder der Speicherzellenstränge NS11 bis NS33 acht Speicherzellen MC1 bis MC8 enthält. Die erfindungsgemäßen Konzepte sind jedoch nicht darauf beschränkt. In einigen Beispielausführungsformen kann jeder der Speicherzellenstränge NS11 bis NS33 eine beliebige Anzahl von Speicherzellen enthalten.
  • Der Strangauswahltransistor SST kann mit den entsprechenden Strangauswahlleitungen SSL1 bis SSL3 verbunden werden. Die mehreren Speicherzellen MC1 bis MC8 können jeweils mit den entsprechenden Wortleitungen WL1 bis WL8 verbunden werden. Der Masseauswahltransistor GST kann mit den entsprechenden Masseauswahlleitungen GSL1 bis GSL3 verbunden werden. Der Strang-Auswahltransistor SST kann mit den entsprechenden Bitleitungen BL1, BL2 und BL3 verbunden sein, und der Masse-Auswahltransistor GST kann mit der gemeinsamen Source-Leitung CSL verbunden sein.
  • Wortleitungen (z. B. WL1) auf gleicher Höhe, z. B. an gleicher Position relativ zu einer Oberfläche des Substrats, können gemeinsam verbunden sein, und die Masseauswahlleitungen GSL1 bis GSL3 und die Strangauswahlleitungen SSL1 bis SSL3 können getrennt/elektrisch getrennt sein.
  • 4C veranschaulicht ein Beispiel für die Struktur eines Zellenstrangs CS im Speicherblock von 4B.
  • Unter Bezugnahme auf 4B und 4C ist eine Säule PL auf dem Substrat SUB vorgesehen, so dass sich die Säule PL in einer Richtung senkrecht zum Substrat SUB erstreckt, um einen Kontakt mit dem Substrat SUB herzustellen. Jede von den in 4C dargestellten Masse-Auswahlleitungen GSL, den Wortleitungen WL1 bis WL8 und den Strang-Auswahlleitungen SSL kann aus einem leitfähigen Material, in einigen Beispielausführungsformen aus einem metallischen Material, parallel zum Substrat SUB gebildet sein. Die Säule PL kann über die leitenden Materialien, die die Strang-Auswahlleitungen SSL, die Wortleitungen WL1 bis WL8 und die Masse-Auswahlleitung GSL bilden, in Kontakt mit dem Substrat SUB stehen.
  • Eine Schnittdarstellung entlang einer Linie A-A' ist ebenfalls in 4C dargestellt. In einigen Beispielausführungsformen ist eine Schnittansicht einer ersten Speicherzelle MC1, die einer ersten Wortleitung WL1 entspricht, dargestellt. Die Säule PL kann einen zylindrischen Körper BD enthalten und kann konisch sein. Im Inneren des Körpers BD kann ein Luftspalt AG definiert sein.
  • Der Körper BD kann P-Typ-Silizium enthalten und kann ein Bereich sein, in dem ein Kanal gebildet wird. Die Säule PL kann ferner eine zylindrische Tunnelisolierschicht TI bilden, die den Körper BD umgibt, und eine zylindrische Ladungsfallenschicht CT, die die Tunnelisolierschicht TI umgibt, enthalten. Zwischen der ersten Wortleitung WL1 und der Säule PL kann eine Sperrisolierschicht BI vorgesehen sein. Der Körper BD, die Tunnelisolierschicht TI, die Ladungsfallenschicht CT, die Sperrisolierschicht BI und die erste Wortleitung WL1 können einen Transistor vom Ladungsfallentyp bilden oder darin enthalten sein, der in einer Richtung senkrecht zum Substrat SUB oder zu einer oberen Fläche des Substrats SUB ausgebildet ist. Ein Strang-Auswahltransistor SST, ein Masse-Auswahltransistor GST und andere Speicherzellen können die gleiche Struktur wie die erste Speicherzelle MC1 aufweisen.
  • 5 ist ein schematisches Diagramm einer Verbindung des Speicherzellenarrays mit der Seitenpufferschaltung in 1, nach Beispielausfiihrungsformen.
  • Bezugnehmend auf 5 kann das Speicherzellenarray 100 einen ersten bis (n+1)-ten NAND-Strang NS0 bis NSn enthalten, wobei jeder von dem ersten bis (n+1)-ten NAND-Strang NS0 bis NSn einen Masseauswahltransistor GST, der mit der Masseauswahlleitung GSL verbunden ist, mehrere Speicherzellen MC, die mit jeweiligen von der ersten bis (m+1)-ten Wortleitung WL0 bis WLm verbunden sind, und einen Strangauswahltransistor SST, der mit der Strangauswahlleitung SSL verbunden ist, enthalten kann, und der Masseauswahltransistor GST, die mehreren Speicherzellen MC und der Strangauswahltransistor SST können miteinander in Reihe verbunden sein. Mit anderen Worten, die mehreren Speicherzellen MC können mit einer jeweiligen ersten bis (m+1)-ten Wortleitung WL0 bis WLm verbunden sein. In einigen Beispielausführungsformen kann m eine positive ganze Zahl sein.
  • Die Seitenpufferschaltung 210 kann die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn enthalten. Die erste Seitenpuffereinheit PB0 kann über die erste Bitleitung BL0 mit de, ersten NAND-Strang NS0 verbunden sein, und die (n+1)-te Seitenpuffereinheit PBUn kann über die (n+1)-te Bitleitung BLn mit dem (n+1)-ten NAND-Strang NSn verbunden sein. In einigen Beispielausführungsformen kann n eine positive ganze Zahl sein. In einigen Beispielausführungsformen kann n 7 sein, und die Seitenpufferschaltung 210 kann eine Struktur aufweisen, in der Seitenpuffereinheiten von acht Stufen oder die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in einer Zeile liegen. In einigen Beispielausführungsformen können die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in einer Reihe in einer Erstreckungsrichtung der ersten bis (n+1)-ten Bitleitung BL0 bis BLn sein.
  • Die Seitenpufferschaltung 210 kann ferner ein erstes bis (n+1)-tes Cache-Latch CL0 bis CLn enthalten, die jeweils der ersten bis (n+1)-ten Seitenpuffereinheit PBUO bis PBUn entsprechen. Das heißt, das erste bis (n+1)-te Cache-Latch CL0 bis CLn können einer jeweiligen von der ersten bis (n+1)-ten Seitenpuffereinheit PBUO bis PBUn entsprechen. In einigen Beispielausführungsformen kann die Seitenpufferschaltung 210 eine Struktur aufweisen, in der die Cache-Latches von acht Stufen oder das erste bis (n+1)-te Cache-Latch CL0 bis CLn in einer Zeile angeordnet sind. In einigen Beispielausführungsformen können das ersten bis (n+1)-te Cache-Latch CL0 bis CLn in einer Reihe in einer Erstreckungsrichtung der ersten bis (n+1)-ten Bitleitung BL0 bis BLn liegen.
  • Die Abtastknoten jeder von der ersten bis (n+1)-ten Seitenpuffereinheit PBUO bis PBUn können gemeinsam mit einem kombinierten Abtastknoten SOC verbunden sein. Alternativ oder zusätzlich können das erste bis (n+1)-te Cache-Latch CL0 bis CLn gemeinsam mit dem kombinierten Abtastknoten SOC verbunden sein. Dementsprechend können die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn mit dem ersten bis (n+1)-ten Cache-Latch CL0 bis CLn über den kombinierten Abtastknoten SOC verbunden sein.
  • 6 veranschaulicht im Detail einen Seitenpuffer nach Beispielausführungsformen.
  • Bezugnehmend auf 6 kann der Seitenpuffer PB einem Beispiel für den Seitenpuffer PB in 1 entsprechen. Der Seitenpuffer PB kann eine Seitenpuffereinheit PBU und eine Cache-Einheit CU enthalten. Da die Cache-Einheit CU einen Cache-Latch (C-LATCH) CL enthält und das C-LATCH CL mit einer (nicht gezeigten) Dateneingabe-/- ausgabeleitung verbunden ist, kann die Cache-Einheit CU an die Dateneingabe-/-ausgabeleitung angrenzen. Dementsprechend können die Seitenpuffereinheit PBU und die Cache-Einheit CU voneinander getrennt sein, und der Seitenpuffer PB kann eine Struktur aufweisen, in der die Seitenpuffereinheit PBU und die Cache-Einheit CU voneinander getrennt sind.
  • Die Seitenpuffereinheit PBU kann eine Haupteinheit MU enthalten. Die Haupteinheit MU kann Haupttransistoren im Seitenpuffer PB enthalten. Die Seitenpuffereinheit PBU kann ferner einen Bitleitungs-Auswahltransistor TRhv enthalten, der mit der Bitleitung BL verbunden ist und von einem Bitleitungs-Auswahlsignal BLSLT angesteuert wird. Der Bitleitungs-Auswahltransistor TR_hv kann einen Hochspannungstransistor enthalten, und dementsprechend kann sich der Bitleitungs-Auswahltransistor TR_hv in einem anderen Muldenbereich als die Haupteinheit MU befinden, d. h. in einer Hochspannungseinheit HVU.
  • Die Haupteinheit MU kann ein Abtast-Latch (S-LATCH) SL, ein Zwangs-Latch (F-LATCH) FL, ein oberes Bit-Latch (M-LATCH) ML und ein unteres Bit-Latch (L-LATCH) LL enthalten. Nach einigen Beispielausführungsformen können das S-LATCH SL, das F-LATCH FL, das M-LATCH ML oder das L-LATCH LL als Haupt-Latches bezeichnet werden. Die Haupteinheit MU kann ferner eine Vorladeschaltung PC enthalten, die in der Lage ist, eine Vorladeoperation auf der Bitleitung BL oder einem Abtastknoten SO basierend auf einem Bitleitungsklemmsteuersignal BLCLAMP zu steuern, und kann ferner einen Transistor PM' enthalten, der durch ein Bitleitungseinstellsignal BLSETUP angesteuert wird.
  • Das S-LATCH SL kann während einer Lese- oder Programmverifizierungsoperation in einer Speicherzelle MC gespeicherte Daten oder ein Abtastergebnis einer Schwellenspannung der Speicherzelle MC speichern. Alternativ oder zusätzlich kann das S-LATCH SL während einer Programmoperation verwendet werden, um eine Programmbitleitungsspannung oder eine Programmsperrspannung an die Bitleitung BL anzulegen. Das F-LATCH FL kann verwendet werden, um die Schwellenspannungsverteilung während der Programmoperation zu verbessern. Im F-LATCH FL können Zwangs-Daten (engl. force data) gespeichert werden. Nachdem die Zwangs-Daten anfänglich auf „1“ gesetzt wurden, können die Zwangs-Daten in „0“ umgewandelt werden, wenn die Schwellenspannung der Speicherzelle MC in einen -Bereich eintritt, der eine niedrigere Spannung als ein Zielbereich aufweist. Durch die Verwendung der Zwangs-Daten während einer Programmausführungsoperation kann die Bitleitungsspannung gesteuert werden, und die Programmschwellenspannungsverteilung kann enger gestaltet werden.
  • Das M-LATCH ML, das L-LATCH LL und das C-LATCH CL können verwendet werden, um Daten zu speichern, die während der Programmoperation extern eingegeben werden, und können als Datenlatches bezeichnet werden. Wenn Daten von 3 Bits in einer Speicherzelle MC programmiert werden, können die Daten von 3 Bits im M-LATCH ML, im L-LATCH LL bzw. im C-LATCH CL gespeichert werden. Bis ein Programm der Speicherzelle MC abgeschlossen ist, können das M-LATCH ML, das L-LATCH LL und das C-LATCH CL die gespeicherten Daten beibehalten. Alternativ oder zusätzlich kann das C-LATCH CL während der Leseoperation vom S-LATCH SL aus einer Speicherzelle MC gelesene Daten empfangen und die empfangenen Daten über die Dateneingabe-/-ausgabeleitung nach außen ausgeben.
  • Alternativ oder zusätzlich kann die Haupteinheit MU außerdem einen ersten bis vierten Transistor NM1 bis NM4 enthalten. Der erste Transistor NM1 kann zwischen (z. B. direkt zwischen) den Abtastknoten SO und den S-LATCH SL geschaltet sein und kann von einem Masse-Steuersignal SOGND angesteuert werden. Der zweite Transistor NM2 kann zwischen den Abtastknoten SO und den F-LATCH FL (z. B. direkt dazwischen) geschaltet sein und kann von einem Zwangsüberwachungssignal MON_F angesteuert werden. Der dritte Transistor NM3 kann zwischen den Abtastknoten SO und den M-LATCH ML (z. B. direkt dazwischen) geschaltet sein und kann von einem höheren Bit-Überwachungssignal MON_M angesteuert werden. Der vierte Transistor NM4 kann zwischen (z. B. direkt zwischen) den Abtastknoten SO und das L-LATCH LL geschaltet sein und kann von einem niedrigeren Bit-Überwachungssignal MON L angesteuert werden.
  • Alternativ oder zusätzlich kann die Haupteinheit MU außerdem einen fünften und einen sechsten Transistor NM5 und NM6 enthalten, die zwischen dem Bitleitungsauswahltransistor TV_hv und dem Abtastknoten SO miteinander verbunden in Reihe geschaltet sind. Der fünfte Transistor NM5 kann durch ein Bitleitungsabschaltsignal BLSHF angesteuert werden, und der sechste Transistor NM6 kann durch ein Bitleitungsverbindungssteuersignal CLBLK angesteuert werden. Alternativ oder zusätzlich kann die Haupteinheit MU außerdem einen Vorladetransistor PM enthalten. Der Vorladetransistor PM kann mit dem Abtastknoten SO verbunden sein, von einem Lastsignal LOAD angesteuert werden und den Abtastknoten SO in einer Vorladezeitdauer auf einen Vorladepegel vorladen.
  • In einigen Beispielausführungsformen kann die Haupteinheit MU außerdem ein Paar von Durchlasstransistoren, die mit dem Abtastknoten SO verbunden sind, oder einen ersten und zweiten Durchlasstransistor TR und TR' enthalten. Nach einigen Beispielausführungsformen können der erste und der zweite Durchlasstransistor TR und TR' auch als erster bzw. zweiter Abtastknoten-Verbindungstransistor bezeichnet werden. Der erste und zweite Durchlasstransistor TR und TR' können als Reaktion auf ein Durchlasssteuersignal SO_PASS angesteuert werden. Nach einigen Beispielausführungsformen kann das Durchlasssteuersignal SO_PASS als ein Abtastknoten-Verbindungssteuersignal bezeichnet werden. Der erste Durchlasstransistor TR kann zwischen einen ersten Anschluss SOC_U und den Abtastknoten SO geschaltet sein, und der zweite Durchlasstransistor TR' kann zwischen dem Abtastknoten SO und einem zweiten Anschluss SOC_D liegen.
  • In einigen Beispielausführungsformen, wenn die Seitenpuffereinheit PBU der zweiten Seitenpuffereinheit PBU1 in 5 entspricht, kann der erste Anschluss SOC U mit einem Ende des in der ersten Seitenpuffereinheit PBUO enthaltenen Durchlasstransistors verbunden sein, und der zweite Anschluss SOC_D kann mit einem Ende des in der dritten Seitenpuffereinheit PBU2 enthaltenen Durchlasstransistors verbunden sein. Auf diese Weise kann der Abtastknoten SO über Durchlasstransistoren, die in jeder der dritten bis (n+1)-ten Seitenpuffereinheit PBU2 bis PBUn enthalten sind, elektrisch mit dem kombinierten Abtastknoten SOC verbunden sein.
  • Während der Programmoperation kann der Seitenpuffer PB überprüfen, ob das Programm in einer Speicherzelle MC abgeschlossen ist, die aus den Speicherzellen MC ausgewählt wurde, die in dem mit der Bitleitung BL verbundenen NAND-Strang enthalten sind. Der Seitenpuffer PB kann Daten, die während der Programmverifizierungsoperation über die Bitleitung BL abgetastet werden, im S-LATCH SL speichern. Das M-LATCH ML und das L-LATCH LL können so eingestellt werden, dass die Zieldaten entsprechend den im S-LATCH SL gespeicherten abgetasteten Daten gespeichert werden. In einigen Beispielausführungsformen können das M-LATCH ML und das L-LATCH LL in einer nachfolgenden Programmschleife auf eine Programmsperreinrichtung für die ausgewählte Speicherzelle MC umgeschaltet werden, wenn die abgetasteten Daten anzeigen, dass das Programm abgeschlossen ist. Das C-LATCH CL kann von außen vorgesehene Eingabedaten vorübergehend speichern. Während der Programmoperation können die im C-LATCH CL zu speichernden Zieldaten im M-LATCH ML und im L-LATCH LL gespeichert werden.
  • Im Folgenden wird davon ausgegangen, dass Signale zur Steuerung von Elementen in der Seitenpufferschaltung 210 in dem Seitenpuffer-Steuersignal PBCTL1 in 1 enthalten sind.
  • 7 ist ein Zeitdiagramm eines Beispiels eines Spannungspegels eines Durchlasssteuerungssignals entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
  • Unter Bezugnahme auf 6 und 7 zusammen kann die Kernbetriebssequenz den Betrieb des Seitenpuffers PB darstellen, und in einigen Beispielausführungsformen kann die Kernbetriebssequenz eine Datenabtastzeitdauer 71, in der eine Datenabtastoperation durchgeführt wird, eine Datenumspeicherzeitdauer, in der eine Datenumspeicheroperation durchgeführt wird, oder eine Datenübertragungszeitdauer 72 und eine Datenausgabezeitdauer 73 enthalten, in der umgespeicherte Daten an Daten-E/A-Leitungen ausgegeben werden (Datenausgabeoperation Dout wird durchgeführt).
  • In der Datenabtastzeitdauer 71 kann das Durchlasssteuersignal SO_PASS deaktiviert werden und der erste und zweite Durchlasstransistor TR und TR' können deaktiviert werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch mit dem kombinierten Abtastknoten SOC nicht verbunden sein, d. h. die Seitenpuffereinheit PBU kann elektrisch mit der Cache-Einheit CU nicht verbunden sein. Alternativ oder zusätzlich kann die Seitenpuffereinheit PBU auch elektrisch mit einer benachbarten Seitenpuffereinheit PBU nicht verbunden sein. In einigen Beispielausführungsformen kann die Datenabtastzeitdauer 71 eine Vorladezeitdauer enthalten, in der eine Operation des Vorladens der Spannung der Bitleitung BL oder der Spannung des Abtastknotens SO auf einen Vorladepegel durchgeführt wird, eine Entwicklungszeitdauer, in der eine Operation des elektrischen Verbindens der Bitleitung BL mit dem Abtastknoten SO und des Entwickelns einer Spannung des Abtastknotens SO durchgeführt wird, und eine Abtastzeitdauer, in der eine Operation des Abtastens der Spannung des Abtastknotens SO durchgeführt wird.
  • In der Datenübertragungszeitdauer 72 kann das Durchlasssteuersignal SO_PASS aktiviert werden, und der erste und zweite Durchlasstransistor TR und TR' können eingeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch mit dem kombinierten Abtastknoten SOC verbunden sein, d. h. die Seitenpuffereinheit PBU kann elektrisch mit der Cache-Einheit CU verbunden sein. Alternativ oder zusätzlich kann die Seitenpuffereinheit PBU elektrisch mit einer benachbarten Seitenpuffereinheit PBU verbunden sein. In einigen Beispielausführungsformen kann die Datenübertragungszeitdauer 72 eine Zeitdauer enthalten, in der eine Operation des Ablegens von in dem S-LATCH SL gespeicherten Lesedaten in dem C-LATCH CL durchgeführt wird, und eine Zeitdauer, in der eine Operation des Ablegens von in dem S-LATCH SL gespeicherten Programmdaten in dem S-LATCH SL (Datenumspeicheroperation) durchgeführt wird, oder eine Zeitdauer, in der in dem C-LATCH CL gespeicherte Daten an eine Dateneingabe-/-ausgabeschaltung übertragen werden, usw. Die Datenübertragungszeitdauer 72 kann sich teilweise mit der Datenausgabezeitdauer überschneiden.
  • Die Datenumspeicheroperation wird sequentiell pro Stufe der Seitenpuffereinheit PBU durchgeführt, und wenn die Datenumspeicheroperation sequentiell pro Stufe der Seitenpuffereinheit PBU durchgeführt wird, kann das Durchlasssteuersignal SO_PASS wiederholt aktiviert und deaktiviert werden, wie in 14 dargestellt. In einigen Beispielausführungsformen wird, wenn die Datenumspeicheroperation zwischen der Seitenpuffereinheit in einer dritten Stufe (z. B. PUB2 in 5) und dem Cache-Latch (z. B. CL2 in 5), das der Seitenpuffereinheit in der dritten Stufe entspricht, durchgeführt wird, das Durchlasssteuersignal SO_PASS an die Seitenpuffereinheit in der dritten Stufe (z. B. PUB2 in 5) durch die Seitenpuffereinheit in der achten Stufe (z. B. PUB7 in 5) angelegt. Alternativ oder zusätzlich wird, wenn die Datenumspeicheroperation zwischen der Seitenpuffereinheit in einer vierten Stufe (z. B. PUB3 in 5) und dem Cache-Latch (z. B. CL3 in 5), das der Seitenpuffereinheit entspricht, durchgeführt wird, das Durchlasssteuersignal SO PASS an die Seitenpuffereinheit in der vierten Stufe (z. B. PUB3 in 5) durch die Seitenpuffereinheit in der achten Stufe (z. B. PUB7 in 5) angelegt.
  • 8 ist ein Zeitdiagramm eines weiteren Beispiels eines Spannungspegels des Durchlasssteuerungssignals entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
  • Unter Bezugnahme auf 6 und 8 zusammen kann die Kernbetriebssequenz den Betrieb des Seitenpuffers PB darstellen. In einigen Beispielausführungsformen kann die Kernbetriebssequenz eine Bitleitungseinstellzeitdauer 81, eine Erzwingungsumspeicherzeitdauer 82, eine Bitleitungserzwingungszeitdauer 83, eine Datenübertragungszeitdauer oder eine Datenumspeicherzeitdauer 84 und eine Massenbitzählung (MBC)-Zeitdauer 85 sein.
  • In der Bitleitungseinstellzeitdauer 81 kann das Durchlasssteuersignal SO PASS aktiviert und der erste und zweite Durchlasstransistor TR und TR' eingeschaltet werden. In einigen Beispielausführungsformen können der Abtastknoten SO und der kombinierte Abtastknoten SOC elektrisch miteinander verbunden sein, und dementsprechend können Daten von dem in der Seitenpuffereinheit PBU enthaltenen Haupt-Latch (z. B. dem S-LATCH SL, dem F-LATCH FL, dem M-LATCH ML oder dem L-LATCH LL) in den C-LATCH CL umgespeichert werden.
  • In der Erzwingungsumspeicherzeitdauer 82 und der Bitleitungserzwingungszeitdauer 83 kann das Durchlasssteuersignal SO_PASS deaktiviert werden, und der erste und der zweite Durchlasstransistor TR und TR' können ausgeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch mit der Cache-Einheit CU nicht verbunden sein und kann auch elektrisch mit der benachbarten Seitenpuffereinheit PBU nicht verbunden sein. In der Erzwingungsumspeicherzeitdauer 82, wenn das Programm ausgeführt wird, kann die Umspeicheroperation zur Auswahl einer Bitleitung BL, die auf eine Vorspannung gezwungen werden soll, die kleiner als ein Leistungsversorgungsspannungspegel ist, durchgeführt werden. In einigen Beispielausführungsformen können Daten von dem F-LATCH FL in das S-LATCH SL umgespeichert werden. In der Bitleitungserzwingungszeitdauer 83 kann eine an die Bitleitung BL angelegte Spannung entsprechend einem im F-LATCH FL gespeicherten Wert während einer Programmausführung variieren.
  • In der Datenübertragungszeitdauer 84 kann das Durchlasssteuersignal SO_PASS aktiviert werden, und der erste und der zweite Durchlasstransistor TR und TR' können eingeschaltet werden. In einigen Beispielausführungsformen kann in der Datenübertragungszeitdauer 84 eine Umspeicheroperation durchgeführt werden, um die Daten, die in das S-LATCH SL gespeichert sind, die mit den Speicherzellen MC verbunden ist, die als Ergebnis der Programmverifizierungsoperation unter den Speicherzellen MC, die in den Zielprogrammzustand programmiert werden sollen, wenn das Programm ausgeführt wird, fehlgeschlagen ist, auf logisch niedrig zu markieren. In einigen Beispielausführungsformen können, da der Abtastknoten SO und der kombinierte Abtastknoten SOC elektrisch miteinander verbunden sind, die Daten aus dem C-LATCH CL in den Haupt-Latch (z. B. den S-LATCH SL) entladen werden.
  • In der Massenbit-Zählzeitdauer 85 kann das Durchlasssteuersignal SO_PASS deaktiviert und der erste und zweite Durchlasstransistor TR und TR' abgeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU nicht elektrisch mit der Cache-Einheit CU verbunden sein und kann auch nicht elektrisch mit der benachbarten Seitenpuffereinheit verbunden sein. In der Massenbit-Zählzeitdauer 85 kann die Anzahl von S-LATCHes SL, die in der vorherigen Datenübertragungszeitdauer 84 als logisch niedrig markiert wurden, gezählt werden.
  • 9 ist eine Draufsicht auf eine Seitenpufferschaltung nach Beispielausführungsformen.
  • Unter Bezugnahme auf 3 und 9 zusammen kann die erste Halbleiterschicht L1 das Speicherzellenarray 100 enthalten, und das Speicherzellenarray 100 kann die mehreren Speicherzellen MC enthalten, die jeweils mit den mehreren Bitleitungen BL verbunden sind, die sich in der ersten horizontalen Richtung HD1 erstrecken. Das heißt, die mehreren Speicherzellen MC können mit jeweiligen der mehreren Bitleitungen BL verbunden sein, die sich in der ersten horizontalen Richtung HD1 erstrecken. In einigen Beispielausführungsformen können die mehreren Bitleitungen BL als eine erste Metallschicht M1 implementiert sein. In einigen Beispielausführungsformen kann die erste Metallschicht M1 mit Hilfe der Doppelstrukturierungstechnologie (DPT) gebildet werden.
  • Die zweite Halbleiterschicht L2 kann die Seitenpufferschaltung 210a enthalten, und eine erste untere Metallschicht LM0, die sich in der ersten horizontalen Richtung HD1 erstreckt, kann über der Seitenpufferschaltung 210a liegen. Eine dritte untere Metallschicht LM2, die sich in der ersten horizontalen Richtung HD1 erstreckt, kann sich oberhalb der ersten unteren Metallschicht LMO befinden. Obwohl nicht dargestellt, kann eine zweite untere Metallschicht, die sich in der zweiten horizontalen Richtung HD2 erstreckt, weiter zwischen der ersten unteren Metallschicht LMO und der dritten unteren Metallschicht LM2 angeordnet sein. In einigen Beispielausführungsformen können die erste und dritte untere Metallschicht LMO und LM2 ohne Verwendung von DPT gebildet werden, und dementsprechend kann ein Abstand der Metallmuster, die in jeder von der ersten und dritten unteren Metallschicht LMO und LM2 enthalten sind, größer als ein Abstand der Metallmuster sein, die in der ersten Metallschicht M1 enthalten sind.
  • Die Seitenpufferschaltung 210a kann eine erste bis achte Seitenpuffereinheit PBUO bis PBU7 in der ersten horizontalen Richtung HD1 und eine erste bis achte Cache-Einheit CUO bis CU7 in der ersten horizontalen Richtung HD1 enthalten. Die erste bis achte Seitenpuffereinheit PBUO bis PBU7 können sich in einem Hauptbereich MR befinden, die eine erste bis achte Cache-Einheit CU0 bis CU7 können sich in einem Cache-Bereich CR befinden, und der Hauptbereich MR und der Cache-Bereich CR können in der ersten horizontalen Richtung HD1 aneinandergrenzen. Die erste und dritte untere Metallschicht LMO und LM2 können verwendet werden, um ein Steuersignal an jeden der Transistoren zu übertragen, die in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 enthalten sind, oder sie können verwendet werden, um jeden der Transistoren mit einem Leistungsanschluss oder einem Masseanschluss zu verbinden.
  • 10A ist ein Schaltplan, der ein Beispiel für die Seitenpufferschaltung in 9 nach Beispielausführungsformen zeigt.
  • Nachfolgend wird die Konfiguration der Seitenpufferschaltung 210a unter Bezugnahme auf 9 und 10A zusammen im Detail beschrieben.
  • Jede Seitenpuffereinheit kann zwei Durchlasstransistoren enthalten, und dementsprechend kann die Seitenpufferschaltung 210a 16 Durchlasstransistoren TR0, TR0', ..., TR7, TR7' enthalten, und die 16 Durchlasstransistoren TR0, TR0',..., TR7, TR7' können in Reihe miteinander verbunden sein.
  • In einigen Beispielausführungsformen kann die erste Seitenpuffereinheit PBUO den ersten und zweiten Durchlasstransistor TR0 und TR0' enthalten, die in Reihe verbunden sind. In einigen Beispielausführungsformen kann der erste Durchlasstransistor TR0 an eine erste Grenze der ersten Seitenpuffereinheit PBUO angrenzen, der zweite Durchlasstransistor TRO' kann an eine zweite Grenze der ersten Seitenpuffereinheit PBUO angrenzen, und die erste Grenze und die zweite Grenze können einander gegenüberliegen. In einigen Beispielausführungsformen können der erste und der zweite Durchlasstransistor TR0 und TRO' als NMOS-Transistoren implementiert sein und können sich dementsprechend an beiden Enden der P-Mulde der ersten Seitenpuffereinheit PBUO befinden, aber die erfindungsgemäßen Konzepte sind darauf nicht beschränkt. Andererseits kann eine andere Halbleitervorrichtung, in einigen Beispielausfiihrungsformen ein PMOS-Transistor, weiter zwischen der ersten Begrenzung der ersten Seitenpuffereinheit PBUO und dem ersten Durchlasstransistor TR0 angeordnet sein. In ähnlicher Weise kann eine andere Halbleitervorrichtung, in einigen Beispielausführungsformen ein PMOS-Transistor, ferner zwischen der zweiten Grenze der ersten Seitenpuffereinheit PBUO und dem zweiten Durchlasstransistor TRO' angeordnet sein.
  • In einigen Beispielausführungsformen kann die erste Seitenpuffereinheit PBUO außerdem zwischen dem ersten Durchlasstransistor TR0 und dem zweiten Durchlasstransistor TRO' mehrere Transistoren enthalten, die in der ersten horizontalen Richtung angeordnet sind (z. B. das S-LATCH SL, der F-LATCH FL, das M-LATCH ML und das L-LATCH LL, den ersten bis sechsten Transistor NM1 bis NM6 in 6 oder ähnliches). Im Folgenden wird schwerpunktmäßig die Konfiguration der ersten Seitenpuffereinheit PBUO beschrieben, und jede von der zweiten bis achten Seitenpuffereinheit PBU1 bis PBU7 kann im Wesentlichen gleich eingerichtet sein wie die erste Seitenpuffereinheit PBUO.
  • Der erste Durchlasstransistor TR0 kann eine Source S0, einen Drain D0 und ein Gate G0 enthalten. Die Source S0 des ersten Durchlasstransistors TR0 kann mit einem ersten Anschluss (z. B. SOC_U in 6) verbunden sein, und der Drain D0 des ersten Durchlasstransistors TR0 kann mit einem ersten Abtastknoten SOO verbunden sein. Ein Durchlasssteuersignal SO_PASS[7:0] kann an das Gate G0 des ersten Durchlasstransistors TR0 angelegt werden.
  • Der zweite Durchlasstransistor TRO' kann eine Source S0', einen Drain DO' und ein Gate G0' enthalten. Die Source S0' des zweiten Durchlasstransistors TRO' kann mit dem ersten Abtastknoten SOO verbunden sein, und der Drain DO' des zweiten Durchlasstransistors TRO' kann mit einem zweiten Anschluss verbunden sein (in einigen Beispielausführungsformen SOC_D in 6). Das Durchlasssteuersignal SO_PASS[7:0] kann an das Gate G0' des zweiten Durchlasstransistors TRO' angelegt werden.
  • Die zweite Seitenpuffereinheit PBU1 kann den ersten und zweiten Durchlasstransistor TR1 und TR1' enthalten, die in Reihe verbunden sind. Der erste Durchlasstransistor TR1 kann eine Source S1, einen Drain D1 und ein Gate G1 enthalten, und der zweite Durchlasstransistor TR1' kann eine Source S1', einen Drain D1' und ein Gate G1' enthalten. Das Durchlasssteuersignal SO_PASS[7:0] kann an die Gates G1 und G1' des ersten bzw. zweiten Durchlasstransistors TR1 und TR1' angelegt werden.
  • Die achte Seitenpuffereinheit PBU7 kann den ersten und zweiten Durchlasstransistor TR7 und TR7' enthalten, die in Reihe verbunden sind. Der erste Durchlasstransistor TR7 kann eine Source S7, einen Drain D7 und ein Gate G7 enthalten, und der zweite Durchlasstransistor TR7' kann eine Source S7', einen Drain D7' und ein Gate G7' enthalten. Das Durchlasssteuersignal SO_PASS[7:0] kann an die Gates G7 und G7' des ersten bzw. zweiten Durchlasstransistors TR7 und TR7' angelegt werden. Die erfindungsgemäßen Konzepte sind jedoch nicht darauf beschränkt, und in einigen Beispielausführungsformen kann das kombinierte Abtastknoten-Durchlasssteuersignal SOC PASS an das Gate G7' des zweiten Durchlasstransistors TR7' angelegt werden.
  • Die erste Cache-Einheit CU0 kann einen Überwachungstransistor NM7a enthalten, und der Überwachungstransistor NM7a kann eine Source S, einen Drain D und ein Gate G enthalten (siehe 9). In einigen Beispielausführungsformen kann der Monitortransistor NM7a dem Transistor NM7 in 6 entsprechen. Die Source S des Überwachungstransistors NM7a kann mit dem kombinierten Abtastknoten SOC verbunden sein, und ein Cache-Überwachungssignal MON_C[7:0] kann an das Gate G des Überwachungstransistors NM7a angelegt werden.
  • Obwohl nicht dargestellt, kann die erste Cache-Einheit CU0 weiterhin mehrere Transistoren in der ersten horizontalen Richtung HD1 enthalten (z. B. die mehreren Transistoren, die im C-LATCH CL in 6 enthalten sind). Jede von der zweiten bis achten Cache-Einheit CU1 bis CU7 kann im Wesentlichen die gleiche Konfiguration wie die erste Cache-Einheit CU0 aufweisen. Die Monitortransistoren NM7a bis NM7h, die in jeder der von der ersten bis achten Cache-Einheit CU0 bis CU7 enthalten sind, können gemeinsam parallel mit dem Kopplungsabtastknoten SOC verbunden sein. Die Sources jedes der Überwachungstransistoren NM7a bis NM7h können gemeinsam mit dem Kopplungsabtastknoten SOC verbunden sein.
  • In der ersten Seitenpuffereinheit PBUO können der Drain D0 des ersten Durchlasstransistors TR0 und die Source S0' des zweiten Durchlasstransistors TRO' über eine erste leitende Leitung oder ein erstes Metallmuster MT0a miteinander verbunden sein. Das erste Metallmuster MT0a kann dem ersten Abtastknoten SO0 entsprechen und kann dementsprechend als die erste Abtastknotenleitung bezeichnet werden. In der zweiten Seitenpuffereinheit PBU1 können der Drain D1 des ersten Durchlasstransistors TR1 und die Source S1' des zweiten Durchlasstransistors TR1' über eine erste leitende Leitung oder ein erstes Metallmuster MT0b miteinander verbunden sein. Das erste Metallmuster MT0b kann dem zweiten Abtastknoten SO1 entsprechen und wird dementsprechend auch als zweite Abtastknotenleitung bezeichnet.
  • In der achten Seitenpuffereinheit PBU7 können der Drain D7 des ersten Durchlasstransistors TR7 und die Source S7' des zweiten Durchlasstransistors TR7' über ein erstes Metallmuster MT0c miteinander verbunden sein. Das erste Metallmuster MT0c kann dem achten Abtastknoten SO7 entsprechen und kann dementsprechend als eine achte Abtastknotenleitung bezeichnet werden. In der achten Seitenpuffereinheit PBU7 können der Drain D7' des zweiten Durchlasstransistors TR7' und die Source S des Monitortransistors NM7a der ersten Cache-Einheit CU0 über ein erstes Metallmuster MTOd miteinander verbunden sein. In einigen Beispielausführungsformen kann das erste Metallmuster MTOd auch mit der Vorladeschaltung SOC PRE verbunden sein. Das erste Metallmuster MTOd kann dem kombinierten Abtastknoten SOC entsprechen und kann dementsprechend als kombinierte Abtastknotenleitung bezeichnet werden. In einigen Beispielausführungsformen können die ersten Metallmuster MT0a, MT0b, MT0c und MT0d als die erste untere Metallschicht LM0 implementiert sein und eine Bahn der ersten unteren Metallschicht LMO belegen.
  • Der Drain DO' des zweiten Durchlasstransistors TRO' der ersten Seitenpuffereinheit PBUO und die Source S1 des ersten Durchlasstransistors TR1 der zweiten Seitenpuffereinheit PBU1 können über eine zweite leitende Leitung oder das zweite Metallmuster MT1a miteinander verbunden sein, und dementsprechend kann das zweite Metallmuster MT1a als Knotenverbindungsleitung bezeichnet werden. In einigen Beispielausführungsformen kann das zweite Metallmuster MT1a als die dritte untere Metallschicht LM2 implementiert sein und eine Bahn der dritten unteren Metallschicht LM2 belegen. Die erfindungsgemäßen Konzepte sind jedoch nicht darauf beschränkt, und das zweite Metallmuster MT1a kann als die zweite untere Metallschicht implementiert werden.
  • In einigen Beispielausführungsformen in 10A können, wenn das Durchlasssteuersignal SO PASS aktiviert ist, kann der erste und der zweite Durchlasstransistor TR0 bis TR7 und TRO' bis TR7' eingeschaltet werden, und dementsprechend können der erste und der zweite Durchlasstransistor TR0 bis TR7', die in der jeweiligen ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, miteinander in Reihe verbunden werden, und alle von dem ersten bis achten Abtastknoten SOO bis SO7 können mit dem kombinierten Abtastknoten SOC verbunden werden. Der erste und zweite Abtastknoten SOO und SO1 können über die ersten Metallmuster MT0a und MT0b und das zweite Metallmuster MT1a miteinander verbunden sein, und der siebte Abtastknoten SO7 und der kombinierte Abtastknoten SOC können über die ersten Metallmuster MT0c und MTOd miteinander verbunden sein.
  • Die ersten Metallmuster MT0a, MT0b und MT0c, die der ersten, zweiten bzw. achten Abtastknotenleitung entsprechen, das zweite Metallmuster MT1a, das einer Knotenverbindungsleitung entspricht, und das erste Metallmuster MT1d, das der kombinierten Abtastknotenleitung entspricht, können eine Datenübertragungsleitung bilden. Wie vorstehend beschrieben, können nach einigen Beispielausführungsformen acht Datenübertragungsleitungen zum Verbinden der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 mit der ersten bis achten Cache-Einheit CU0 bis CU7 nicht separat benötigt werden, und die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthaltenen Abtastknotenleitungen können als die Datenübertragungsleitungen verwendet werden. Da die Anzahl der Metallleitungen, die für die Verdrahtung der Seitenpufferschaltung 210a erforderlich sind, reduziert werden kann, kann die Komplexität des Layouts reduziert werden und die Größe der Seitenpufferschaltung 210a kann reduziert werden.
  • Jede von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 kann außerdem jeweils einen von dem ersten bis achten Vorladetransistor PMO bis PM7 enthalten. In der ersten Seitenpuffereinheit PBUO kann der erste Vorladetransistor PMO zwischen (z. B. direkt zwischen) den ersten Abtastknoten SO0 und einen Spannungsanschluss geschaltet sein, an den ein Vorladepegel angelegt werden kann, und kann ein Gate enthalten, an das ein Lastsignal LOAD angelegt werden kann. Der erste Vorladetransistor PMO kann den ersten Abtastknoten SOO in Reaktion auf das Lastsignal LOAD auf den Vorladepegel vorladen.
  • Der Hauptbereich MU kann Kontaktbereiche THVa und THVd enthalten. Der Kontaktbereich THVa kann sich zwischen der ersten und zweiten Seitenpuffereinheit PBUO und PBU1 befinden, und der Kontaktbereich THVd kann sich zwischen einer siebten Seitenpuffereinheit (z. B. PBU6 in 16) und der achten Seitenpuffereinheit PBU7 befinden. Der erste und zweite Bitleitungskontakt CT0 und CT1, die mit der ersten bzw. zweiten Bitleitung verbunden sind, können sich im Kontaktbereich THVa befinden. Das heißt, der erste und zweite Bitleitungskontakt CT0 und CT1, die mit der ersten bzw. zweiten Bitleitung verbunden sind, können sich im Kontaktbereich THVa befinden. Der erste Bitleitungskontakt CT0 kann mit der ersten Seitenpuffereinheit PBUO verbunden sein, und der zweite Bitleitungskontakt CT1 kann mit der zweiten Seitenpuffereinheit PBU1 verbunden sein.
  • Die Seitenpufferschaltung 210a kann ferner eine Vorladeschaltung SOC_PRE zwischen der achten Seitenpuffereinheit PBU7 und der ersten Cache-Einheit CU0 enthalten. Die Vorladeschaltung SOC_PRE kann einen Vorladetransistor PMa und einen Abschirmtransistor NMa zum Vorladen des Kopplungsabtastknotens SOC enthalten. Der Vorladetransistor PMa kann durch ein Kopplungsabtastknoten-Ladesignal SOC LOAD angesteuert werden, und wenn der Vorladetransistor PMa eingeschaltet ist, kann der Kopplungsabtastknoten SOC auf den Vorladepegel vorgeladen werden. Der Abschirmtransistor NMa kann durch ein kombiniertes Abtastknoten-Abschirmsignal SOC SHLD angesteuert werden, und wenn der Abschirmtransistor NMa eingeschaltet ist, kann der kombinierte Abtastknoten SOC auf einen Massepegel entladen werden.
  • Da eine Transistorbreite WD entsprechend der Miniaturisierung des Prozesses abnimmt, kann die Fläche des Bereichs, der von der Seitenpufferschaltung 210a belegt wird, abnehmen. In einigen Beispielausführungsformen kann die Transistorbreite WD einer Größe des Gates G0 des ersten Durchlasstransistors TR0 in der zweiten horizontalen Richtung HD2 entsprechen. Wenn die Transistorbreite WD abnimmt, kann die Größe der ersten Seitenpuffereinheit PBUO in der zweiten horizontalen Richtung HD2 abnehmen. Trotz der Verringerung der Transistorbreite WD kann sich jedoch der Abstand der ersten unteren Metallschicht LM0 nicht verringern. Dementsprechend kann die Anzahl der Verdrahtungen der ersten unteren Metallschicht LMO auf der ersten Seitenpuffereinheit PBUO, deren Größe in der zweiten horizontalen Richtung HD2 verringert wird, d. h. die Anzahl der Metallmuster, ebenfalls verringert werden. In einigen Beispielausführungsformen kann die Anzahl der Metallmuster der ersten unteren Metallschicht LM0, die der ersten Seitenpuffereinheit PBUO entspricht, von sechs auf vier reduziert werden.
  • Wenn die Anzahl der Metallmuster der ersten unteren Metallschicht LM0, die der ersten Seitenpuffereinheit PBUO entspricht, abnimmt, kann auf diese Weise die Abtastzuverlässigkeit der ersten Seitenpuffereinheit PBUO abnehmen. In einigen Beispielausführungsformen wird während der Abtastoperation, um eine Kopplung zwischen dem ersten Abtastknoten SO0 und einem benachbarten Knoten zu reduzieren oder zu verhindern, ein dem ersten Abtastknoten SO0 benachbartes Metallmuster als Abschirmungsleitung verwendet, an die eine feste Vorspannung angelegt werden kann. Wenn jedoch das Metallmuster, das der Abschirmungsleitung entspricht, aufgrund der Verringerung des Metallmusters entfernt wird, kann ein Problem der Spannungsschwankung am ersten Abtastknoten SOO aufgrund der Kopplung zwischen dem ersten Abtastknoten SO0 und dem benachbarten Knoten auftreten, und als Folge davon kann die Abtastverlässlichkeit der ersten Seitenpuffereinheit PBUO verschlechtert werden.
  • Nach einigen Beispielausführungsformen, wie z. B. in 10A, kann jedoch durch die separate Anordnung der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 der Freiheitsgrad der Metallmuster, die in der ersten und dritten unteren Metallschicht LMO und LM2 auf der ersten Seitenpuffereinheit PBUO enthalten sind, erhöht werden, und somit kann mindestens eines der Metallmuster, die in der ersten und dritten unteren Metallschicht LMO und LM2 enthalten sind, als Abschirmleitung für den ersten Abtastknoten SOO verwendet werden. Dementsprechend kann eine Zunahme der Spannungsschwankung am ersten Abtastknoten SOO reduziert oder verhindert werden, und somit kann eine Abnahme der Abtastsicherheit der ersten Seitenpuffereinheit PBUO reduziert oder verhindert werden.
  • Andererseits kann in einer Struktur, in der die erste bis achte Seitenpuffereinheit PBUO bis PBU7 von der ersten bis achten Cache-Einheit CU0 bis CU7 getrennt sind, wenn acht Signalleitungen zum Verbinden der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 mit der ersten bis achten Cache-Einheit CU0 bis CU7 angeordnet sind, die Größe der Seitenpufferschaltung 210a in der zweiten horizontalen Richtung HD2 wieder zunehmen.
  • Nach einigen Beispielausführungsformen, wie z. B. in 10A, können jedoch der erste bis achte Abtastknoten SOO bis SO7 unter Verwendung der ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TRO' bis TR7', die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, miteinander verbunden werden, und der erste bis achte Abtastknoten SOO bis SO7 können über den kombinierten Abtastknoten SOC jeweils mit der ersten bis achten Cache-Einheit CU0 bis CU7 verbunden werden. In einigen Beispielausführungsformen kann eine Vergrößerung der Seitenpufferschaltung 210a in der zweiten horizontalen Richtung HD2 reduziert oder verhindert werden, da eine Abtastknotenleitung zum Verbinden des ersten und des zweiten Durchlasstransistors miteinander unter Verwendung der Metallmuster einer Bahn der ersten unteren Metallschicht LMO (z. B. MT0a und MT0b) implementiert ist.
  • 10B ist ein Schaltplan, der ein Beispiel für die Seitenpufferschaltung nach Beispielausführungsformen zeigt.
  • Bezugnehmend auf 10B kann eine Seitenpufferschaltung 210b eine erste bis achte Seitenpuffereinheit PBUO' bis PBU7', die in der ersten horizontalen Richtung HD1 angeordnet sind, und eine erste bis achte Cache-Einheit CU0 bis CU7, die in der ersten horizontalen Richtung HD1 angeordnet sind, enthalten.
  • Wenn die erste bis achte Seitenpuffereinheit PBUO' bis PBU7' mit der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 in der Seitenpufferschaltung 210a in 10A verglichen werden, enthält jede von der ersten bis achten Seitenpuffereinheit PBUO' bis PBU7' jeweils einen von dem ersten bis achten Durchlasstransistor TRO1 bis TR71, wobei der erste bis achte Durchlasstransistor TR01 bis TR71 gemeinsam mit einer Datenübertragungsleitung DTL verbunden sind und jeder von dem ersten bis achten Durchlasstransistor TR01 bis TR71 ist mit jeweiligen von dem ersten bis achten Abtastknoten SOO bis SO7 verbunden. Die Datenübertragungsleitung DTL erstreckt sich in der ersten horizontalen Richtung HD1. Die erste bis achte Cache-Einheit CU0 bis CU7 sind gemeinsam mit der Datenübertragungsleitung DTL verbunden. Die Datenübertragungsleitung DTL kann durch Verwendung einer Metallschicht auf der ersten bis achten Cache-Einheit CU0 bis CU7 versehen werden.
  • Jedes der Bits des Durchlasssteuersignals SO_PASS[7:0] kann an jedes Gate des ersten bis achten Durchlasstransistors TR01 bis TR71 angelegt werden.
  • 11 ist ein Zeitdiagramm der Spannungspegel mehrerer Durchlasssteuersignale entsprechend einer Kernbetriebssequenz, nach Beispielausführungsformen.
  • Unter Bezugnahme auf 10A und 11 zusammen kann die Kernbetriebssequenz eine Datenabtastzeitdauer 111, in der die Datenabtastoperation durchgeführt wird, und eine Datenumspeicherzeitdauer oder eine Datenübertragungszeitdauer 112, in der die Datenumspeicheroperation durchgeführt wird, enthalten. Im Folgenden wird beschrieben, dass das Durchlaufsteuersignal SO_PASS[7:0] das erste bis achte Durchlaufsteuersignal SO_PASS<0> bis SO_PASS<7> einschließt, die jeweils der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 entsprechen.
  • In der Datenabtastzeitdauer 111 können alle von dem ersten bis achten Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> deaktiviert werden, und alle von dem ersten und zweiten Durchlasstransistor TR0 bis TR7 und TRO' bis TR7', die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können ausgeschaltet werden. Dementsprechend können die erste bis achte Seitenpuffereinheit PBUO bis PBU7 elektrisch miteinander nicht verbunden sein, und der erste bis achte Abtastknoten SO0 bis SO7 können voneinander isoliert sein. Alternativ oder zusätzlich können der erste bis achte Abtastknoten SO0 bis SO7 elektrisch mit dem kombinierten Abtastknoten SOC nicht verbunden sein, d. h. die erste bis achte Seitenpuffereinheit PBUO bis PBU7 können elektrisch mit der ersten bis achten Cache-Einheit CU0 bis CU7 nicht verbunden sein.
  • In der Datenübertragungszeitdauer 112 können zur individuellen Steuerung der Verbindungen zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 der erste und zweite Durchlasstransistor TR0 bis TR7 und TRO' bis TR7', die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, selektiv eingeschaltet werden. Infolgedessen kann die Stromaufnahme bei der Datenübertragungsoperation reduziert werden. Die Datenübertragungszeitdauer 112 kann eine erste bis achte Datenübertragungszeitdauer 1121 bis 1128 enthalten.
  • In der ersten Datenübertragungszeitdauer 1121 können alle von dem ersten bis achten Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> aktiviert werden, und dementsprechend können alle von dem ersten und zweiten Durchlasstransistor TR0 bis TR7 und TRO' bis TR7', die in jeder von der ersten bis achten Einheit PBUO bis PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. Zu diesem Zeitpunkt kann der erste Abtastknoten SO0 über den zweiten bis achten Abtastknoten SO1 bis SO7 mit dem kombinierten Abtastknoten SOC verbunden werden, und die Datenumspeicheroperation kann zwischen dem Haupt-Latch in der ersten Puffereinheit PBUO (z. B. einem von dem S-LATCH SL, dem F-LATCH FL, dem M-LATCH ML und dem L-LATCH LL in 6) und einem Cache-Latch in der ersten Cache-Einheit CU0 (z. B. das C-LATCH CL in 6D) durchgeführt werden.
  • In der zweiten Datenübertragungszeitdauer 1122 kann das erste Durchlaufsteuersignal SO_PASS<0> deaktiviert und das zweite bis achte Durchlaufsteuersignal SO_PASS<1> bis SO_PASS<7> kann aktiviert werden. Dementsprechend können alle von dem ersten und zweiten Durchlasstransistor TR1 bis TR7 und TR1' bis TR7', die in jeder von der zweiten bis achten Seitenpuffereinheit PBU1 bis PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. In einigen Beispielausführungsformen kann der zweite Abtastknoten SO1 über den dritten bis achten Abtastknoten SO2 bis SO7 mit dem kombinierten Abtastknoten SOC verbunden sein, und die Datenumspeicheroperation kann zwischen dem Haupt-Latch in der zweiten Seitenpuffereinheit PBU1 und einem Cache-Latch in der zweiten Cache-Einheit CU1 durchgeführt werden. In einigen Beispielausführungsformen kann der Stromverbrauch reduziert werden, da der erste und zweite Durchlasstransistor TR0 und TRO' in der ersten Seitenpuffereinheit PBUO ausgeschaltet sind.
  • In der achten Datenübertragungszeitdauer 1128 können das erste bis siebte Durchlasssteuersignal SO_PASS<0> bis SO_PASS<6> deaktiviert werden, und nur das achte Durchlasssteuersignal SO_PASS<7> kann aktiviert werden. Dementsprechend können der erste und zweite Durchlasstransistor TR7 und TR7', die in der achten Seitenpuffereinheit PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. In einigen Beispielausführungsformen kann der achte Abtastknoten SO7 mit dem kombinierten Abtastknoten SOC verbunden sein, und die Datenumspeicheroperation kann zwischen einem Haupt-Latch in der achten Seitenpuffereinheit PBU7 und einem Cache-Latch in der achten Cache-Einheit CU7 durchgeführt werden. In einigen Beispielausführungsformen kann der Stromverbrauch reduziert werden, da die ersten und zweiten Durchlasstransistoren TR0 bis TR6 und TRO' bis TR6', die in der ersten bis siebten Seitenpuffereinheit PBUO bis PBU6 enthalten sind, ausgeschaltet sind.
  • 12 ist ein Zeitdiagramm, das ein Beispiel für die Datenumspeicheroperation der Seitenpufferschaltung nach Beispielausführungsformen veranschaulicht.
  • Unter Bezugnahme auf 6, 10 und 12 zusammen können Datenübertragungsoperationen zwischen den mehreren Seitenpuffereinheiten PBUO bis PBU7 und den mehreren Cache-Einheiten CU0 bis CU7 in der Seitenpufferschaltung 210a sequentiell durchgeführt werden.
  • Während eines Zeitraums von einem ersten Zeitpunkt t0 bis zu einem zweiten Zeitpunkt t1 können Daten zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 umgespeichert werden. Zum ersten Zeitpunkt t0 kann das Durchlasssteuersignal SO_PASS[7:0] auf einen logisch hohen Pegel übergehen, der ein Freigabepegel ist, und alle von dem ersten und zweiten Durchlasstransistor TR0 bis TR7 und TRO' bis TR7', die in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können eingeschaltet werden. In einigen Beispielausführungsformen kann das Durchlasssteuersignal SO_PASS[7:0] einen logisch hohen Pegel beibehalten, bis die Datenumspeicheroperation zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 abgeschlossen ist.
  • Zum ersten Zeitpunkt t0 kann das Lastsignal LOAD auf einen logisch niedrigen Pegel übergehen, der der Freigabepegel ist, und alle Vorladetransistoren PMO bis PM7, die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können eingeschaltet werden, und der erste bis achte Abtastknoten SOO bis SO7 können auf den Vorladepegel vorgeladen werden. Alternativ oder zusätzlich kann zum ersten Zeitpunkt t0 das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf einen logisch niedrigen Pegel übergehen, der ein Freigabepegel ist, der Vorladetransistor PMa, der in der Vorladeschaltung SOC PRE enthalten ist, kann eingeschaltet werden, und der kombinierte Abtastknoten (SOC) kann auf den Vorladepegel vorgeladen werden. Als nächstes können das Lastsignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC LOAD auf einen logisch hohen Pegel übergehen, und das an die erste Seitenpuffereinheit PBUO angelegte Erdungssteuersignal SOGND[7:0] kann auf den logisch hohen Pegel übergehen, der der Freigabepegel ist. In einigen Beispielausführungsformen können der erste Abtastknoten SOO und das in der ersten Seitenpuffereinheit PBUO enthaltene S-LATCH SL elektrisch miteinander verbunden sein, und Daten können zwischen dem ersten Abtastknoten SOO und dem in der ersten Seitenpuffereinheit PBUO enthaltenen S-LATCH SL umgespeichert werden.
  • Während eines Zeitraums von dem zweiten Zeitpunkt t1 bis zu einem dritten Zeitpunkt t2 können Daten zwischen der zweiten Seitenpuffereinheit PBU1 und der zweiten Cache-Einheit CU1 umgespeichert werden. Zum zweiten Zeitpunkt t1 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf einen logisch niedrigen Pegel übergehen, der ein Freigabepegel ist, und der erste bis achte Abtastknoten SOO bis SO7 und der kombinierte Abtastknoten SOC können auf den Vorladepegel vorgeladen werden. Als nächstes können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf einen logisch hohen Pegel übergehen, und das an die zweite Seitenpuffereinheit PBU1 angelegte Masse-Steuersignal SOGND[7:0] kann auf einen logisch hohen Pegel übergehen, der der Freigabepegel ist. In einigen Beispielausführungsformen können der zweite Abtastknoten SO1 und das in der zweiten Seitenpuffereinheit PBU1 enthaltene S-LATCH SL elektrisch miteinander verbunden sein, und Daten können zwischen dem in der zweiten Seitenpuffereinheit PBU1 enthaltenen S-LATCH SL und der zweiten Cache-Einheit CU1 umgespeichert werden. Während eines Zeitraums von dem dritten Zeitpunkt t2 bis zu einem vierten Zeitpunkt t3 können Daten zwischen der dritten Seitenpuffereinheit PBU2 und der dritten Cache-Einheit CU2 umgespeichert werden, und während eines Zeitraums von dem vierten Zeitpunkt t3 bis zu einem vierten Zeitpunkt können Daten zwischen der vierten Seitenpuffereinheit PBU3 und der vierten Cache-Einheit CU3 umgespeichert werden.
  • 13 ist ein Schaltplan, der ein Beispiel für die Cache-Einheit nach Beispielausführungsformen veranschaulicht.
  • Bezugnehmend auf 6 und 13 kann die Cache-Einheit CU den Überwachungstransistor NM7 und das C-LATCH CL enthalten, und das C-LATCH CL kann einen ersten und zweiten Inverter INV1 und INV2, einen Umspeichertransistor 132 und Transistoren 131, 133 bis 135 enthalten. Der Überwachungstransistor NM7 kann auf der Grundlage des Cache-Überwachungssignals MON_ C angesteuert werden und kann eine Verbindung zwischen dem Kopplungsabtastknoten SOC und dem C-LATCH CL steuern.
  • Der erste Inverter INV1 kann zwischen den ersten Knoten ND1 und den zweiten Knoten ND2 (z. B. direkt dazwischen) geschaltet sein, der zweite Inverter INV2 kann zwischen den zweiten Knoten ND2 und den ersten Knoten ND1 (z. B. direkt dazwischen) geschaltet sein, und somit können der erste und der zweite Inverter INV1 und INV2 ein Latch bilden. Der Transistor 131 kann ein Gate enthalten, das mit dem kombinierten Abtastknoten SOC verbunden ist. Der Umspeichertransistor 132 kann durch ein Umspeichersignal Dump_C angesteuert werden und kann Daten, die im C-LATCH CL gespeichert sind, an ein Haupt-Latch übertragen, in einigen Beispielausführungsformen an das S-LATCH SL in der Seitenpuffereinheit PBU. Der Transistor 133 kann durch ein Datensignal DI angesteuert werden, ein Transistor 134 kann durch ein Dateninversionssignal nDI angesteuert werden, und der Transistor 135 kann durch ein Schreibsteuersignal DIO_W angesteuert werden. Wenn das Schreibsteuersignal DIO_W aktiviert ist, können die Spannungspegel des ersten und zweiten Knotens ND1 bzw. ND2 basierend auf dem Datensignal DI und dem Dateninversionssignal nDI bestimmt werden.
  • Die Cache-Einheit CU kann über Transistoren 136 und 137 mit einer Daten-E/A-Leitung (oder einem Daten-E/A-Anschluss) RDi verbunden sein. Der Transistor 136 kann ein Gate enthalten, das mit dem zweiten Knoten ND2 verbunden ist, und kann basierend auf einem Spannungspegel des zweiten Knotens ND2 ein- oder ausgeschaltet werden. Der Transistor 137 kann durch ein Lesesteuersignal DIO_R angesteuert werden. Wenn das Lesesteuersignal DIO_R aktiviert und der Transistor 137 eingeschaltet ist, kann ein Spannungspegel des Eingabe-/Ausgabeanschlusses RDi auf der Grundlage eines Zustands das C-LATCH CL als „1“ oder „0“ bestimmt werden.
  • 17 ist ein Zeitdiagramm eines Beispiels für die Datenumspeicheroperation der Seitenpufferschaltung 210a nach einigen Beispielausführungsformen der erfindungsgemäßen Konzepte. Unter Bezugnahme auf 10, 16 und 17 zusammen kann das Durchlasssteuersignal SO_PASS[7:0] während der Datenumspeicheroperation der Seitenpufferschaltung 210a einen logisch hohen Pegel beibehalten, der ein Freigabepegel ist, und alle ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TRO' bis TR7' können eingeschaltet werden. Dementsprechend können der erste bis achte Abtastknoten SOO bis SO7 mit dem kombinierten Abtastknoten SOC verbunden sein und können über den kombinierten Abtastknoten SOC mit der ersten bis achten Cache-Einheit CU0 bis CU7 verbunden sein. In einer ersten bis vierten Zeitdauer 141 bis 144 können Daten sequentiell zwischen der ersten bis vierten Seitenpuffereinheit (z. B. PBUO bis PBU3 in 16) und der ersten bis vierten Cache-Einheit (z. B. CU0 bis CU3 in 16) umgespeichert werden. In einer fünften Zeitdauer 145 können die in der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • In der ersten Zeitdauer 141 kann die Datenumspeicheroperation zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 durchgeführt werden. Die erste Zeitdauer 141 kann einer Zeitdauer von dem zweiten Zeitpunkt t1 bis zu einem siebten Zeitpunkt t6 entsprechen, und im Folgenden wird der Betrieb der Seitenpufferschaltung 210a in der ersten Zeitdauer 141 beschrieben. Die Operation der Seitenpufferschaltung 210a in der zweiten bis vierten Zeitdauer 142 bis 144 kann der Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 141 entsprechen.
  • Zum ersten Zeitpunkt t0 können das Lastsignal LOAD und das kombinierte Abtastknoten-Lastsignal SOC_LOAD auf einen logisch niedrigen Pegel übergehen, der ein Freigabepegel ist, und alle Vorladetransistoren PMO bis PM7 und PMa können eingeschaltet werden, und der erste bis achte Abtastknoten SO0 bis SO7 und der kombinierte Abtastknoten SOC können auf einen Vorladepegel vorgeladen werden. Zum zweiten Zeitpunkt t1 können das Lastsignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf einen logisch hohen Pegel übergehen, der ein Sperrpegel ist. Der Zeitraum zwischen dem ersten Zeitpunkt t0 und dem zweiten Zeitpunkt t1 kann als Vorladezeitraum bezeichnet werden.
  • Zum dritten Zeitpunkt t2 kann das erste Masse-Steuersignal SOGND[7:0], das an die erste Seitenpuffereinheit PBUO angelegt ist, auf ein logisches High übergehen, das ein Freigabepegel ist, und zum vierten Zeitpunkt t3 kann das erste Masse-Steuersignal SOGND[7:0] auf ein logisches Low übergehen. Zum fünften Zeitpunkt t4 können ein erstes Umspeichersignal Dump_C[7:0] und das an die erste Cache-Einheit CU0 angelegte Datensignal DI auf einen logisch hohen Pegel übergehen, der ein Freigabepegel ist.
  • Wenn die Datenumspeicheroperation zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 abgeschlossen ist, kann in der fünften Zeitdauer 145 das Lesesteuersignal DIO_R auf einen logisch hohen Pegel aktiviert werden, der ein Freigabepegel ist. Dementsprechend können die in jeder von der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • 14 ist ein Zeitdiagramm, das ein Beispiel für eine Datenumspeicheroperation und eine Datenausgabeoperation der Seitenpufferschaltung nach Beispielausführungsformen veranschaulicht.
  • Unter Bezugnahme auf 10A, 13 und 14 zusammen kann die Datenumspeicheroperation der Seitenpufferschaltung 210a eine erste bis fünfte Zeitdauer 151 bis 155 enthalten. In der ersten bis vierten Zeitdauer 151 bis 154 können Daten sequentiell zwischen der ersten bis vierten Seitenpuffereinheit (z. B. PBUO bis PBU3 in 21) und der ersten bis vierten Cache-Einheit (z. B. CU0 bis CU3 in 21) umgespeichert werden. In der dritten Zeitdauer 153 können die Datenumspeicheroperation der dritten Seitenpuffereinheit (z. B. PUB2 in 21) und die Datenausgabeoperation der ersten Cache-Latch-Einheit (z. B. CU0 in 21) gleichzeitig durchgeführt werden. In der vierten Zeitdauer 154 können die Datenumspeicheroperation der vierten Seitenpuffereinheit (z. B. PUB4 in 21) und der Datenausgabeoperation der zweiten Cache-Latch-Einheit (z. B. CU1 in 21) gleichzeitig durchgeführt werden.
  • In der ersten Zeitdauer 151 kann die Datenumspeicheroperation zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 durchgeführt werden. Die erste Zeitdauer 151 kann einer Zeitdauer vom zweiten Zeitpunkt t1 bis zum sechsten Zeitpunkt t5 entsprechen, und im Folgenden wird die Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 151 beschrieben. Die Operation der Seitenpufferschaltung 210a in der zweiten bis vierten Zeitdauer 152 bis 154 kann der Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 151 entsprechen.
  • Zum ersten Zeitpunkt t0 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf einen logisch niedrigen Pegel übergehen, der ein Freigabepegel ist, und alle Vorladetransistoren PM0 bis PM7 und PMa können eingeschaltet werden, und der erste bis achte Abtastknoten SOO bis SO7 und der kombinierte Abtastknoten SOC können auf einen Vorladepegel vorgeladen werden. Als nächstes kann das Durchlasssteuersignal SO_PASS[7:0] auf einen logisch hohen Pegel übergehen, der ein Freigabepegel ist, und alle von dem ersten und zweiten Durchlasstransistor TR0 bis TR7 und TRO' bis TR7' können eingeschaltet werden. Zum zweiten Zeitpunkt t1 können das Lastsignal LOAD und das kombinierte Abtastknoten-Lastsignal SOC LOAD auf einen logisch hohen Pegel übergehen, der ein Sperrpegel ist. Der Zeitraum vom ersten Zeitpunkt t0 bis zum zweiten Zeitpunkt t1 kann als Vorladezeitraum bezeichnet werden.
  • Zum dritten Zeitpunkt t2 kann das erste Masse-Steuersignal SOGND[7:0], das an der ersten Seitenpuffereinheit PBUO anliegt, auf einen logisch hohen Pegel übergehen, der ein Freigabepegel ist, und zum vierten Zeitpunkt t3 können das erste Umspeichersignal Dump_C[7:0] und das Datensignal DI, die an der ersten Cache-Einheit CU0 anliegen, auf einen logisch hohen Pegel übergehen, der ein Freigabepegel ist. Zum fünften Zeitpunkt t4 können das Durchlasssteuersignal SO_PASS[7:0], das erste Masse-Steuersignal SOGND[7:0], das erste Umspeichersignal Dump_C[7:0] und das Datensignal DI alle auf einen logisch niedrigen Pegel übergehen, der ein Freigabepegel ist.
  • Wenn die Datenumspeicheroperation zwischen der ersten bis dritten Seitenpuffereinheit PBUO bis PBU2 und der ersten bis dritten Cache-Einheit CU0 bis CU2 abgeschlossen ist, kann in der dritten Zeitdauer 153 das Lesesteuersignal DIO_R[0] auf einen logisch hohen Pegel aktiviert werden, der ein Freigabepegel ist. Dementsprechend können die in jeder ersten Cache-Einheit CU0 gespeicherten Daten über die Daten-E/A-Leitung ausgegeben werden. Alternativ oder zusätzlich kann in der vierten Zeitdauer 154 das Lesesteuersignal DIO_R[1] auf einen logisch hohen Pegel aktiviert werden, der ein Freigabepegel ist. Entsprechend können die in der zweiten Cache-Einheit CU1 gespeicherten Daten über die Daten-E/A-Leitung ausgegeben werden. Alternativ oder zusätzlich kann in der fünften Zeitdauer 155 das Lesesteuersignal DIO_R[7] auf einen logisch hohen Pegel aktiviert werden, der ein Freigabepegel ist. Entsprechend können die in der achten Cache-Einheit CU7 gespeicherten Daten über die Daten-E/A-Leitung ausgegeben werden.
  • Die Beschreibung im Zusammenhang mit dem Zeitdiagramm in 14 kann in ähnlicher Weise auf die Seitenpufferschaltung 210b in 10B angewendet werden.
  • 15A zeigt eine Beispieloperation der Seitenpufferschaltung nach Beispielausführungsformen.
  • Bezugnehmend auf 1, 5, 6 und 15A zusammen, erfassen in einer Datenabtastzeitdauer 161 die erste bis achte Seitenpuffereinheit PBUO bis PBU7 die in den Speicherzellen gespeicherten Daten über die Bitleitungen BLs und speichern die abgetasteten Daten in den jeweiligen Abtast-Latches. In einer Datenübertragungszeitdauer 162 werden die abgetasteten Daten sequentiell von den Abtast-Latches der ersten und zweiten Seitenpuffereinheit PBO0 und PBU1 in das erste und zweite Cache-Latch CL0 und CL1 umgespeichert. Die Daten, die sequentiell in das erste und zweite Cache-Latch CL0 und CL1 umgespeichert werden, werden sequentiell in das Register 270 (PRL in 15A entspricht dem Register 270) auf der Grundlage einer Spaltenadresse C _ADDR verschoben, die in der Datenausgabeoperation ausgewählt wird und über die Daten-E/A-Schaltung 250 an eine Außenseite der nichtflüchtigen Speichervorrichtung 10 geliefert wird.
  • Der Statusgenerator 225 in der Steuerschaltung 220 überführt das Statussignal RnB zu einem ersten Zeitpunkt t11 von einem logisch niedrigen Pegel auf einen logisch hohen Pegel, nachdem das sequentielle Umspeichern von Daten in das erste und zweite Cache-Latch CL0 und CL1 abgeschlossen ist. Nach dem Übergang des Statussignals RnB von einem logisch niedrigen Pegel auf einen logisch hohen Pegel werden die sequentiell in dem ersten und zweiten Cache-Latch CL0 und CL1 umgespeicherten Daten zu einem zweiten Zeitpunkt t12 parallel über die Daten-E/A-Leitung E/A[7:0] ausgegeben. In einem Zeitraum 163, in dem die Daten parallel über die Daten-E/A-Leitung E/A[7:0] ausgegeben werden, werden Daten von der dritten Seitenpuffereinheit PB2 an die dritte Cache-Einheit CL2 ausgegeben.
  • In einem Zeitraum 164, in dem die an die dritte Cache-Einheit CL2 ausgegebenen Daten über die Daten-E/A-Leitung E/A[7:0] ausgegeben werden, werden Daten von der vierten Seitenpuffereinheit PB3 an die vierte Cache-Einheit CL3 ausgegeben. In einer Zeitdauer 165, in der die an die vierte Cache-Einheit CL3 ausgegebenen Daten über die Daten-E/A-Leitung E/A[7:0] ausgegeben werden, werden Daten von der fünften Seitenpuffereinheit PB4 an die fünfte Cache-Einheit CL4 ausgegeben. In einer Zeitdauer 166 werden über die Daten-E/A-Leitung E/A[7:0] Daten ausgegeben, die vor der Zeitdauer 167 in das achte Cache-Latch CL7 umgespeichert wurden.
  • Wenn in einigen Beispielausfiihrungsformen angenommen wird, dass 18KB Daten in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 gespeichert sind, werden 2,25KB Daten in dem ersten Cache-Latch CL0 und 2.25KB Daten werden von der zweiten Seitenpuffereinheit PBU1 zum zweiten Cache-Latch CL1 umgespeichert, während die 2,25KB Daten, die in das erste Cache-Latch CL0 umgespeichert werden, über die Daten-E/A-Leitung E/A[7:0] durch das Register 270 sequentiell basierend auf der Spaltenadresse C_ADDR ausgegeben werden.
  • 15B veranschaulicht eine Beispieloperation der Seitenpufferschaltung nach Beispielausführungsformen.
  • Bezugnehmend auf 1, 5, 6 und 15B zusammen, erfassen die erste bis achte Seitenpuffereinheit PBUO bis PBU7 in einer Datenabtastzeitdauer 171 die in den Speicherzellen gespeicherten Daten über die Bitleitungen BLs und speichern die abgetasteten Daten in den jeweiligen Abtast-Latches. In einer Datenübertragungszeitdauer 172 werden die abgetasteten Daten sequentiell von den Abtast-Latches der ersten und zweiten Seitenpuffereinheit PBO0 und PBU1 in das erste und zweite Cache-Latch CL0 und CL1 übertragen. Die Daten, die sequentiell in das erste und zweite Cache-Latch CL0 und CL1 umgespeichert werden, werden sequentiell in das Register 270 (PRL in 15B entspricht dem Register 270) auf der Grundlage einer Spaltenadresse C _ADDR verschoben, die in der Datenausgabeoperation ausgewählt wird und über die Daten-E/A-Schaltung 250 an eine Außenseite der nichtflüchtigen Speichervorrichtung 10 geliefert wird.
  • Der Statusgenerator 225 in der Steuerschaltung 220 überführt das Statussignal RnB zu einem ersten Zeitpunkt t11 von einem logisch niedrigen Pegel auf einen logisch hohen Pegel, nachdem das sequentielle Umspeichern von Daten in das erste und zweite Cache-Latch CL0 und CL1 abgeschlossen ist. Nach dem Übergang des Statussignals RnB von einem logisch niedrigen Pegel auf einen logisch hohen Pegel werden die sequentiell in das erste und zweite Cache-Latch CL0 und CL1 ausgelagerten Daten zu einem zweiten Zeitpunkt t12 parallel über die Daten-E/A-Leitung E/A[7:0] ausgegeben. In jeder der Zeitdauern 173, 174 und 175, in denen die Daten parallel über die Daten-E/A-Leitung E/A[7:0] ausgegeben werden, werden Daten sequentiell von jeder der dritten bis achten Seitenpuffereinheit PB2 bis PB7 an jeweilige von der dritten bis achten Cache-Einheit CL2 bis CL7 ausgegeben.
  • In jeder der Zeitdauern 174, 175, 176 werden die Daten sequentiell in die dritte bis achte Cache-Einheit CL2 bis CL7 über die Daten-E/A-Leitung E/A[7:0] ausgegeben.
  • 16 veranschaulicht eine Konfiguration von Daten-E/A-Leitungen entsprechend einer Matte nach Beispielausführungsformen.
  • Bezugnehmend auf 16, kann eine Matte MAT gerade E/A-Leitungen Even enthalten, die geraden Bitleitungen entsprechen, und ungerade E/A-Leitungen Odd, die ungeraden Bitleitungen entsprechen. Die geraden E/A-Leitungen Even können einen Spaltenredundanzbereich CR1 zwischen den Untergruppen SG11 und SG12 und den Untergruppen SG13 und SG14 enthalten. Die ungeraden E/A-Leitungen Odd können einen Spaltenredundanzbereich CR2 zwischen den Untergruppen SG21 und SG22 und den Untergruppen SG23 und SG24 enthalten.
  • Die Untergruppe SG12 kann acht Daten-E/A-Leitungen E/A_0 bis E/A 7 enthalten. Die Daten, die in das erste bis achte Cache-Latch CL0 bis CL7 in 5 umgespeichert werden, werden sequentiell über die acht Daten-E/A-Leitungen E/A_0 bis E/A_7 ausgegeben. Da die in das erste Cache-Latch CL0 umgespeicherten Daten gleichzeitig über die acht Daten-E/A-Leitungen E/A_0 bis E/A_7 parallel ausgegeben werden, ist die mit Bezug auf 15A beschriebene Operation möglich.
  • 17 veranschaulicht die Abbildungsbeziehung zwischen einer Burst-Länge und einer Spaltenadresse in der Seitenpufferschaltung nach Beispielausführungsformen.
  • In 17 wird angenommen, dass die Seitenpuffereinheiten und die den Seitenpuffereinheiten entsprechenden Cache-Latches mit 8 Stufen eingerichtet sind.
  • Bezugnehmend auf 17: Wenn die Spaltenadresse C_ADDR sequentiell erhöht wird, können die Cache-Latches in einer Stufe nacheinander ausgewählt werden. Dementsprechend können nach dem Umspeichern von Daten, die in der Seitenpuffereinheit in einer Stufe gespeichert sind, 2,25 KB an Daten nacheinander ausgegeben werden. Wenn jedoch die Spaltenadresse C _ADDR sequentiell inkrementiert und eine Stufe, die die ausgewählte Seitenpuffereinheit enthält, kontinuierlich geändert wird, ist die normale Datenausgabeoperation sichergestellt, wenn die Datenumspeicheroperation in Bezug auf die ausgewählte Seitenpuffereinheit beendet ist. Nach Beispielausführungsformen kann, während die Spaltenadresse um 2,25K inkrementiert, eine Korrelation zwischen einer Burstlängennummer BL_NO und der Spaltenadresse C _ADDR, so dass die Seitenpuffereinheit in einer Stufe fortlaufend ausgewählt wird, die Datenausgabeoperation beginnen, nachdem die Minimaldaten-Umspeicheroperation abgeschlossen ist. Daher kann das Leseintervall der nichtflüchtigen Speichervorrichtung 10 reduziert werden.
  • 18 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
  • Unter Bezugnahme auf 1, 3, 5 und 18 liefert der Speichercontroller 40 eine Lese-Befehlssequenz (eine erste Befehlssequenz) 00h-ADDR1-30h, die eine erste Adresse ADDR1 enthält, an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist, der einen Bereit-Zustand anzeigt. Wenn die nichtflüchtige Speichervorrichtung 10 die Lesebefehlssequenz 00h-ADDR1-30h empfängt, überführt die Steuerschaltung 220 das Statussignal RnB zu einem Zeitpunkt t21 auf einen logisch niedrigen Pegel, der einen Besetzt-Zustand anzeigt. Von dem Zeitpunkt t21 bis zu einem Zeitpunkt t22 tastet die Seitenpufferschaltung 210 Daten von ausgewählten Speicherzellen ab und speichert die abgetasteten Daten in den Seitenpuffereinheiten zwischen. Vom Zeitpunkt t22 bis zu einem Zeitpunkt t23 speichert jede der Seitenpuffereinheiten PB0 bis PB4 in der Seitenpufferschaltung 210 die zwischengespeicherten Daten sequentiell in entsprechende Cache-Latches CL0~CL4 um (eine erste Datenübertragungsoperation).
  • Die Steuerschaltung 220 setzt das Statussignal RnB zum Zeitpunkt t23 auf einen logisch hohen Pegel um. Die Daten können ab einem Zeitpunkt ausgegeben werden, wenn das Statussignal RnB auf einen logisch hohen Pegel übergeht. Während die Seitenpufferschaltung 210 die in die Cache-Latches CL0~CL4 umgespeicherten Daten ausgibt (eine erste Datenausgabeoperation Dout1), speichert die Seitenpufferschaltung 210 die in jeder der Seitenpuffereinheiten PBU5 bis PBU7 zwischengespeicherten Daten ab einem Zeitpunkt t24 sequentiell in die jeweiligen entsprechenden Cache-Latches CL5∼CL7 um (eine zweite Datenübertragungsoperation).
  • Der Speichercontroller 40 liefert eine zufällige Datenausgabe-Befehlssequenz (eine zweite Befehlssequenz) 05h-ADDR21-EOh, die eine zweite Adresse ADDR21 enthält, an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist. Da die Daten zum Zeitpunkt t24 in die Cache-Latches CL5~CL7 umgespeichert werden, kann die Seitenpufferschaltung 210 die in die Cache-Latches CL5∼CL7 umgespeicherten Daten durch die Daten-E/A-Schaltung 250 (eine zweite Datenausgabeoperation Dout2) zu einem Zeitpunkt t25 ausgeben, nachdem ein Zeitintervall tWHR2 von einem Zeitpunkt an verstrichen ist, zu dem die nichtflüchtige Speichervorrichtung 10 die zufällige Datenausgabe-Befehlssequenz 05h-ADDR21-E0h empfängt, ohne Rücksicht darauf, ob Spaltenadressen in der ersten Adresse ADDR1 und der zweiten Adresse ADDR21 zu einem fortlaufenden Adressraum gehören.
  • In 18 entspricht ein Zeitintervall vom Zeitpunkt t21 bis zum Zeitpunkt t23 einem Lesezeitintervall tR1.
  • 19 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
  • Unter Bezugnahme auf 1, 3, 5 und 19 liefert der Speichercontroller 40 eine Lese-Befehlssequenz (eine erste Befehlssequenz) 00h-ADDRI-30h, die eine erste Adresse ADDR1 enthält, an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist, der einen Bereit-Zustand anzeigt. Wenn die nichtflüchtige Speichervorrichtung 10 die Lesebefehlssequenz 00h-ADDR1-30h empfängt, überführt die Steuerschaltung 220 das Statussignal RnB zu einem Zeitpunkt t31 auf einen logisch niedrigen Pegel, der einen Besetzt-Zustand anzeigt. Von dem Zeitpunkt t31 bis zu einem Zeitpunkt t32 tastet die Seitenpufferschaltung 210 Daten von ausgewählten Speicherzellen ab und speichert die abgetasteten Daten in den Seitenpuffereinheiten zwischen. Vom Zeitpunkt t32 bis zu einem Zeitpunkt t33 gibt die Seitenpuffereinheit PB0 in der Seitenpufferschaltung 210 die zwischengespeicherten Daten an das Cache-Latch CL0 ab (eine erste Datenübertragungsoperation).
  • Die Steuerschaltung 220 setzt das Statussignal RnB zum Zeitpunkt t33 auf einen logisch hohen Pegel um. Die Daten können ab einem Zeitpunkt ausgegeben werden, an dem das Statussignal RnB auf einen logisch hohen Pegel übergeht. Während die Seitenpufferschaltung 210 die in das Cache-Latch CL0 umgespeicherten Daten ausgibt (eine erste Datenausgabeoperation Dout1), speichert die Seitenpufferschaltung 210 die in jeder der Seitenpuffereinheiten PBU1 und PBU2 zwischengespeicherten Daten von einem Zeitpunkt t34 aus sequentiell an die jeweiligen entsprechenden Cache-Latches CL1 und CL2 um (eine zweite Datenübertragungsoperation).
  • Der Speichercontroller 40 liefert eine Zufallsdatenausgabe-Befehlssequenz (eine zweite Befehlssequenz) 05h-ADDR21-E0h, die eine zweite Adresse ADDR22 enthält an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist. Die Spaltenadressen in der zweiten Adresse ADDR22 sind fortlaufend in Bezug auf die Spaltenadressen in der ersten Adresse ADDR1. Das heißt, die Spaltenadressen in der ersten Adresse ADDR1 und der zweiten Adresse ADDR22 gehören zum fortlaufenden Adressraum. Da die Spaltenadressen in der ersten Adresse ADDR1 und der zweiten Adresse ADDR22 fortlaufend sind, während die Seitenpufferschaltung 210 zu einem Zeitpunkt t35, nachdem ein Zeitintervall tWHR2 von einem Zeitpunkt an verstrichen ist, an dem die nichtflüchtige Speichervorrichtung 10 die Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-E0h empfängt, die in die Cache-Latches CL1 und CL2 umgespeicherten Daten durch die Daten-E/A-Schaltung 250 ausgibt (eine zweite Datenausgabeoperation Dout2), speichert die Seitenpufferschaltung 210 sequentiell Daten, die in der Seitenpuffereinheit PBU3 und PBU4 zwischengespeichert sind, in die Cache-Latches CL3 und CL4 um (eine dritte Datenübertragungsoperation).
  • In 19 entspricht ein Zeitintervall vom Zeitpunkt t31 bis zum Zeitpunkt t33 einem Lesezeitintervall tR2 und das Lesezeitintervall tR2 kann kleiner als das Lesezeitintervall tR1 in 18 sein.
  • 20 ist ein Zeitdiagramm, das eine Operation der nichtflüchtigen Speichervorrichtung nach Beispielausfuhrungsformen veranschaulicht.
  • Unter Bezugnahme auf 1, 3, 5 und 20 liefert der Speichercontroller 40 eine Lese-Befehlssequenz (eine erste Befehlssequenz) 00h-ADDRI-30h, die eine erste Adresse ADDR1 enthält, an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist, der einen Bereit-Zustand anzeigt. Wenn die nichtflüchtige Speichervorrichtung 10 die Lesebefehlssequenz 00h-ADDR1-30h empfängt, überführt die Steuerschaltung 220 das Statussignal RnB zu einem Zeitpunkt t41 auf einen logisch niedrigen Pegel, der einen Besetzt-Zustand anzeigt. Von dem Zeitpunkt t41 bis zu einem Zeitpunkt t42 tastet die Seitenpufferschaltung 210 Daten von ausgewählten Speicherzellen ab und speichert die abgetasteten Daten in den Seitenpuffereinheiten. Vom Zeitpunkt t42 bis zu einem Zeitpunkt t43 speichert die Seitenpuffereinheit PB0 in der Seitenpufferschaltung 210 die zwischengespeicherten Daten in das Cache-Latch CL0 um (eine erste Datenübertragungsoperation).
  • Der Speichercontroller 40 liefert eine zufällige Datenausgabe-Befehlssequenz (eine zweite Befehlssequenz) 05h-ADDR21-E0h, die eine zweite Adresse ADDR22 enthält, an die nichtflüchtige Speichervorrichtung 10, während das Statussignal RnB einen logisch hohen Pegel aufweist. Die Spaltenadressen in der zweiten Adresse ADDR22 sind nicht fortlaufend in Bezug auf die Spaltenadressen in der ersten Adresse ADDR1. Das heißt, die Spaltenadressen in der ersten Adresse ADDR1 und der zweiten Adresse ADDR22 gehören zum nichtfortlaufenden Adressraum. Da die Spaltenadressen in der ersten Adresse ADDR1 und der zweiten Adresse ADDR22 nicht fortlaufend sind, speichert die Seitenpufferschaltung 210 Daten, die in der Seitenpuffereinheit PBU3 zwischengespeichert sind, zu einem Zeitpunkt t45, nachdem die nichtflüchtige Speichervorrichtung 10 die Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-EOh empfangen hat, an den Cache-Latch CL3 um (eine dritte Datenübertragungsoperation). Nachdem ein Zeitintervall INT1 und ein Zeitintervall tWHR2 ab dem Zeitpunkt t45 verstrichen sind, während die Seitenpufferschaltung 210 die in die Cache-Latches CL1, CL2 und CL3 ausgegebenen Daten über die Daten-E/A-Schaltung 250 ausgibt (eine zweite Datenausgabeoperation Dout2), speichert die Seitenpufferschaltung 210 sequentiell Daten, die in der Seitenpuffereinheit PBU4 und PBU5 gespeichert sind, an die Cache-Latches CL4 und CL5 um (eine vierte Datenübertragungsoperation).
  • In 20 entspricht ein Zeitintervall vom Zeitpunkt t41 bis zum Zeitpunkt t43 einem Lesezeitintervall tR2 und das Lesezeitintervall tR2 kann kleiner als das Lesezeitintervall tR1 in 18 sein.
  • In 18 bis 20 wird beschrieben, wie bestimmt wird, ob die Spaltenadressen fortlaufend sind, wobei davon ausgegangen wird, dass die gesamten Spaltenadressen 16KB des Adressraums abdecken, der 16KB große Adressraum in einen ersten bis vierten Spaltenadressraum unterteilt ist und jeder von dem ersten bis vierten Spaltenadressraum 4KB des Adressraums abdeckt. Wenn die Spaltenadressen in der Lesebefehlssequenz zum ersten Spaltenadressraum gehören und die Spaltenadressen in der Zufallsdatenausgabe-Befehlssequenz den Spaltenadressen entsprechen, die zum zweiten Spaltenadressraum gehören, werden die Spaltenadressen in der ersten Adresse und der zweiten Adresse als fortlaufend bestimmt. Wenn die Spaltenadressen in der Lesebefehlssequenz zum ersten Spaltenadressraum gehören und die Spaltenadressen in der Zufallsdatenausgabe-Befehlssequenz Spaltenadressen entsprechen, die nicht zum zweiten Spaltenadressraum gehören, werden die Spaltenadressen in der ersten Adresse und der zweiten Adresse als nichtfortlaufend bestimmt.
  • In 18 bis 20 kann die erste Datenübertragungsoperation von einem Teil der Seitenpuffereinheiten durchgeführt werden, die aus mehreren Seitenpuffereinheiten in der Seitenpufferschaltung 210 basierend auf ersten Spaltenadressen, die in der ersten Adresse ADDR1 enthalten sind, ausgewählt werden. Die Seitenpufferschaltung 210 führt gleichzeitig die Datenübertragungsoperation (Datenumspeicheroperation) und die Datenausgabeoperation durch und kann somit das mit der Leseoperation verbundene Zeitintervall reduzieren.
  • In 18 bis 20 wird beschrieben, dass die nichtflüchtige Speichervorrichtung 10 die Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-E0h nach der Durchführung der ersten Datenausgabeoperation Doutl empfängt. In einigen Beispielausführungsformen empfängt die nichtflüchtige Speichervorrichtung 10 jedoch die Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-EOh vor der Durchführung der ersten Datenausgabeoperation Dout1. In einigen Beispielausführungsformen ist die durch die Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-E0h bezeichnete Spaltenadresse die gleiche wie die Spaltenadresse in der Lesebefehlssequenz, die vor der Zufallsdatenausgabe-Befehlssequenz 05h-ADDR21-E0h empfangen wurde, und die nichtflüchtige Speichervorrichtung 10 empfängt eine Zufallsdatenausgabe-Befehlssequenz, die einen anderen Spaltenadressraum bezeichnet.
  • 21 zeigt eine Anordnung der ersten bis achten Seitenpuffereinheit und der ersten bis achten Cache-Einheit in einer Seitenpufferschaltung, nach Beispielausführungsformen.
  • Unter Bezugnahme auf 3 und 21 zusammen kann die erste Halbleiterschicht L1 die erste Metallschicht M1 enthalten, die sich in der ersten horizontalen Richtung HD1 erstreckt, und die mehreren Bitleitungen BL können als die erste Metallschicht M1 implementiert sein. Die zweite Halbleiterschicht L2 kann die erste untere Metallschicht LMO enthalten, die sich in der ersten horizontalen Richtung HD1 erstreckt. In einigen Beispielausführungsformen kann der Abstand der ersten unteren Metallschicht LM0 größer als der Abstand der ersten Metallschicht M1 sein. In einigen Beispielausführungsformen kann der Abstand der ersten unteren Metallschicht LMO ungefähr doppelt so groß wie der Abstand der ersten Metallschicht M1 sein.
  • Die zweite Halbleiterschicht L2 kann eine Seitenpufferschaltung 210c enthalten, und die Seitenpufferschaltung 210c kann in Form eines Seitenpufferarrays mit mehrerer Spalten 211a bis 211d in der zweiten horizontalen Richtung HD2 implementiert sein. Jede der mehreren Spalten 211a bis 211d kann die erste bis achte Seitenpuffereinheit PBU0 bis PBU7 und die erste bis achte Cache-Einheit CUO bis CU7 enthalten. In einigen Beispielausführungsformen kann die Konfiguration jeder der mehreren Spalten 211a bis 211d der in 9 und 10A dargestellten Seitenpufferschaltung 210a entsprechen. Da eine Breite eines Transistors abnimmt und eine Größe der ersten bis achten Seitenpuffereinheit PBU0 bis PBU7 in der zweiten horizontalen Richtung HD2 abnimmt, kann die Seitenpufferschaltung 210c mehr Seitenpuffereinheiten in der gleichen Reihe anordnen, und dementsprechend kann die Seitenpufferschaltung 210c mehrere Spalten 211a bis 211d enthalten.
  • Die erste Spalte 211a kann einen ersten Hauptbereich und einen ersten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, die erste bis achte Seitenpuffereinheit PBU0 bis PBU7 können sich in dem ersten Hauptbereich befinden, und die erste bis achte Cache-Einheit CUO bis CU7 können sich in dem ersten Cache-Bereich befinden. Die zweite Spalte 211b kann einen zweiten Hauptbereich und einen zweiten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, die erste bis achte Seitenpuffereinheit PBU0a bis PBU7a können sich in dem zweiten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0a bis CU7a können sich in dem zweiten Cache-Bereich befinden. Die dritte Spalte 211c kann in der ersten horizontalen Richtung HD1 einen dritten Hauptbereich und einen dritten Cache-Bereich enthalten, die erste bis achte Seitenpuffereinheit PBU0b bis PBU7b können sich in dem dritten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0b bis CU7b können sich in dem dritten Cache-Bereich befinden. Die vierte Spalte 211d kann in der ersten horizontalen Richtung HD1 einen vierten Hauptbereich und einen vierten Cache-Bereich enthalten, die erste bis achte Seitenpuffereinheit PBUOc bis PBU7c können sich in dem vierten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0c bis CU7c können sich in dem vierten Cache-Bereich befinden.
  • In der ersten Spalte 211a können Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 gemeinsam mit einem ersten kombinierten Abtastknoten SOC1 verbunden sein, und die erste bis achte Cache-Einheit CUO bis CU7 können gemeinsam mit dem ersten kombinierten Abtastknoten SOC1 verbunden sein. In der zweiten Spalte 211b können die Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBU0a bis PBU7a gemeinsam mit einem zweiten kombinierten Abtastknoten SOC2 verbunden sein, und die erste bis achte Cache-Einheit CU0a bis CU7a können gemeinsam mit dem zweiten kombinierten Abtastknoten SOC2 verbunden sein. In der dritten Spalte 211c können die Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBU0b bis PBU7b gemeinsam mit einem dritten kombinierten Abtastknoten SOC3 verbunden sein, und die erste bis achte Cache-Einheit CU0b bis CU7b können gemeinsam mit dem dritten kombinierten Abtastknoten SOC3 verbunden sein. In der vierten Spalte 211d können Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBUOc bis PBU7c gemeinsam mit einem vierten kombinierten Abtastknoten SOC4 verbunden sein, und die erste bis achte Cache-Einheit CU0c bis CU7c können gemeinsam mit dem vierten kombinierten Abtastknoten SOC4 verbunden sein.
  • 22 ist ein Blockdiagramm, das eine nichtflüchtige Speichervorrichtung nach Beispielausführungsformen veranschaulicht.
  • Bezugnehmend auf 22 kann eine nichtflüchtige Speichervorrichtung 10a das Speicherzellenarray 100 und eine Peripherieschaltung 200a enthalten. Die nichtflüchtige Speichervorrichtung 10a kann einem modifizierten Beispiel der nichtflüchtigen Speichervorrichtung 10 von 1 entsprechen, und die mit Bezug auf 1 bis 21 gegebenen Beschreibungen können auch auf die vorliegenden Ausführungsformen angewendet werden.
  • Verglichen mit der nichtflüchtigen Speichervorrichtung 10 von 1 kann die Peripherieschaltung 200a außerdem einen Seitenpufferdekodierer (PBDEC) 213, einen MBC 214 und eine Bestanden/Nichtbestanden-Prüfschaltung 215 enthalten.
  • Der PBDEC 213 kann ein Dekodierer-Ausgabesignal DS erzeugen, das der Anzahl der Ausfall-Bits entspricht, indem er ein Seitenpuffersignal PBS verwendet, das von der Seitenpufferschaltung 210 empfangen wird. In einigen Beispielausführungsformen kann, wenn das Seitenpuffersignal PBS ein logisch niedrig Pegel ist, ein Programm für die entsprechende Speicherzelle als fehlgeschlagen bestimmt werden und Daten, die in die entsprechende Speicherzelle programmiert wurden, können als ein Ausfall-Bit bestimmt werden. Der PBDEC 213 kann einen Referenzstrom von einem (nicht dargestellten) Stromgenerator empfangen und das Dekodierer-Ausgabesignal DS auf der Grundlage des empfangenen Referenzstroms erzeugen.
  • Der MBC 214 kann das Dekodierer-Ausgabesignal DS von der PBDEC 213 empfangen und ein Zählergebnis CNT aus dem Dekodierer-Ausgabesignal DS erzeugen. In einigen Beispielausführungsformen kann die MBC 214 einen Analog-Digital-Wandler enthalten, der das Dekodierer-Ausgabesignal DS mit analogem Pegel in das Zählergebnis CNT umwandelt, das ein digitaler Wert ist. Der MBC 214 kann einen Referenzstrom von einem (nicht dargestellten) Stromgenerator empfangen und das Zählergebnis CNT basierend auf dem empfangenen Referenzstrom erzeugen.
  • Die Bestanden/Nichtbestanden-Prüfschaltung 215 kann das Zählergebnis CNT von der MBC 214 empfangen, ein Pass-Signal PASS oder ein Fail-Signal FAIL basierend auf dem Zählergebnis CNT erzeugen und das erzeugte Pass-Signal PASS oder Fail-Signal FAIL an die Steuerschaltung 220 liefern. In einigen Beispielausführungsformen kann die Bestanden/Nichtbestanden-Prüfschaltung 215 das Pass-Signal PASS erzeugen, wenn das Zählergebnis CNT kleiner oder gleich der Referenzzahl ist. In einigen Beispielausführungsformen kann die Bestanden/Nichtbestanden-Prüfschaltung 215 das Fail-Signal FAIL erzeugen, wenn das Zählergebnis CNT größer als die Referenzzahl ist.
  • 23 ist eine Draufsicht, die eine Seitenpufferschaltung und den Seitenpufferdekodierer (PBDEC) nach Beispielausführungsformen zeigt.
  • Unter Bezugnahme auf 3 und 23 zusammen kann die erste Halbleiterschicht L1 eine erste bis achte Bitleitung BL1 bis BL8 enthalten, die sich in der ersten horizontalen Richtung HD1 erstrecken, und die erste bis achte Bitleitung BL0 bis BL7 können als eine erste Metallschicht M1 implementiert sein. In einigen Beispielausführungsformen kann eine Größe einer Seitenpufferschaltung 210d in der zweiten horizontalen Richtung HD2 einem Anordnungsbereich der ersten bis achten Bitleitung BL0 bis BL7 entsprechen, und dementsprechend kann die Seitenpufferschaltung 210d Seitenpuffer von acht Stufen enthalten. Die Seitenpufferschaltung 210d kann einem modifizierten Beispiel der in 9 und 10A dargestellten Seitenpufferschaltung 210a entsprechen, und die mit Bezug auf 9 bis 22 gegebenen Beschreibungen können auch auf die vorliegenden Ausführungsformen angewendet werden.
  • Die Seitenpufferschaltung 210d kann die erste bis achte Seitenpuffereinheit PBU0 bis PBU7 in der ersten horizontalen Richtung HD1 enthalten, und jede von der ersten bis achten Seitenpuffereinheit PBU0 bis PBU7 kann eine Haupteinheit und eine Hochspannungseinheit enthalten. In einigen Beispielausführungsformen kann die erste Seitenpuffereinheit PBU0 in der ersten horizontalen Richtung HD1 eine erste Haupteinheit MU0 und eine erste Hochspannungseinheit HVU0 enthalten.
  • Die Seitenpufferschaltung 210d kann ferner die mehreren Kontaktbereiche THVa bis THVd enthalten. In einigen Beispielausführungsformen kann der erste Kontaktbereich THVa zwischen der ersten Seitenpuffereinheit PBU0 und der zweiten Seitenpuffereinheit PBU1 liegen, und in dem ersten Kontaktbereich THVa können der erste Bitleitungskontakt CT0, der mit der ersten Bitleitung BL0 verbunden ist, und ein zweiter Bitleitungskontakt CT1, der mit der zweiten Bitleitung BL1 verbunden ist, angeordnet sein. Der erste Bitleitungskontakt CTO kann mit einem Hochspannungstransistor (zum Beispiel TR_hv in 6) verbunden sein, der in der ersten Hochspannungseinheit HVU0 enthalten ist, und der zweite Bitleitungskontakt CT1 kann mit einem Hochspannungstransistor verbunden sein, der in einer zweiten Hochspannungseinheit HVU1 enthalten ist.
  • Die Seitenpufferschaltung 210d kann ferner einen Cache-Latch-Block 212 enthalten, und der Cache-Latch-Block 212 kann ein erstes bis achtes Cache-Latch (z. B. CL0 bis CLn in 5) enthalten, die jeweils der ersten bis achten Seitenpuffereinheit PBU0 bis PBU7 entsprechen. Die Seitenpufferschaltung 210d kann ferner die kombinierte Abtastknoten-Vorladeschaltung SOC_PRE zwischen der achten Seitenpuffereinheit PBU7 und dem Cache-Latch-Block 212 enthalten.
  • Alternativ oder zusätzlich kann der PBDEC 213 in der ersten horizontalen Richtung HD1 neben der Seitenpufferschaltung 210d liegen. Der PBDEC 213 kann die Anzahl der Bestanden-Zellen und Nichtbestanden-Zellen während der Programmverifizierungsoperation bestimmen. In einigen Beispielausführungsformen kann der PBDEC 213 mehrere Transistoren enthalten, die zwischen die Cache-Latches und die globalen Datenleitungen geschaltet sind. In einigen Beispielausführungsformen kann, wenn die Datenumspeicheroperation von den S-LATCHes SL jeder von der ersten bis achten Seitenpuffereinheit PBU0 bis PBU7 an der PBDEC 213 durchgeführt wird, das Durchlasssteuersignal SO_PASS[7:0]) aktiviert werden, und der erste und der zweite Durchlasstransistor können eingeschaltet werden. Dementsprechend können die Abtastknotenleitungen und die kombinierten Abtastknotenleitungen als Datenübertragungsleitungen verwendet werden, die Datenumspeicheroperation kann sequentiell zwischen den S-LATCHes SL der ersten bis achten Seitenpuffereinheit PBU0 bis PBU7 und der PBDEC 213 durchgeführt werden und die Datenumspeicheroperation kann teilweise mit der Datenausgabeoperation überlappt werden.
  • 24 veranschaulicht eine Seitenpufferschaltung und den PBDEC nach Beispielausführungsformen.
  • Bezugnehmend auf 24 kann eine Seitenpufferschaltung 210e eine mehrstufige Struktur aufweisen, in der sich mehrere Seitenpuffern in der ersten horizontalen Richtung HD1 befinden, in einigen Beispielausführungsformen eine 8-stufige Struktur, die die erste bis achte Stufe STAGE0 bis STAGE7 enthält. Alternativ oder zusätzlich können in der Seitenpufferschaltung 210e mehrere Spalten, die eine erste und zweite Spalte 211a und 211b enthalten, in der zweiten horizontalen Richtung HD2 liegen.
  • Der PBDEC 213 kann mehrere Seitenpufferdekodierer enthalten, einschließlich eines ersten und zweiten PBDECs 213a und 213b, die mit der ersten bzw. zweiten Spalte 211a und 211b verbunden sind, die in der Seitenpufferschaltung 210e enthalten sind. Der erste PBDEC 213a kann einen Inverter 213a1 und in Reihe geschaltete Transistoren N01, N02 und N03 enthalten, und der zweite PBDEC 213b kann einen Inverter 213b1 und in Reihe geschaltete Transistoren NOa1, N0a2 und N0a3 enthalten. Jeder der Inverter 213a1 und 213b1 kann ein Seitenpuffersignal von einer entsprechenden Spalte empfangen, und ein Referenzstromsignal REF_CUR kann an ein Gate jedes der Transistoren N03 und N0a3 angelegt werden.
  • In einigen Beispielausführungsformen können der erste und zweite PBDEC 213a und 213b ein erstes bzw. zweites Seitenpuffersignal PBS1 und PBS2 von den Seitenpuffereinheiten PBU0 und PBU0a enthalten, die in der ersten Stufe STAGE0 enthalten sind. In einigen Beispielausführungsformen kann ein logisch niedriger Pegel im S-LATCH SL der Seitenpuffereinheit PBU0 gespeichert werden, wenn eine mit der Seitenpuffereinheit PBU0 verbundene Speicherzelle als eine Programmausfallzelle bestimmt wird. In einigen Beispielausführungsformen kann das erste Seitenpuffersignal PBS1 ein logisch niedrig Pegel sein, der ein Spannungspegel des ersten Abtastknotens SOO ist, und der Spannungspegel des ersten kombinierten Abtastknotens SOC1 kann ebenfalls ein logisch niedrig Pegel sein. In einigen Beispielausführungsformen kann der Inverter 213a1 ein logisch hohes Pegel-Signal ausgeben, und dementsprechend kann der Transistor N01 eingeschaltet werden, und dann kann der erste PBDEC 213a als Stromsenke arbeiten.
  • Der Transistor N03 kann basierend auf dem Referenzstromsignal REF CUR ein erstes Signal, d. h. einen Referenzstrom, an einen verdrahteten ODER-Anschluss WOR_OUT ausgeben. In einigen Beispielausführungsformen kann der Referenzstrom einem Strom entsprechen, der durch den Transistor N03 fließt, wenn der Transistor N03 nach dem Referenzstromsignal REF_CUR eingeschaltet ist. In ähnlicher Weise kann der Transistor N0a3 basierend auf dem Referenzstromsignal REF CUR ein zweites Signal, d. h. einen Referenzstrom, an einen verdrahteten ODER-Anschluss WOR_OUT ausgeben. Der verdrahtete ODER-Anschluss WOR_OUT kann gemeinsam mit dem ersten und zweiten PBDECs 213a und 213b verbunden sein, und dementsprechend können das erste und zweite Signal, die von dem ersten und zweiten PBDECs 213a und 213b ausgegeben werden, in dem verdrahteten ODER-Anschluss WOR_OUT akkumuliert und als das Dekodierer-Ausgabesignal DS erzeugt werden. In einigen Beispielausführungsformen kann das Dekodiererausgabesignal DS einem Stromsignal IWOR entsprechen, das durch den verdrahteten ODER-Anschluss WOR_OUT fließt.
  • 25 ist eine Querschnittsansicht einer nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen.
  • Bezugnehmend auf 25 kann eine nichtflüchtige Speichervorrichtung oder eine Speichervorrichtung 2000 eine Chip-zu-Chip-Struktur (C2C) aufweisen. Die C2C-Struktur kann sich auf eine Struktur beziehen, die durch Herstellen/Fertigen eines oberen Chips, der einen Speicherzellenbereich oder einen Zellenbereich CELL auf einem ersten Wafer enthält, Herstellen/Fertigen eines unteren Chips, der einen Peripherieschaltungsbereich PERI auf einem zweiten Wafer enthält, getrennt von dem ersten Wafer, und dann Verbinden des oberen Chips und des unteren Chips miteinander gebildet wird. Hier kann der Bondprozess ein Verfahren zum elektrischen Verbinden eines Bondmetalls, das auf einer obersten Metallschicht des oberen Chips ausgebildet ist, und eines Bondmetalls, das auf einer obersten Metallschicht des unteren Chips ausgebildet ist, enthalten. In einigen Beispielausführungsformen können die Verbindungsmetalle Kupfer (Cu) enthalten, wobei ein Cu-zu-Cu-Bond verwendet wird. Die Beispielausführungsformen sind jedoch nicht darauf beschränkt. In einigen Beispielausführungsformen können die Verbindungsmetalle auch aus Aluminium (Al) und/oder Wolfram (W) gebildet werden.
  • Jeder von dem Peripherieschaltungsbereich PERI und dem Zellenbereich CELL der Speichervorrichtung 2000 kann eine externe Kontaktstelle-Bondbereich PA, einen Wortleitungs-Bondbereich WLBA und einen Bitleitungs-Bondbereich BLBA enthalten.
  • Der Peripherieschaltungsbereich PERI kann ein erstes Substrat 2210, eine isolierende Zwischenschicht 2215, mehrere Schaltungselemente 2220a, 2220b und 2220c, die auf dem ersten Substrat 2210 ausgebildet sind, erste Metallschichten 2230a, 2230b und 2230c, die mit den mehreren Schaltungselementen 2220a, 2220b und 2220c verbunden sind, und zweite Metallschichten 2240a, 2240b und 2240c, die auf den ersten Metallschichten 2230a, 2230b bzw. 2230c ausgebildet sind, enthalten. In einigen Beispielausführungsformen können die ersten Metallschichten 2230a, 2230b und 2230c aus Wolfram, das einen relativ hohen elektrischen Widerstand aufweist, gebildet werden, und die zweiten Metallschichten 2240a, 2240b und 2240c können aus Kupfer gebildet werden, das einen relativ niedrigen elektrischen Widerstand aufweist.
  • In einigen in 25 dargestellten Beispielausführungsformen sind zwar nur die ersten Metallschichten 2230a, 2230b und 2230c und die zweiten Metallschichten 2240a, 2240b und 2240c gezeigt und beschrieben, aber die Beispielausführungsform ist nicht darauf beschränkt, und eine oder mehrere zusätzliche Metallschichten können ferner auf den zweiten Metallschichten 2240a, 2240b und 2240c ausgebildet werden. Mindestens ein Teil der einen oder mehrerer zusätzlicher Metallschichten, die auf den zweiten Metallschichten 2240a, 2240b und 2240c ausgebildet sind, können aus Aluminium oder ähnlichem ausgebildet sein, das einen geringeren elektrischen Widerstand als jener des Kupfers aufweist, aus dem die zweiten Metallschichten 2240a, 2240b und 2240c ausgebildet sind
  • Die isolierende Zwischenschicht 2215 kann auf dem ersten Substrat 2210 angeordnet sein und die mehreren Schaltungselemente 2220a, 2220b und 2220c, die ersten Metallschichten 2230a, 2230b und 2230c und die zweiten Metallschichten 2240a, 2240b und 2240c bedecken. Die isolierende Zwischenschicht 2215 kann ein isolierendes Material wie Siliziumoxid, Siliziumnitrid oder ähnliches enthalten.
  • Untere Bondmetalle 2271b und 2272b können auf der zweiten Metallschicht 2240b im Wortleitungs-Bondbereich WLBA gebildet werden. Im Wortleitungs-Bondbereich WLBA können die unteren Bondmetalle 2271b und 2272b im Peripherieschaltungsbereich PERI mit den oberen Bondmetallen 2371b und 2372b des Zellenbereichs CELL elektrisch verbunden sein. Die unteren Bondmetalle 2271b und 2272b und die oberen Bondmetalle 2371b und 2372b können aus Aluminium, Kupfer, Wolfram und/oder dergleichen ausgebildet sein. Ferner können die oberen Bondmetalle 2371b und 2372b im Zellenbereich CELL als erste Metallkontaktanschlüsse und die unteren Bondmetalle 2271b und 2272b im Peripherieschaltungsbereich PERI als zweite Metallkontaktanschlüsse bezeichnet werden.
  • Der Zellenbereich CELL kann mindestens einen Speicherblock enthalten. Der Zellenbereich CELL kann ein zweites Substrat 2310 und eine gemeinsame Source-Leitung 2320 enthalten. Auf dem zweiten Substrat 2310 können mehrere Wortleitungen 2331, 2332, 2333, 2334, 2335, 2336, 2337 und 2338 (z. B. 2330) in einer dritten Richtung D3 (z. B. einer Z-Achsenrichtung) senkrecht zu einer oberen Fläche des zweiten Substrats 2310 gestapelt sein. Mindestens eine Strang-Auswahlleitung und mindestens eine Masse-Auswahlleitung können auf bzw. unter den mehreren Wortleitungen 2330 angeordnet sein, und die mehreren Wortleitungen 2330 können zwischen der mindestens einen Strang-Auswahlleitung und der mindestens einen Masse-Auswahlleitung angeordnet sein.
  • Im Bitleitungs-Bondbereich BLBA kann sich eine Kanalstruktur CH in der dritten Richtung D3 (z. B. der Z-Achsenrichtung) senkrecht zur oberen Fläche des zweiten Substrats 2310 erstrecken und durch die mehreren Wortleitungen 2330, die mindestens eine Strang-Auswahlleitung und die mindestens eine Masse-Auswahlleitung verlaufen. Die Kanalstruktur CH kann eine Datenspeicherschicht, eine Kanalschicht, eine vergrabene Isolierschicht und dergleichen enthalten, und die Kanalschicht kann elektrisch mit einer ersten Metallschicht 2350c und einer zweiten Metallschicht 2360c verbunden sein. In einigen Beispielausführungsformen kann die erste Metallschicht 2350c ein Bitleitungskontakt sein, und die zweite Metallschicht 2360c kann eine Bitleitung sein. In einigen Beispielausführungsformen kann sich die Bitleitung 2360c in einer zweiten Richtung HD2 (z. B. in Y-Achsenrichtung) erstrecken, die parallel zur oberen Oberfläche des zweiten Substrats 2310 verläuft.
  • In einigen in 23 dargestellten Beispielausführungsformen kann ein Bereich, in dem die Kanalstruktur CH, die Bitleitung 2360c und dergleichen angeordnet sind, als Bitleitungs-Bondbereich BLBA definiert werden. Im Bitleitungs-Bondbereich BLBA kann die Bitleitung 2360c elektrisch mit den Schaltungselementen 2220c verbunden sein, die einen Seitenpuffer 2393 im Peripherieschaltungsbereich PERI bereitstellen. Die Bitleitung 2360c kann mit den oberen Bondmetallen 2371c und 2372c im Zellenbereich CELL verbunden sein, und die oberen Bondmetalle 2371c und 2372c können mit den unteren Bondmetallen 2271c und 2272c verbunden sein, die mit den Schaltungselementen 2220c des Seitenpuffers 2393 verbunden sind.
  • Im Wortleitungs-Bondbereich WLBA können sich die mehreren Wortleitungen 2330 in einer ersten Richtung HD1 (z. B. einer X-Achsenrichtung) parallel zur oberen Oberfläche des zweiten Substrats 2310 und senkrecht zur zweiten Richtung HD2 erstrecken und können mit mehreren Zellkontaktstopfen 2341, 2342, 2343, 2344, 2345, 2346 und 2347 (z. B. 2340) verbunden sein. Die mehreren Wortleitungen 2330 und die mehreren Zellkontaktstopfen 2340 können miteinander in Kontaktstellen verbunden sein, die durch mindestens einen Teil der mehreren Wortleitungen 2330 vorgesehen werden, die sich in unterschiedlichen Längen in der ersten Richtung HD1 erstrecken. Eine erste Metallschicht 2350b und eine zweite Metallschicht 2360b können nacheinander mit einem oberen Teil der mehreren Zellkontaktstopfen 2340 verbunden sein, die mit den mehreren Wortleitungen 2330 verbunden sind. Die mehreren Zellkontaktstopfen 2340 können mit dem Peripherieschaltungsbereich PERI durch die oberen Bondmetalle 2371b und 2372b des Zellenbereichs CELL und die unteren Bondmetalle 2271b und 2272b des Peripherieschaltungsbereichs PERI in der Wortleitungsbondfläche WLBA verbunden werden.
  • Die mehreren Zellkontaktstopfen 2340 können elektrisch mit den Schaltungselementen 2220b verbunden sein, die einen Zeilendekodierer 2394 im Peripherieschaltungsbereich PERI bilden. In einigen Beispielausführungsformen können die Betriebsspannungen der Schaltungselemente 2220b, die den Zeilendekodierer 2394 bilden, anders als die Betriebsspannungen der Schaltungselemente 2220c sein, die den Seitenpuffer 2393 bilden. In einigen Beispielausführungsformen können die Betriebsspannungen der den Seitenpuffer 2393 bildenden Schaltungselemente 2220c größer als die Betriebsspannungen der den Zeilendekodierer 2394 bildenden Schaltungselemente 2220b sein.
  • Ein gemeinsamer Source-Leitungskontaktstopfen 2380 kann in der externen Kontaktstelle-Bondfläche PA angeordnet sein. Der gemeinsame Source-Leitungskontaktstopfen 2380 kann aus einem leitfähigen Material, wie z. B. einem Metall, einer Metallverbindung, Polysilizium und/oder ähnlichem, gebildet sein und kann elektrisch mit der gemeinsamen Source-Leitung 2320 verbunden sein. Eine erste Metallschicht 2350a und eine zweite Metallschicht 2360a können nacheinander auf einem oberen Teil des gemeinsamen Source-Leitungskontaktstopfens 2380 gestapelt werden. In einigen Beispielausführungsformen kann ein Bereich, in dem der gemeinsame Source-Leitungskontaktstopfen 2380, die erste Metallschicht 2350a und die zweite Metallschicht 2360a angeordnet sind, als externe Kontaktstelle-Bondbereich PA definiert werden.
  • Die Eingabe-/Ausgabe-Kontaktstellen 2205 und 2305 können im externen Kontaktstelle-Bondbereich PA angeordnet sein. Ein unterer Isolierfilm 2201, der eine untere Oberfläche des ersten Substrats 2210 bedeckt, kann unter dem ersten Substrat 2210 gebildet werden, und eine erste Eingabe-/Ausgabe-Kontaktstelle 2205 kann auf der unteren Isolierschicht 2201 gebildet werden. Die erste Eingabe-/Ausgabe-Kontaktstelle 2205 kann mit mindestens einem der mehreren Schaltungselemente 2220a, 2220b und 2220c, die im Peripherieschaltungsbereich PERI angeordnet sind, über einen ersten Eingabe-/Ausgabe-Kontaktstopfen 2203 verbunden sein und kann vom ersten Substrat 2210 durch die untere Isolierschicht 2201 getrennt sein. Alternativ oder zusätzlich kann eine seitliche Isolierschicht zwischen dem ersten Eingabe-/Ausgabe-Kontaktstopfen 2203 und dem ersten Substrat 2210 angeordnet sein, um den ersten Eingabe-/Ausgabe-Kontaktstopfen 2203 und das erste Substrat 2210 elektrisch zu trennen.
  • Eine obere Isolierschicht 2301, die die Oberseite des zweiten Substrats 2310 abdeckt, kann auf dem zweiten Substrat 2310 gebildet werden, und eine zweite Eingabe-/Ausgabe-Kontaktstelle 2305 kann auf der oberen Isolierschicht 2301 angeordnet werden. Die zweite Eingabe-/Ausgabe-Kontaktstelle 2305 kann mit mindestens einem der mehreren Schaltungselemente 2220a, 2220b und 2220c, die in dem Peripherieschaltungsbereich PERI angeordnet sind, über einen zweiten Eingabe-/Ausgabe-Kontaktstopfen 2303 verbunden sein. In einigen Beispielausführungsformen ist die zweite Eingabe-/Ausgabe-Kontaktstelle 2305 elektrisch mit einem Schaltungselement 2220a verbunden.
  • Nach Ausführungsformen können das zweite Substrat 2310 und die gemeinsame Source-Leitung 2320 nicht in einem Bereich angeordnet sein, in dem der zweite Eingabe-/Ausgabe-Kontaktstopfen 2303 angeordnet ist. Außerdem kann die zweite Eingabe-/Ausgabe-Kontaktstelle 2305 die Wortleitungen 2330 in der dritten Richtung VD (z. B. in Richtung der Z-Achse) nicht überlappen. Der zweite Eingabe-/Ausgabe-Kontaktstopfen 2303 kann vom zweiten Substrat 2310 in der Richtung parallel zur Oberseite des zweiten Substrats 310 getrennt sein und kann durch die Zwischenschicht-Isolierschicht 2315 des Zellenbereichs CELL hindurchgehen, um mit der zweiten Eingabe-/Ausgabe-Kontaktstelle 2305 verbunden zu werden.
  • Nach Ausführungsformen können die erste Eingabe-/Ausgabe-Kontaktstelle 2205 und die zweite Eingabe-/Ausgabe-Kontaktstelle 2305 selektiv gebildet werden. In einigen Beispielausführungsformen kann die Speichervorrichtung 2000 nur die erste Eingabe/Ausgabe-Kontaktstelle 2205, die auf dem ersten Substrat 2210 angeordnet ist, oder die zweite Eingabe/Ausgabe-Kontaktstelle 2305, die auf dem zweiten Substrat 2310 angeordnet ist, enthalten. Alternativ kann die Speichervorrichtung 200 sowohl die erste Eingabe/Ausgabe-Kontaktstelle 2205 als auch die zweite Eingabe/Ausgabe-Kontaktstelle 2305 enthalten.
  • Ein Metallmuster, das auf einer obersten Metallschicht vorgesehen ist, kann in jedem von dem externen Kontaktstelle-Bondbereich PA und dem Bitleitungs-Bondbereich BLBA, die jeweils in dem Zellenbereich CELL und dem Peripherieschaltungsbereich PERI enthalten sind, als Dummy-Muster (z. B. ein elektrisch inaktives Muster) vorgesehen sein, oder die oberste Metallschicht kann fehlen.
  • In dem externe Kontaktstelle-Bondbereich PA kann die Speichervorrichtung 2000 ein unteres Metallmuster 2273a enthalten, das einem oberen Metallmuster 2372a entspricht, das in einer obersten Metallschicht des Zellenbereichs CELL ausgebildet ist, und das die gleiche oder eine ähnliche Querschnittsform wie das obere Metallmuster 2372a des Zellenbereichs CELL aufweist, um in einer obersten Metallschicht des Peripherieschaltungsbereichs PERI miteinander verbunden zu werden. Im Peripherieschaltungsbereich PERI kann das untere Metallmuster 2273a, das in der obersten Metallschicht des Peripherieschaltungsbereichs PERI ausgebildet ist, mit einem Kontakt nicht verbunden sein. In ähnlicher Weise kann im externe Kontaktstelle-Bondbereich PA ein oberes Metallmuster 2372a, das dem in einer obersten Metallschicht des Peripherieschaltungsbereichs PERI ausgebildeten unteren Metallmuster 2273a entspricht und die gleiche Form wie ein unteres Metallmuster 2273a des Peripherieschaltungsbereichs PERI aufweist, in einer obersten Metallschicht des Zellenbereichs CELL ausgebildet sein.
  • Die unteren Bondmetalle 2271b und 2272b können auf der zweiten Metallschicht 2240b im Wortleitungs-Bondbereich WLBA ausgebildet sein. Im Wortleitungs-Bondbereich WLBA können die unteren Bondmetalle 2271b und 2272b des Peripherieschaltungsbereichs PERI mit den oberen Bondmetallen 2371b und 2372b des Zellenbereichs CELL durch einen Cu-zu-Cu-Bond elektrisch verbunden sein.
  • Ferner kann im Bitleitungs-Bondbereich BLBA ein oberes Metallmuster 2392, das einem unteren Metallmuster 2252 entspricht, das in der obersten Metallschicht des Peripherieschaltungsbereichs PERI ausgebildet ist, und das die gleiche oder eine ähnliche Querschnittsform wie das untere Metallmuster 2252 des Peripherieschaltungsbereichs PERI aufweist, in einer obersten Metallschicht des Zellenbereichs CELL ausgebildet sein. Auf dem oberen Metallmuster 2392, das in der obersten Metallschicht des Zellenbereichs CELL ausgebildet ist, kann kein Kontakt gebildet werden.
  • In einigen Beispielausführungsformen kann entsprechend einem Metallmuster, das in einer obersten Metallschicht in einem der Zellenbereiche CELL und dem Peripherieschaltungsbereich PERI ausgebildet ist, ein Verstärkungsmetallmuster mit der gleichen oder einer ähnlichen Querschnittsform wie das Metallmuster in einer obersten Metallschicht in dem anderen von dem Zellenbereich CELL und dem Peripherieschaltungsbereich PERI ausgebildet werden. Auf dem Verstärkungsmetallmuster kann kein Kontakt ausgebildet sein.
  • Die Wortleitungsspannungen können über die unteren Bondmetalle 2271b und 2272b im Peripherieschaltungsbereich PERI und die oberen Bondmetalle 2371b und 2372b des Zellenbereichs CELL an mindestens einen Speicherblock im Zellenbereich CELL angelegt werden. Alternativ oder zusätzlich kann eine im Peripherieschaltungsbereich PERI gebildete (vorgesehene) Seitenpufferschaltung gleichzeitig die vorstehend erwähnte Datenübertragungsoperation und Datenausgabeoperation durchführen.
  • 26 ist ein Blockdiagramm, das eine Speichervorrichtung veranschaulicht, die eine nichtflüchtige Speichervorrichtung nach Beispielausführungsformen enthält.
  • Bezugnehmend auf 26 enthält eine Speichervorrichtung 3000 mehrere nichtflüchtige Speichervorrichtungen 3100 und einen Controller 3200. In einigen Beispielausführungsformen kann die Speichervorrichtung 3000 eine beliebige Speichervorrichtung, wie z. B. eine eingebettete Multimediakarte (eMMC), einen universellen Flash-Speicher (UFS), eine Festkörperplatte oder ein Festkörper-Laufwerk (SSD) usw., sein.
  • Der Controller 3200 kann über mehrere Kanäle CCH1, CCH2, CCH3, ..., CCHk (k ist eine positive ganze Zahl) mit den nichtflüchtigen Speichervorrichtungen 3100 verbunden sein. Der Controller 3200 kann einen oder mehrere Prozessoren 3210, einen Pufferspeicher 3220, einen Fehlerkorrekturcode (ECC)-Engine 3230, eine Host-Schnittstelle 3250 und eine nichtflüchtiger Speicher (NVM)-Schnittstelle 3260 enthalten.
  • Der Pufferspeicher 3220 kann Daten speichern, die zur Ansteuerung des Controllers 3200 verwendet werden. Die ECC-Engine 3230 kann während einer Programmoperation Fehlerkorrekturcodewerte von zu programmierenden Daten berechnen und während einer Leseoperation einen Fehler von gelesenen Daten unter Verwendung eines Fehlerkorrekturcodewerts korrigieren. In einer Datenwiederherstellungsoperation kann die ECC-Engine 3230 einen Fehler von Daten korrigieren, die aus den nichtflüchtigen Speichervorrichtungen 3100 wiederhergestellt wurden. Die Host-Schnittstelle 3250 kann eine Schnittstelle mit einer externen Vorrichtung vorsehen. Die nichtflüchtiger Speicher-Schnittstelle 3260 kann eine Schnittstelle mit den nichtflüchtigen Speichervorrichtungen 3100 vorsehen.
  • Jede der nichtflüchtigen Speichervorrichtungen 3100 kann der nichtflüchtigen Speichervorrichtung nach Beispielausführungsformen entsprechen und kann optional mit einer externen Hochspannung VPP versorgt werden.
  • Eine nichtflüchtige Speichervorrichtung oder eine Speichervorrichtung nach Beispielausführungsformen kann unter Verwendung verschiedener Package-Typen oder Package-Konfigurationen verpackt werden.
  • Das Vorstehende veranschaulicht einige Beispielausführungsformen und ist nicht als Einschränkung derselben zu verstehen. Obwohl einige Beispielausführungsformen beschrieben wurden, wird der Fachmann leicht erkennen, dass viele Modifikationen an den Beispielausführungsformen möglich sind, ohne wesentlich von den neuartigen Lehren und Vorteilen der erfinderischen Konzepte abzuweichen. Dementsprechend sollen alle derartigen Modifikationen in den Anwendungsbereich der erfindungsgemäßen Konzepte, wie sie in den Ansprüchen definiert sind, einbezogen werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020200101529 [0001]
    • KR 1020200175022 [0001]

Claims (20)

  1. Nichtflüchtige Speichervorrichtung, umfassend: ein Speicherzellenarray, das mehrere Speicherzellen enthält; und eine Seitenpufferschaltung, die mehrere Seitenpuffereinheiten und mehrere Cache-Latches enthält, wobei die mehreren Seitenpuffereinheiten in einer ersten horizontalen Richtung verlaufen und mit jeder der Speicherzellen über mehrere Bitleitungen verbunden sind, wobei die mehreren Cache-Latches von den mehreren Seitenpuffereinheiten in der ersten horizontalen Richtung beabstandet sind, wobei die mehreren Cache-Latches den jeweiligen der mehreren Seitenpuffereinheiten entsprechen, wobei jede der mehreren Seitenpuffereinheiten einen Durchlasstransistor enthält, der mit jedem Abtastknoten verbunden ist und in Reaktion auf ein Durchlasssteuersignal angesteuert wird, und die Seitenpufferschaltung eingerichtet ist, um eine Datenübertragungsoperation durchzuführen, die auf der Durchführung einer ersten Datenausgabeoperation basiert, um Daten, die von einem ersten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten geliefert werden, von einem ersten Teil von Cache-Latches unter den mehreren Cache-Latches an eine Dateneingabe-/-ausgabe (E/A)-Leitung auszugeben, wobei die Datenübertragungsoperation eingerichtet ist, um abgetastete Daten von einem zweiten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten in einen zweiten Teil von Cache-Latches unter den mehreren Cache-Latches umzuspeichern.
  2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die Seitenpufferschaltung eingerichtet ist, um eine erste Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem ersten Teil der Seitenpuffereinheiten zu dem ersten Teil der Cache-Latches umzuspeichern, während ein Statussignal einen Besetzt-Zustand bezeichnet, wobei das Statussignal den Betriebsstatus der nichtflüchtigen Speichervorrichtung anzeigt, und wobei die Seitenpufferschaltung eingerichtet ist, um eine zweite Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem zweiten Teil der Seitenpuffereinheiten zu dem zweiten Teil der Cache-Latches umzuspeichern, während die Seitenpufferschaltung die erste Datenausgabeoperation während des einen Bereit-Zustand bezeichnenden Statussignals durchführt.
  3. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei der erste Teil der Seitenpuffereinheiten die erste Datenübertragungsoperation durchführt und der erste Teil der Seitenpuffereinheiten aus den mehreren Seitenpuffereinheiten auf der Grundlage von ersten Spaltenadressen ausgewählt wird, die in einer ersten Befehlssequenz enthalten sind, die vor der Datenabtastzeitdauer in die nichtflüchtige Speichervorrichtung eingegeben wird.
  4. Nichtflüchtige Speichervorrichtung nach Anspruch 3, wobei basierend darauf, dass zweite Spaltenadressen in einer zweiten Befehlssequenz enthalten sind, die vor der ersten Datenausgabeoperation in die nichtflüchtige Speichervorrichtung eingegeben wurde, und die ersten Spaltenadressen und die zweiten Spaltenadressen zu einem fortlaufenden Adressraum gehören, die Seitenpufferschaltung, nachdem die nichtflüchtige Speichervorrichtung die zweite Befehlssequenz empfangen hat, eingerichtet ist, um eine zweite Datenausgabeoperation durchzuführen, um Daten auszugeben, die durch die zweite Datenübertragungsoperation übertragen wurden, während die Seitenpufferschaltung, während das Statussignals den Bereit-Zustand bezeichnet, eine dritte Datenübertragungsoperation durchführt, und wobei die zweite Befehlssequenz einer Zufallsdatenausgabe-Befehlssequenz entspricht.
  5. Nichtflüchtige Speichervorrichtung nach Anspruch 3, wobei basierend darauf, dass zweite Spaltenadressen in einer zweiten Befehlssequenz enthalten sind, die vor der ersten Datenausgabeoperation in die nichtflüchtige Speichervorrichtung eingegeben wurde, und die ersten Spaltenadressen und die zweiten Spaltenadressen zu einem nicht fortlaufenden Adressraum gehören, die Seitenpufferschaltung eingerichtet ist, um eine zweite Datenausgabeoperation durchzuführen, nachdem die nichtflüchtige Speichervorrichtung die zweite Befehlssequenz empfangen hat, um Daten auszugeben, die durch die zweite Datenübertragungsoperation übertragen wurden, während die Seitenpufferschaltung eine vierte Datenübertragungsoperation durchführt, nachdem sie eine dritte Datenübertragungsoperation durchgeführt hat während das Statussignals den Bereit-Zustand bezeichnet.
  6. Nichtflüchtige Speichervorrichtung nach Anspruch 3, wobei, in einer Datenübertragungszeitdauer zwischen den mehreren Seitenpuffereinheiten und den mehreren Cache-Latches die in jeder der mehreren Seitenpuffereinheiten enthaltenen Durchlasstransistoren miteinander in Reihe geschaltet sind, so dass die in jeder der mehreren Seitenpuffereinheiten enthaltenen Abtastknoten elektrisch miteinander verbunden sind, und wobei in der Datenübertragungszeitdauer Datenübertragungsoperationen zwischen den mehreren Seitenpuffereinheiten und den mehreren Cache-Latches sequentiell durchgeführt werden.
  7. Nichtflüchtige Speichervorrichtung nach Anspruch 6, wobei die mehreren Seitenpuffereinheiten enthalten: eine erste Seitenpuffereinheit, die einen ersten Durchlasstransistor enthält, der zwischen einen ersten Abtastknoten und einen ersten Anschluss geschaltet ist, einen zweiten Durchlasstransistor, der zwischen den ersten Abtastknoten und einen zweiten Anschluss geschaltet ist, ein erstes Haupt-Latch, das mit dem ersten Abtastknoten verbunden ist, und einen ersten Transistor, der zwischen den ersten Abtastknoten und den ersten Haupt-Latch geschaltet ist; und eine zweite Seitenpuffereinheit, die einen dritten Durchlasstransistor enthält, der zwischen einen zweiten Abtastknoten und den zweiten Anschluss geschaltet ist, einen vierten Durchlasstransistor, der zwischen den zweiten Abtastknoten und einen dritten Anschluss geschaltet ist, ein zweites Haupt-Latch, das mit dem zweiten Abtastknoten verbunden ist, und einen zweiten Transistor, der zwischen den zweiten Abtastknoten und den zweiten Haupt-Latch geschaltet ist.
  8. Nichtflüchtige Speichervorrichtung nach Anspruch 7, wobei, in der Datenübertragungszeitdauer der erste Transistor und der zweite Transistor sequentiell eingeschaltet werden und Daten, die in jedem von dem ersten Haupt-Latch und dem zweiten Haupt-Latch gespeichert sind, sequentiell zu einem ersten Cache bzw. einem Cache-Latch bzw. zweiten Cache-Latches übertragen werden.
  9. Nichtflüchtige Speichervorrichtung nach Anspruch 7, wobei die mehreren Cache-Latches enthalten: ein erstes Cache-Latch, das einen ersten Umspeichertransistor, der auf der Grundlage eines ersten Umspeichersignals angesteuert wird, und einen ersten Transistor enthält, der auf der Grundlage eines ersten Lesesteuersignals angesteuert wird, entsprechend der ersten Seitenpuffereinheit; und ein zweites Cache-Latch, das einen zweiten Umspeichertransistor, der auf der Grundlage eines zweiten Umspeichersignals angesteuert wird, und einen zweiten Transistor enthält, der auf der Grundlage eines zweiten Lesesteuersignals angesteuert wird, entsprechend der zweiten Seitenpuffereinheit, wobei in der Datenübertragungszeitdauer der erste und der zweite Umspeichertransistor sequentiell eingeschaltet werden und Daten, die in jedem von dem ersten Haupt-Latch und dem zweiten Haupt-Latch gespeichert sind, sequentiell zu dem ersten Cache-Latch bzw. dem zweiten Cache-Latch übertragen werden, und wobei sich ein Einschaltintervall des zweiten Umspeichertransistors mit einem Einschaltintervall des ersten Umspeichertransistors überlappt.
  10. Nichtflüchtige Speichervorrichtung nach Anspruch 9, wobei die Seitenpufferschaltung ferner einen Vorladetransistor enthält, der eingerichtet ist, um einen kombinierten Abtastknoten zwischen der zweiten Seitenpuffereinheit und dem ersten Cache-Latch vorzuladen, und der Vorladetransistor in einer Vorladezeitdauer eingeschaltet wird, bevor der erste Umspeichertransistor oder der zweite Umspeichertransistor eingeschaltet wird, und den kombinierten Abtastknoten auf einen Vorladepegel vorlädt.
  11. Nichtflüchtige Speichervorrichtung nach Anspruch 7, wobei auf der Grundlage des Einschaltens des ersten bis vierten Durchlasstransistors der erste bis vierte Durchlasstransistor miteinander in Reihe geschaltet werden und der erste und der zweite Abtastknoten elektrisch miteinander verbunden werden und Daten von einem ersten Cache-Latch unter den mehreren Cache-Latches zu dem ersten Haupt-Latch oder von dem ersten Haupt-Latch zu dem ersten Cache-Latch übertragen werden.
  12. Nichtflüchtige Speichervorrichtung nach Anspruch 7, wobei auf der Grundlage des Einschaltens des dritten Transistors und des vierten Transistors der dritte Transistor und der vierte Transistor in Reihe geschaltet werden, so dass Daten von dem zweiten Haupt-Latch zu einem zweiten Cache-Latch unter den mehreren Cache-Latches übertragen werden.
  13. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die Seitenpufferschaltung ferner mehrere zusätzliche Seitenpuffereinheiten in der ersten horizontalen Richtung und mehrere zusätzliche Cache-Latches in der ersten horizontalen Richtung und entsprechend jeder der mehreren zusätzlichen Seitenpuffereinheiten enthält, die mehreren Seitenpuffereinheiten und die mehreren zusätzlichen Seitenpuffereinheiten in einer zweiten horizontalen Richtung, die im Wesentlichen senkrecht zu der ersten horizontalen Richtung verläuft, aneinander angrenzen, und die mehreren Cache-Latches und die mehreren zusätzlichen Cache-Latches in der zweiten horizontalen Richtung aneinander angrenzen.
  14. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei, sich das Speicherzellenarray auf einer ersten Halbleiterschicht befindet, sich die Seitenpufferschaltung auf einer zweiten Halbleiterschicht befindet, die erste Halbleiterschicht und die zweite Halbleiterschicht vertikal gestapelt sind, und die mehreren Bitleitungen in der ersten horizontalen Richtung verlaufen.
  15. Nichtflüchtige Speichervorrichtung nach Anspruch 1, ferner umfassend: einen Speicherzellenbereich, der das Speicherzellenarray und einen ersten Metallkontaktanschluss enthält; und einen Peripherieschaltungsbereich, der die Seitenpufferschaltung und einen zweiten Metallkontaktanschluss enthält, wobei der Peripherieschaltungsbereich mit dem Speicherzellenbereich über den zweiten Metallkontaktanschluss und den ersten Metallkontaktanschluss verbunden ist, und wobei der Speicherzellenbereich auf einem ersten Wafer und der Peripherieschaltungsbereich auf einem zweiten Wafer vorgesehen ist.
  16. Nichtflüchtige Speichervorrichtung, umfassend: eine erste Halbleiterschicht, die mehrere Speicherzellen enthält, die mit jeder mehrerer Bitleitungen verbunden ist, die sich in einer ersten horizontalen Richtung erstrecken; und eine zweite Halbleiterschicht, die in vertikaler Richtung zur ersten Halbleiterschicht ist und die eine Seitenpufferschaltung enthält, wobei die Seitenpufferschaltung enthält: einen Hauptbereich, der mehrere Seitenpuffereinheiten in der ersten horizontalen Richtung enthält; und einen Cache-Bereich, der in der ersten horizontalen Richtung an den Hauptbereich angrenzt, wobei der Cache-Bereich mehrere Cache-Latches in der ersten horizontalen Richtung enthält und gemeinsam mit einem kombinierten Abtastknoten verbunden ist, wobei die mehreren Cache-Latches jeweiligen von den mehreren Seitenpuffereinheiten entsprechen, wobei jede der mehreren Seitenpuffereinheiten einen Durchlasstransistor enthält, der mit jedem Abtastknoten verbunden ist und auf der Grundlage eines Durchlasssteuersignals angesteuert wird, und wobei während des Durchführens einer ersten Datenausgabeoperation zum Ausgeben von Daten, die von einem ersten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten geliefert werden, von einem ersten Teil von Cache-Latches unter den mehreren Cache-Latches zu einer Daten-Eingabe/Ausgabe (E/A)-Leitung, die Seitenpufferschaltung eingerichtet ist, um eine Datenübertragungsoperation durchzuführen, um abgetastete Daten von einem zweiten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten in einen zweiten Teil von Cache-Latches unter den mehreren Cache-Latches umzuspeichern.
  17. Nichtflüchtige Speichervorrichtung nach Anspruch 16, wobei die Seitenpufferschaltung eingerichtet ist, um eine erste Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem ersten Teil der Seitenpuffereinheiten in den ersten Teil der Cache-Latches umzuspeichern, während ein Statussignal einen Besetzt-Zustand bezeichnet, wobei das Statussignal den Betriebsstatus der nichtflüchtigen Speichervorrichtung anzeigt, und wobei die Seitenpufferschaltung eingerichtet ist, um eine zweite Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem zweiten Teil der Seitenpuffereinheiten in den zweiten Teil der Cache-Latches umzuspeichern, während die Seitenpufferschaltung die erste Datenausgabeoperation durchführt, während das Statussignal einen Bereit-Zustand bezeichnet.
  18. Nichtflüchtige Speichervorrichtung nach Anspruch 16, wobei die zweite Halbleiterschicht in der ersten horizontalen Richtung ferner einen Seitenpufferdekodierer benachbart zu den mehreren Cache-Latches enthält, und, in einer Signalübertragungszeitdauer zwischen den mehreren Seitenpuffereinheiten und dem Seitenpufferdekodierer die in jeder der mehreren Seitenpuffereinheiten enthaltenen Durchlasstransistoren miteinander in Reihe geschaltet sind, so dass die in jeder der mehreren Seitenpuffereinheiten enthaltenen Abtastknoten mit dem Seitenpufferdekodierer verbunden sind.
  19. Seitenpufferschaltung, umfassend: mehrere Seitenpuffereinheiten; und mehrere Cache-Latches, die gemeinsam mit den mehreren Seitenpuffereinheiten über einen kombinierten Abtastknoten verbunden sind, wobei die mehreren Cache-Latches den jeweiligen der mehreren Seitenpuffereinheiten entsprechen, wobei jede der mehreren Seitenpuffereinheiten ein Paar von Durchlasstransistoren und einen Abtastknoten enthält, um das Paar von Durchlasstransistoren miteinander zu verbinden, und in einer Datenübertragungszeitdauer zwischen den mehreren Seitenpuffereinheiten und den mehreren Cache-Latches die in jeder der mehreren Seitenpuffereinheiten enthaltenen Abtastknotenleitungen mit dem kombinierten Abtastknoten verbunden sind und die mehreren Seitenpuffereinheiten elektrisch mit den mehreren Cache-Latches verbunden sind, und wobei, während die Seitenpufferschaltung eine erste Datenausgabeoperation durchführt, um Daten, die von einem ersten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten vorgesehen werden, von einem ersten Teil von Cache-Latches unter den mehreren Cache-Latches an eine Dateneingabe/Ausgabe (E/A)-Leitung auszugeben, die Seitenpufferschaltung eingerichtet ist, um eine Datenübertragungsoperation durchzuführen, um abgetastete Daten von einem zweiten Teil von Seitenpuffereinheiten unter den mehreren Seitenpuffereinheiten an einen zweiten Teil von Cache-Latches unter den mehreren Cache-Latches umzuspeichem.
  20. Seitenpufferschaltung nach Anspruch 19, wobei die Seitenpufferschaltung eingerichtet ist, um eine erste Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem ersten Teil der Seitenpuffereinheiten zu dem ersten Teil der Cache-Latches umzuspeichern während ein Statussignal einen Besetzt-Zustand bezeichnet, wobei das Statussignal den Betriebsstatus einer nichtflüchtigen Speichervorrichtung anzeigt, und wobei die Seitenpufferschaltung eingerichtet ist, um eine zweite Datenübertragungsoperation durchzuführen, um abgetastete Daten von dem zweiten Teil der Seitenpuffereinheiten zu dem zweiten Teil der Cache-Latches umzuspeichern, während die Seitenpufferschaltung die erste Datenausgabeoperation durchführt während das Statussignal einen Bereit-Zustand bezeichnet.
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