DE102005052696B4 - Nichtflüchtiges Speicherbauelement - Google Patents

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Abstract

Nichtflüchtiges Speicherbauelement, das in einer Programmierbetriebsart und in einer Lesebetriebsart betreibbar ist, mit: – einer Speicherzellenmatrix (MCARR) mit mehreren nichtflüchtigen Speicherzellen, mehreren Wortleitungen (WL<n-1:0>) und mehreren Bitleitungen (BL<511:0>) und – einer internen Datenausgangsleitung (IDOUT0) zur Ausgabe von Daten, die von den Bitleitungen (BL<511:0>) der Speicherzellenmatrix gelesen werden, gekennzeichnet durch – einen zwischen eine Bitleitung der Speicherzellenmatrix (MCARR) und die interne Datenausgangsleitung (IDOUT0) eingeschleiften Seitenpuffer (NWBUF<7:0>) mit einem Abtastknoten (NSEN<7:0>), der selektiv mit der Bitleitung verbunden wird, einem Zwischenspeicherschaltkreis (810) mit einem Zwischenspeicherknoten (NLAT), der selektiv mit dem Abtastknoten (NSEN<7:0>) verbunden wird, einem Zwischenspeichereingangspfad, der eine logische Spannung des Zwischenspeicherknotens (NLAT) einstellt, und einem Zwischenspeicherausgangspfad, der von dem Zwischenspeichereingangspfad getrennt ist und eine logische Spannung auf der internen Datenausgangsleitung (IDOUT0) in Abhängigkeit von der logischen Spannung des Zwischenspeicherknotens (NLAT) einstellt.

Description

  • Die Erfindung betrifft ein nichtflüchtiges Speicherbauelement.
  • Die Nachfrage nach elektrisch programmierbaren und elektrisch löschbaren nichtflüchtigen Speicherbauelementen hat in den vergangenen Jahren stark zugenommen. Derartige Bauelemente sind zumindest teilweise dadurch charakterisiert, dass sie die Fähigkeit aufweisen, gespeicherte Daten selbst in Abwesenheit von einer Versorgungsspannung zu halten. Die Verwendung von sogenannten Flashspeichern hat stark zugenommen, insbesondere im Kontext von tragbaren Geräten, wie beispielsweise digitalen Kameras, Mobiltelefonen, persönlichen digitalen Assistenten (PDAs) und Laptopcomputern. Flashspeicher, wie beispielsweise Flashspeicher vom NAND-Typ, können große Datenmengen in einem vergleichsweise kleinen Bereich speichern.
  • Als Hintergrundinformation werden die grundlegenden Betriebsprinzipien von Flashspeicherzellen und Flashspeichergeräten nachfolgend beschrieben.
  • Das Betriebsprinzip von Flashspeicherzellen wird zuerst unter Bezugnahme auf 1A bis 1C beschrieben. 1A zeigt eine typische Konfiguration, bei der ein Flashspeicherzellentransistor mit Wortleitungen und Bitleitungen eines Speicherbauelements verbunden ist, 1B zeigt ein Schaltkreissymbol eines Flashspeicherzellentransistors und 1C zeigt eine Schwellenspannungscharakteristik eines Flashspeicherzellentransistors.
  • Bezugnehmend auf 1A bis 1C umfasst ein Flashspeicherzellentransistor einen Sourcebereich 4 und einen Drainbereich 5, die jeweils auf der Oberfläche eines Substrats 3 gebildet sind. In diesem Beispiel ist das Substrat 3 vom P-Typ und der Sourcebereich 4 und der Drainbereich 5 sind jeweils vom N+-Typ. Eine Gatestruktur ist oberhalb von einem Kanalbereich angeordnet, der sich zwischen dem Sourcebereich 4 und dem Drainbereich 5 ausbildet. Die Gatestruktur umfasst ein floatendes Gate 1 und ein Steuergate 2. Eine nicht gezeigte dielektrische Tunnelschicht ist zwischen dem floatenden Gate 1 und der Oberfläche des Substrats Psub eingefügt und eine weitere dünne Oxidschicht oder Steuerdielektrizität ist zwischen dem floatenden Gate 1 und dem Steuergate 2 eingefügt. In dem gezeigten Beispiel wird eine Drainspannung Vd von einer Bitleitung BL und eine Steuergatespannung Vcg von einer Wortleitung WL zur Verfügung gestellt und eine Sourcespannung Vs ist mit einem Bezugspotential wie beispielsweise Masse verbunden.
  • Eine Schwellenspannung des Flashspeicherzellentransistors definiert seinen gespeicherten logischen Wert. D. h., wenn der Flashspeicherzellentransistor in seinem initialen Zustand ist, der auch als ”gelöschter Zustand” bezeichnet wird, ist die Schwellenspannung Vth wie in 1C gezeigt relativ niedrig. In diesem Zustand weist der Zellentransistor definitionsgemäß einen logischen Wert von ”1” auf, der im Allgemeinen zu einem An-Zustand bzw. einem angeschalteten Zustand eines herkömmlichen Transistorbauelements gehört. Wenn sich der Zellentransistor andererseits in seinem ”programmierten” Zustand (PGM) bzw. seinem ausgeschalteten Zustand befindet, ist die Schwellenspannung Vth vergleichsweise hoch. Dieser hohe Schwellenzustand wird definitionsgemäß einem logischen Wert von ”0” zugeordnet, der im Aligemeinen zu einem Aus-Zustand eines herkömmlichen Transistorbauelements gehört.
  • Um den Zellentransistor von seinem initialen Zustand in seinen programmierten Zustand zu verändern bzw. ihn zu programmieren, wird ein als Fowler-Nordheim(FN)-Tunnein bezeichneter Prozess verwendet. Hierzu wird eine vergleichsweise große positive Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat Psub erzeugt, wodurch angeregte Elektronen innerhalb des Kanals auf der Oberfläche des Substrats Psub in das floatende Gate 1 getrieben und dort gefangen werden. Diese negativ geladenen Elektronen dienen als eine Barriere zwischen dem Steuergate 2 und dem Kanal auf dem Substrat Psub, wodurch die Schwellenspannung des Zellentransistors wie in 1C gezeigt erhöht wird. Der Zellentransistor kann in seinen Anfangszustand durch Bilden einer großen negativen Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat Psub gebracht werden, wobei ein resultierendes FN-Tunneln die gefangenen Elektronen über die dünne Oxidschicht zwischen dem floatenden Gate 1 und dem Substrat Psub abzieht, wodurch die Elektronenbarriere beseitigt und die Schwellenspannung Vth reduziert wird.
  • Bezugnehmend auf 2 weisen die An- und Aus-Schwellenspannungen Vth der großen Anzahl von Flashzellentransistoren in Flashspeicherbauelementen im Allgemeinen eine Glockenkurvenverteilung auf. Beispielsweise können die Schwellenspannungen Vth von gelöschten Zellentransistoren mit einem logischen Wert von ”1” zwischen –3 V und –1 V verteilt sein, wohingegen die Schwellenspannungen Vth der programmierten Zellentransistoren mit einem logischen Wert von ”0” zwischen +1 V und +3 V verteilt sein können.
  • Bezugnehmend auf 3A werden NAND-Flashspeicher durch seriell verbundene ”Ketten” 6 von Flashspeicherzellentransistoren charakterisiert, wobei mehrere parallele Ketten 6 einen Speicherblock 7 des Flashspeichers bilden. Wie gezeigt umfasst eine jeweilige Kette 6 mehrere Flashspeicherzellentransistoren, die seriell entlang einer Bitleitung B/L des Speicherblocks 7 verbunden sind. Wortleitungen W/L sind mit Steuergates einer jeweils zugehörigen Zeile von Zellentransistoren des Speicherblocks 7 verbunden. Beispielsweise kann an Flashspeicherbauelement 16 oder 32 Zellentransistoren pro Kette 6 und 4224 Ketten B/L0, ..., B/L4223 pro Speicherblock 7 umfassen.
  • An gegenüberliegenden Enden einer jeweiligen Kette 6 befinden sich Kettenauswahltransistoren mit Steuergates, die ein Kettenauswahlsignal SSL und ein Masseauswahlsignal GSL empfangen. Im Allgemeinen werden die Auswahlsignale SSL und GSL beim Lesen und Programmieren der Zellentransistoren verwendet. Am Ende einer jeweiligen Kette befindet sich weiterhin eine gemeinsame Sourceleitung CSL, die eine Sourceleitungsspannung der Zellentransistorkette 6 des jeweiligen Speicherblocks 7 einstellt.
  • Die in 3B gezeigte Tabelle zeigt allgemein die unterschiedlichen Spannungsbedingungen der in 3A gezeigten Signale für eine jeweilige Lösch-, Programmier- und Leseoperation. In dieser Tabelle bezeichnet ”Sel. W/L” die ausgewählte Wortleitung, für welche die Programmier- oder Leseoperation auszuführen ist, und ”Unsel. W/L” bezeichnet die verbleibenden Wortleitungen des Speicherblocks 7. Für die Löschoperation bezeichnet ”Sel. W/L” die Wortleitungen des ausgewählten Speicherblocks, für den die Löschoperation auszuführen ist, und ”Unsel. W/L” bezeichnet die Wortleitungen der verbleibenden Speicherblöcke in einer Speicherzellenmatrix.
  • Eine NAND-Flashprogrammieroperation wird nachfolgend unter Bezugnahme auf 3B und 4 beschrieben. Hierbei wird das Kettenauswahlsignal SSL auf Vcc eingestellt, das Masseauswahlsignal GSL wird auf 0 V eingestellt, die Spannung der gemeinsamen Sourceleitung CSL wird zwischen VSS und Vcc, beispielsweise 1,5V, eingestellt und eine Bulk- bzw. Substratspannung wird auf 0 V eingestellt. Eine Programmierung erfolgt im Allgemeinen wortleitungsweise und folglich wird eine Wortleitung pro Speicherblock für eine jeweilige Programmieroperation ausgewählt. Hierbei empfängt die ausgewählte Wortleitung W/L eine Programmierspannung Vpgm, wobei die verbleibenden nicht ausgewählten Wortleitungen W/L eine Spannung Vpass empfangen, wobei Vpgm größer als Vpass ist. Die Programmierspannung Vpgm ist eine ausreichend hohe Spannung, beispielsweise 18 V, die FN-Tunneln bewirkt, wenn die Spannung der Bitleitung B/L eines beliebigen Zellentransistors der ausgewählten Wortleitung 0 V ist. In anderen Worten, wenn die Spannung der Bitleitung B/L eines beliebigen Transistors der ausgewählten Wortleitung 0 V ist, erzeugt die Programmierspannung Vpgm eine Spannungsdifferenz, beispielsweise 18 V, die ausreicht, um FN-Tunneln zu bewirken, wodurch der Zellentransistor in den programmierten Zustand versetzt wird. Wenn andererseits die Spannung der Bitleitung B/L eines beliebigen Zellentransistors Vcc beträgt, wird FN-Tunneln aufgrund einer nicht ausreichenden Spannungsdifferenz, beispielsweise 10 V, verhindert. Die Zelle wird daher als ”programmiergesperrt” bezeichnet. In der Zwischenzeit weist die Durchlassspannung Vpass ausreichend hohe Werte auf, um die nicht ausgewählten Zellentransistoren in einen leitenden Zustand zu versetzen, sie ist jedoch nicht derart hoch, dass sie FN-Tunneln verursacht.
  • Bezugnehmend auf 3B und 5 wird nachfolgend eine Leseoperation beschrieben. In diesem Fall wird das Kettenauswahlsignal SSL auf die Spannung Vread eingestellt, das Masseauswahlsignal GSL wird auf die Spannung Vread eingestellt, die Spannung der gemeinsamen Sourceleitung CSL wird auf 0 V eingestellt und die Bulkspannung wird auf 0 V eingestellt. Wie bei der Programmierung erfolgt die Leseoperation typischerweise wortleitungsweise und folglich wird für jede Leseoperation eine Wortleitung pro Speicherblock ausgewählt. Hierbei wird die ausgewählte Wortleitung W/L auf 0 V eingestellt, während die verbleibenden nicht ausgewählten Wortleitungen W/L die Lesespannung Vread empfangen. Bei diesem Beispiel beträgt die Lesespannung Vread 4,5 V, was die Schwellenspannungsverteilungen der Transistoren im ”1”-Zustand und im ”0”-Zustand überschreitet. Folglich werden die mit den nicht ausgewählten Wortleitungen gekoppelten Zellentransistoren leitend. Andererseits fällt die an die ausgewählte Wortleitung angelegte Spannung von 0 V zwischen die Schwellenspannungsverteilungen der Zellentransistoren im ”1”-Zustand und im ”0”-Zustand. Folglich werden nur die mit der ausgewählten Wortleitung verbundenen Zellentransistoren im ”1”-Zustand leitend, wohingegen die verbleibenden Zellentransistoren der ausgewählten Wortleitung nicht leitend sind. Dies bewirkt eine Spannungsdifferenz zwischen den Bitleitungen B/L des Speicherblocks. Bei dem in der Tabelle von 3B angegebenen Beispiel wird eine Spannung einer Bitleitung B/L von ca. 1,2 V als ein Zellentransistor der ausgewählten Wortleitung mit einem ”0”-Zustand interpretiert und eine Spannung an einer Bitleitung von weniger als 0,8 V wird als ein Zellentransistor der ausgewählten Wortleitungen mit einem ”1”-Zustand interpretiert.
  • Bezugnehmend auf 3B und 6 wird nachfolgend eine Löschoperation beschrieben. In diesem Fall werden die Bitleitungen B/L, das Kettenauswahlsignal SSL, das Masseauswahlsignal GSL, die gemeinsame Sourceleitung CSL und die Wortleitungen der nicht ausgewählten Speicherblöcke alle in einen floatenden Zustand gebracht. Andererseits wird die Spannung der ausgewählten Wortleitungen auf 0 V und die Bulkspannung auf eine Spannung Verase eingestellt, beispielsweise 19 V bis 21 V. Folglich stellt sich eine negative Spannungsdifferenz zwischen dem Steuergate und dem Bulkbereich ein, wodurch FN-Tunneln durch das Gateoxid zwischen dem floatenden Gate und dem Substrat bewirkt wird. Als Folge hiervon wird die Schwellenspannungsverteilung von dem programmierten ”0”-Zustand zum gelöschten ”1”-Zustand reduziert. Zu bemerken ist, dass nach der Löschoperation alle Zellentransistoren des ausgewählten Speicherblocks in dem gelöschten ”1”-Zustand sind.
  • Wie bereits zuvor ausgeführt, wird das Lesen und Programmieren des Speicherblocks wortleitungsweise innerhalb des Speicherblocks ausgeführt. Bei einigen Anwendungen ist es jedoch genauer zu sagen, dass diese Operationen seitenweise innerhalb des Speicherblocks ausgeführt werden. Dieses Konzept ist allgemein in 7 gezeigt. Bei dem gezeigten Beispiel werden die Bitleitungen BL<k:0> in gerade Bitleitungen BL_E<k:0> und ungerade Bitleitungen und BL_O<k:0> aufgeteilt. Die Zellentransistoren jeder Wortleitung bilden die Seiten eines Speicherblocks, und in dem Beispiel von 7 ist jede Wortleitung mit einer geraden Seite und einer ungeraden Seite des Speicherblocks verbunden. Wie nachfolgend beschrieben wird, werden in einem Seitenpufferblock enthaltene Seitenpuffer PB<k:0> zum Übertragen von Daten verwendet, die aus dem Flashspeicherblock gelesen oder in den Flashspeicherblock programmiert werden. Allgemein wird ein Seitenpuffer PB für ein jeweiliges Paar von geraden und ungeraden Bitleitungen bereitgestellt.
  • 8 ist ein Blockschaltbild von Kernelementen eines Beispiels eines Flashspeichers vom NAND-Typ, in dem eine sogenannte ”Y-Gating”-Technik zum Zugriff auf die Bitleitungen des Speichers verwendet wird. Wie gezeigt, sind mehrere Seitenpufferblöcke PBB<31:0> über Bitleitungen BL<255:0> mit einer Speicherzellenmatrix MCARR verbunden. Jeder Seitenpufferblock PBB ist mit acht Bitleitungen BL verbunden. Jede Bitleitung BL wird aus einem Paar von nicht gezeigten geraden und ungeraden Bitleitungen gebildet, wie bereits oben unter Bezugnahme auf 7 beschrieben.
  • Eine Anzahl von Seitenpufferdekodierern PEDE<31:0> stehen mit den zugehörigen Seitenpufferblöcken PBB<31:0>, Y-Adressleitungen Ya<7:0>, Y-Adressleitungen Yb<31:0> und einem globalen Datenbus GDB in Wirkverbindung bzw. sind mit diesen operativ gekoppelt. Wie nachfolgend detaillierter beschrieben wird, werden die y-Adressleitungen Ya<7:0> auf alle Seitenpufferdekodierer PBDE<31:0> angewendet, wohingegen spezifische y-Adressleitungen Yb<31:0> auf zugehörige Seitenpufferdekodierer PBDE<31:0> angewendet werden. In anderen Worten empfängt der Seitenpufferdekodierer PBDE0 y-Adressen Ya<7:0> und Yb0, der Seitenpufferdekodierer PBDE1 y-Adressen Ya<7:0> und Yb1 usw. Interne Datenleitungen IDB<255:0> sind zwischen die Seitenpufferblöcke PBB<31:0> und die Seitenpufferdekodierer PBDE<31:0> eingeschleift. In dem Beispiel von 8 werden acht interne Datenleitungen IDB zwischen einem jeweils zugehörigen Paar von Seitenpufferblocken PBB und dem Seitenpufferdekodierer PBDE zur Verfügung gestellt.
  • An die Seitenpufferblöcke PBB<31:0> werden auch Dateneingangsauswahlsignale DI und nDI und Zwischenspeichersignale LCH<7:0> angelegt, deren Funktionen nachfolgend in Verbindung mit 9 beschrieben werden.
  • 9 ist ein schematisches Schaltbild zur Erklärung der Seitenpuffer PB und der Seitenpufferdekodierer PBDE von 8. Der Übersichtlichkeit halber sind die Seitenpuffer PB<7:0> in 9 Seite an Seite angeordnet dargestellt, d. h. in Wortleitungsrichtung aneinander angrenzend. Tatsächlich sind die Seitenpuffer jedoch übereinandergestapelt, d. h. in Bitleitungsrichtung aneinander angrenzend angeordnet.
  • Der Seitenpufferdekodierer PBDEO von 9 umfasst einen ersten Transistor, der zwischen den globalen Datenbus GDB und eine gemeinsame interne Datenleitung IDBC eingeschleift ist, und eine Anzahl von zweiten Transistoren, die zwischen die gemeinsame interne Datenleitung IDBC und eine jeweils zugehörige interne Leitungen IDB<7:0> des Seitenpuffers PB<7:0> eingeschleift sind. Wie gezeigt, empfängt das Gate des ersten Transistors das y-Adresssignal Yb0, während ein jeweiliges Gate der zweiten Transistoren ein jeweils zugehöriges y-Adresssignal Ya<7:0> empfängt. Hieraus folgt, dass die y-Adresse Yb<31:0> zur Auswahl eines beliebigen Seitenpufferblocks PBB<31:0> und die y-Adresse Ya<7:0> zur Auswahl einer Bitleitung BL innerhalb des ausgewählten Seitenpufferblocks PBB dient.
  • Der Seitenpuffer PB0 umfasst einen Zwischenspeicherschaltkreis mit einem Zwischenspeicherknoten CMNLA und einem invertierten Zwischenspeicherknoten CMNLAn. Ein erster und ein zweiter Transistor des Seitenpuffers PB0 werden durch das Dateneingangsauswahlsignal DI bzw. nDI gesteuert und sind zwischen eine interne Datenleitung IDB0 und den invertierten Zwischenspeicherknoten CMNLAn bzw. den Zwischenspeicherknoten CMNLA eingeschleift. Ein weiterer Transistor wird durch das Seitenpufferauswahlsignal PBSLT gesteuert und ist zwischen den Zwischenspeicherknoten CMNLA und einen Abtastknoten NSEN0 eingeschleift. Der Abtastknoten NSEN0, der mit einer Speicherzellenkette der Speicherzellenmatrix verbunden ist, wird selektiv mit der Spannung VDD durch eine Operation eines anderen Transistors verbunden, der durch ein Ladesteuersignal PLOAD angesteuert wird. Schließlich sind zwei weitere Transistoren in Serie zwischen die interne Datenleitung IDB und eine Referenzspannung VSS eingeschleift. Einer dieser beiden Transistoren wird durch die an dem Abtastknoten NSEN0 anstehende Spannung gesteuert, während der andere durch ein Zwischenspeichersignal LCH<0> gesteuert wird.
  • Bei einer Programmieroperation speichert der Zwischenspeicherschaltkreis des Seitenpuffers PB0 einen durch die Dateneingangsauswahlsignale DI und nDI und die Spannung der internen Datenleitung IDB vorgegebenen logischen Wert und der logische Wert, d. h. die am Zwischenspeicherknoten CMNLA anstehende Spannung, wird anschließend an die Bitleitung der Speicherzellenkette zur Programmierung übertragen. Bei einer Leseoperation wird entsprechend die an dem Abtastknoten NSEN0 anstehende abgetastete Spannung temporär in dem Zwischenspeicherschaltkreis gespeichert und anschließend an den globalen Datenbus GDB über die interne Datenleitung IDB übertragen. Zu bemerken ist, dass die interne Datenleitung IDB sowohl als Eingabe- als auch als Ausgangsleitung dient.
  • Herkömmliche, oben beschriebene nichtflüchtige Speicherbauelemente weisen eine Anzahl von Problemen auf, insbesondere dann, wenn ein Layoutbereich der unterschiedlichen Schaltkreise reduziert wird, wenn das Speicherbauelement höher integriert wird, um die Anforderungen hinsichtlich höherer Speicherkapazitäten zu erfüllen. Nachfolgend wird eine nicht abschließende Liste dieser Problemen diskutiert.
  • Wie in 10 gezeigt, kann eine parasitäre kapazitive Kopplung zwischen internen Datenleitungen auftreten. Wie bereits zuvor erwähnt und in 10 gezeigt, sind die Seitenpuffer<7:0> eines jeweiligen Seitenpufferblocks PBB gestapelt bzw. in Bitleitungsrichtung aneinander angrenzend angeordnet, d. h. zwischen dem Seitenpufferdekodierer PBDE und der Speicherzellenmatrix MCARR. Eine Anzahl von Transistoren sind ebenfalls gezeigt, die durch ein Abtastknotenblocksignal SOBLK angesteuert werden, um die Abtastknoten SON<7:0> mit einer jeweils zugehörigen Bitleitung BL<7:0> selektiv zu koppeln.
  • Die internen Datenleitungen IDB der jeweiligen Seitenpuffer PB erstrecken sich parallel zueinander innerhalb des Seitenpufferblocks PBB. Wenn der Layoutbereich der Seitenpuffer PB reduziert wird, nimmt ein Abstand P zwischen benachbarten internen Datenleitungen IDB ab, wodurch die kapazitive Kopplung zwischen den benachbarten internen Datenleitungen IDB zunimmt. Das sich ergebende Kopplungsrauschen zwischen benachbarten internen Datenleitungen IDB kann Signalstörungen und Datenfehler verursachen.
  • Die großen parasitären Kapazitäten der internen Datenleitungen IDB können auch eine Ladungsteilungsbedingung in Verbindung mit dem Zwischenspeicherknoten mit geringer Kapazität des Zwischenspeicherschaltkreises eines jeweiligen Seitenpuffers PB verursachen. In einigen Fällen kann dies zu einem Kippen von Daten führen. Weiterhin macht die große Ausgangslast der internen Datenleitungen IDB eine hohe Ausgangstreiberleistung der Seitenpuffer nötig, was zu Problemen führen kann, wenn Platz- und Leistungsressourcen begrenzt sind.
  • Erneut bezugnehmend auf 8 umfasst ein Busbereich des gezeigten Beispiels 40 y-Adressleitungen. Diese vergleichsweise große Anzahl von Leitungen bedingt einen großen Layoutbereich für den Busbereich des Bauelements, wodurch knappe Platzressourcen belegt werden.
  • Die US 6,717,857 B2 zeigt ein nichtflüchtiges Speicherbauelement mit einem Seitenpuffer, der einen ersten und einen zweiten Abtast- und Zwischenspeicherblock aufweist.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein nichtflüchtiges Speicherbauelement zur Verfügung zu stellen, das einen stabilen Betrieb des Speicherbauelements ermöglicht und vergleichsweise wenig Platz benötigt.
  • Die Erfindung löst diese Aufgabe durch ein nichtflüchtiges Speicherbauelement nach Anspruch 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Eine Ausführungsform eines erfindungsgemäßen nichtflüchtigen Speicherbauelements umfasst eine Speicherzellenmatrix mit mehreren nichtflüchtigen Speicherzellen, mehreren Wortleitungen und mehreren Bitleitungen, die sich entlang einer ersten Richtung erstrecken, eine gemeinsame interne Datenausgangsleitung, die aus der Speicherzellenmatrix ausgelesene Daten ausgibt, mehrere interne Dateneingangsleitungen und mehrere Seitenpuffer, die jeweils zwischen die Speicherzellenmatrix und die gemeinsame interne Datenausgangsleitung und die internen Dateneingangsleitungen eingeschleift sind.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1A bis 1C ein schematisches Schaubild, ein Schaltungssymbol und ein Diagramm der Schwellenspannungscharakteristik einer herkömmlichen Flashspeicherzelle,
  • 2 ein Diagramm von Schwellenspannungsverteilungen einer herkömmlichen Flashspeicherzelle,
  • 3A und 3B schematische Schaubilder eines herkömmlichen NAND-Flashspeicherzellenblocks und eine Tabelle mit Lösch-, Programmier- und Lesespannungen eines NAND-Flashspeicherzellenblocks,
  • 4 eine Schaubild zur Illustration der Programmierung des NAND-Flashspeicherzellenblocks von 3A,
  • 5 ein Schaubild zur Illustration des Lesens des NAND-Flashspeicherzellenblocks von 3A,
  • 6 ein Schaubild zur Illustration des Löschens des NAND-Flashspeicherzellenblocks von 3A,
  • 7 ein schematisches Schaubild eines herkömmlichen Speicherblocks und Seitenpufferblocks,
  • 8 ein schematisches Schaubild eines herkömmlichen nichtflüchtigen Speicherbauelements,
  • 9 ein schematisches Schaubild eines Seitenpuffers und eines Seitenpufferdekodierers, die in dem nichtflüchtigen Speicherbauelement von 8 enthalten sind,
  • 10 ein Schaubild eines Layouts von Seitenpuffern innerhalb des Seitenpufferblocks des nichtflüchtigen Speicherbauelements von 8,
  • 11 ein Blockschaltbild eines nichtflüchtigen Halbleiterspeicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 12 ein schematisches Schaubild eines Beispiels einer Speichermatrix des nichtflüchtigen Speicherbauelements von 11,
  • 13 ein Schaubild eines Beispiels eines Seitenpufferblocks des nichtflüchtigen Speicherbauelements von 11,
  • 14 ein schematisches Schaubild eines Beispiels eines Seitenpuffers des Seitenpufferblocks von 13,
  • 15 ein schematisches Schaubild eines Beispiels eines Seitenpufferdekodierers des nichtflüchtigen Speicherbauelements von 11,
  • 16A und 16B Flussdiagramme zur Illustration eines Lesebetriebs eines nichtflüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 17 ein Timingdiagramm zur Illustration eines Lesebetriebs eines nichtflüchtigen Bauelements gemäß einer Ausführungsform der Erfindung,
  • 18 ein Flussdiagramm zur Illustration eines Programmierbetriebs eines nichtflüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung,
  • 19 ein Timingdiagramm zur Illustration eines Programmierbetriebs eines nichtflüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung und
  • 20 ein Timingdiagramm zur Illustration eines Löschbetriebs eines nichtflüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung.
  • 11 zeigt ein nichtflüchtiges Halbleiterspeicherbauelements gemäß einer Ausführungsform der Erfindung, das eine Speicherzellenmatrix MCARR, Seitenpufferblöcke NWPBB<63:0>, erste und zweite globale Eingangsleitungen GDI und nGDI, eine globale Ausgangsleitung GDOUT, y-Adresssignalleitungen Yp<7:0>, Yq<7:0> und Yr<7:0>, Lesezwischenspeichersignalleitungen LCH<7:0> und Seitenpufferdekodierer NWDE<63:0> umfasst.
  • Die Speicherzellenmatrix MCARR umfasst eine Matrix von Speicherzellen, in 11 nicht gezeigte Wortleitungen WL und Bitleitungen BL<511:0>. Im Ausführungsbeispiel sind die Speicherzellen Flashspeicherzellentransistoren.
  • Interne Eingangsleitungen IDI<63:0> und nIDI<63:0> und interne Ausgangsleitungen IDOUT<63:0> sind zwischen die Seitenpufferdekodierer NWDE<63:0> und zugehörige Seitenpufferblöcke NWPBB<63:0> eingeschleift.
  • Die erste globale Eingangsleitung GDI und die zweite globale Eingangsleitung nGDI übertragen Eingangsdaten mit komplementären logischen Zuständen während vorbestimmter Betriebsintervalle, wie beispielsweise einem Lesebetrieb, einem Programmierbetrieb und einem Löschbetrieb. Wie nachfolgend detaillierter beschrieben wird, dekodiert ein jeweiliger Seitenpufferdekodierer NWDE<63:0> die Eingangsdaten GDI und nGDI zusammen mit den y-Adressdaten Yq<7:0> und Yr<7:0>, um die Daten der internen Eingangsleitungen IDI<63:0> und nIDI<63:0> auszugeben.
  • Ein jeweiliger Seitenpufferdekodierer NWDE<63:0> legt auch Daten an die globale Ausgangsleitung GDOUT an, die zu den Daten auf den internen Ausgangsleitungen IDOUT<63:0> gehören.
  • Die Seitenpufferblöcke NWPBB<63:0> arbeiten in Abhängigkeit von den Zwischenspeichersignalleitungen LCH<7:0> und den y-Adressen Yp<7:0>. Wie nachfolgend beschrieben wird, speichern die Seitenpufferblöcke NWPBB<63:0> temporär Eingangsdaten, die zu Daten auf den internen Eingangsleitungen IDI<63:0> und nIDI<63:0> gehören, und übertragen diese an die Bitleitungen BL<511:0> und speichern temporär Ausgangsdaten, die zu Daten auf den Bitleitungen BL<511:0> gehören, und übertragen diese zu den internen Ausgangsleitungen IDOUT<63:0>.
  • 12 zeigt eine Sicht auf einen Teil der Speicherzellenmatrix MCARR des Ausführungsbeispiels von 11. Insbesondere zeigt 12 Schaltkreise im Zusammenhang mit Speicherzellenketten der ersten Bitleitung BL0 von 11. Die Bitleitungen BL<511:1> sind in ähnlicher Weise konfiguriert.
  • Wie oben beschrieben, umfasst die Speicherzellenmatrix MCARR die Matrix von Speicherzellen MC, die Wortleitungen WL<n-1:0> und die Bitleitungen BL<511:0>. Die Speicherzellen MC des nichtflüchtigen Halbleiterspeicherbauelements dieser Ausführungsform sind NAND-Flashspeicherzellen.
  • 12 zeigt eine erste und eine zweite Kette STe0 und STo0, die zwischen eine gerade bzw. eine ungerade Bitleitung BLe0 und BLo0 eingeschleift sind, welche die Bitleitung BL0 von 11 bilden. Jede Kette STe0 und STo0 umfasst Transistoren an entgegengesetzten Enden der Speicherzellen MC, die mit den Auswahlleitungen SSL und GSL verbunden sind. Wie gezeigt, verlaufen die Auswahlleitungen SSL und GSL parallel zu den Wortleitungen WL<n-1:0>. Jede Kette STe0 und STo0 endet bei einer gemeinsamen Sourceleitung CSL.
  • Die geraden und ungeraden Bitleitungen sind mit einem Bitleitungssteuerblock BLCONBK verbunden. Zur Vereinfachung der Beschreibung und der oben besprochenen 11 wird der Bitleitungssteuerblock BLCONBK hier als Teil der Speicherzellenmatrix MCARR dargestellt. Der Bitleitungssteuerblock BLCONBK kann jedoch auch als ein eigenständiger Schaltkreis vorgesehen werden, der getrennt von der Speicherzellenmatrix MCARR angeordnet ist.
  • In einer jeweiligen Lese-, Programmier- und Löschbetriebsart wählt der Bitleitungssteuerblock BLCONBK eine der geraden Bitleitungen BLe0 und eine der ungeraden Bitleitungen BLo0 aus und verbindet die ausgewählte Bitleitung mit der Bitleitung BL0. Diese Operation wird durch einen Transistor 515, der durch das Abtastknotenblocksignal SOBLK gesteuert wird, und durch Transistoren 513 und 514 ausgeführt, die durch das gerade Bitleitungsauswahlsignal BLSLTe bzw. das ungerade Bitleitungsauswahlsignal BLSLTo gesteuert werden.
  • Der Bitleitungssteuerblock BLCONBK dient zusätzlich zum Vorladen oder Anpassen der Spannungen der geraden Bitleitung BLe0 und der ungeraden Bitleitung BLo0 in den Lese-, Programmier- und Löschbetriebsarten. Hierzu sind Transistoren 511 und 512 vorgesehen. Das heißt, der Transistor 511 verbindet in Abhängigkeit von einem geraden Abschirmsignal SHLDe eine Bitleitungsversorgungsspannung BLPWR mit der geraden Bitleitung BLe0 und der Transistor 512 verbindet in Abhängigkeit von einem ungeraden Abschirmsignal SHLDo die ungerade Bitleitung BLo0 mit der Bitleitungsversorgungsspannung BLPWR.
  • 13 zeigt ein Beispiel des Seitenpufferblocks NWPBBO von 11. Die verbleibenden Seitenpufferblöcke NWPBB<63:1> weisen entsprechende Konfigurationen auf.
  • Der Seitenpufferblock NWPBB0 von 13 umfasst eine Anzahl von Seitenpuffern NWBUF<7:0>, eine interne Ausgangsleitung IDOUT0, eine erste interne Eingangsleitung IDI0 und eine zweite interne Eingangsleitung nIDI0. Die Seitenpuffer NWBUF<7:0> speichern Daten, die über die Bitleitungen BL<7:0> gesendet bzw. empfangen werden.
  • Die interne Ausgangsleitung IDOUT0 ist eine gemeinsame interne Ausgangsleitung für den Seitenpufferblock NWPBB0 und überträgt Ausgangsdaten, die zu Daten gehören, die in einem beliebigen Seitenpuffer NWBUF<7:0> gespeichert sind.
  • Die erste interne Eingangsleitung IDI0 und die zweite interne Eingangsleitung nIDI0 liefern Signale, die das Speichern von Daten in den Seitenpuffern NWBUF<7:0> basierend auf Eingangsdaten steuern.
  • Um den benötigten Layoutbereich zu minimieren, sind die im Seitenpufferblock NWPBB0 enthaltenen Seitenpuffer NWBUF<7:0> in einer gestapelten Struktur angeordnet, d. h. aneinandergrenzend zwischen dem Seitenpufferdekodierer NWDE0 und der Speicherzellenmatrix MCARR.
  • Ein jeweiliger Seitenpuffer NWBUF<7:0> des Seitenpufferblocks NWPBB ist zwischen die internen Eingangsleitungen IDI0 und nIDI0 und eine zugehörige Bitleitung BL<7:0> eingeschleift. Weiterhin weist jeder Seitenpuffer NWBU<7:0> einen Transistor 870a auf, der die zugehörige Bitleitung BL<7:0> mit einem zugehörigen Abtastknoten NSEN<7:0> in Abhängigkeit von einem Bitleitungsabschaltsignal BLSHF verbindet.
  • Weiterhin empfängt ein jeweiliger Seitenpuffer NWBUF<7:0> ein zugehöriges y-Adresssignal Yp<7:0>. Im Unterschied zu einem herkömmlichen Speicherbauelement sind bei diesem Ausführungsbeispiel die Adresssignale Yp<7:0> direkt mit den zugehörigen Seitenpuffern NWBUF<7:0> verbunden, siehe hierzu auch 11. Wie nachfolgend beschrieben wird, ergeben sich hieraus die beiden Vorteile, dass eine Anzahl von in dem Busbereich vorhandenen Leitungen und die Gesamtanzahl von y-Adressleitungen des Speichers reduziert sind. Hierbei werden die Adresssignale Yp<7:0> als Pufferauswahladresssignale bezeichnet.
  • Wie in 13 gezeigt, erstreckt sich die interne Ausgangsleitung IDOUT0 bevorzugt in eine Richtung, in welche die Seitenpuffer NWBUF<7:0> gestapelt sind. Als Folge hiervon werden Unterschiede in Übertragungsleitungslängen zwischen dem jeweiligen Seitenpuffer NWBUF<7:0> und der internen Ausgangsleitung IDOUT0 minimiert.
  • Dies wiederum erhöht die Signalgleichheit beim Laden von Daten aus den Seitenpuffern NWBUF<7:0> zu der internen Ausgangsleitung IDOUT0, wodurch die Abtastbandbreite des nichtflüchtigen Speichers verbessert wird.
  • Weiterhin teilen sich die Seitenpuffer NWBUF<7:0> bei diesem Ausführungsbeispiel die interne Ausgangsleitung IDOUT0. Daraus ergibt sich der Vorteil, dass die Probleme im Zusammenhang mit einer parasitären Kopplung der internen Datenleitungen IDB<7:0> eines herkömmlichen Speichers, siehe beispielsweise 10, vermieden werden können.
  • 14 zeigt ein Beispiel des Seitenpuffers NWBUF0 von 13. Die verbleibenden Seitenpuffer NWBUF<7:1> sind in gleicher Weise konfiguriert.
  • Wie in 14 gezeigt, umfasst der Seitenpuffer NWBUF0 den Abtastknoten NSEN0, eine Zwischenspeichereinheit 810, eine Zwischenspeicherübertragungseinheit 820, eine Zwischenspeichertreibereinheit 825, eine Abtastantworteinheit 830, eine Ausgangstreibereinheit 840, eine Pufferauswahleinheit 850, eine Abtasteinstelleinheit 860, eine Bitleitungsabschalteinheit 870 und die interne Ausgangsleitung IDOUT0. Der Abtastknoten NSEN0 empfängt durch die Bitleitung BL0 zur Verfügung gestellte Daten und ist mit der Bitleitung BL0 über die Bitleitungsabschalteinheit 870 verbunden.
  • Die Bitleitungsabschalteinheit 870 steuert die Verbindung der Bitleitung BL0 mit dem Abtastknoten NSEN0 in Abhängigkeit von dem Bitleitungsabschaltsignal BLSHF. Bevorzugt umfasst die Bitleitungsabschalteinheit 870 einen Bitleitungsabschalttransistor 870a, der als NMOS-Niederspannungstransistor ausgeführt ist und in Abhängigkeit von dem Bitleitungsabschaltsignal BLSHF angesteuert wird.
  • Die Zwischenspeichereinheit 810 umfasst einen Zwischenspeicherknoten NLAT, der Daten speichert, die zu Daten auf der Bitleitung BL0 gehören.
  • Die Zwischenspeichertreibereinheit 825 wird in Abhängigkeit von der Pufferauswahladresse Yp0 freigegeben, um eine vorbestimmte Zwischenspeichertreiberspannung zur Verfügung zu stellen. In diesem Beispiel ist die Zwischenspeichertreiberspannung die Massespannung VSS, die unabhängig von den Daten auf der ersten und der zweiten internen Eingangsleitung IDI0 und nIDI0 ist, die an die Zwischenspeicherübertragungseinheit 820 angelegt werden. Die Zwischenspeichertreibereinheit 825 dieses Beispiels umfasst einen Zwischenspeichertreibertransistor 825a, der bevorzugt als NMOS-Transistor ausgeführt ist, in Abhängigkeit von der Pufferauswahladresse Yp0 angesteuert wird und einen Sourceanschluss aufweist, der mit der Massespannung VSS verbunden ist.
  • Die Zwischenspeicherübertragungseinheit 820 dieses Beispiels umfasst erste und zweite Zwischenspeicherübertragungstransistoren 820a und 820b. Der erste Zwischenspeicherübertragungstransistor 820a legt die durch den Zwischenspeichertreibertransistor 825a zur Verfügung gestellte Zwischenspeichertreiberspannung an einen Knoten N810a der Zwischenspeichereinheit 810 in Abhängigkeit von der ersten internen Eingangsleitung IDI0 an. Bevorzugt ist der erste Zwischenspeicherübertragungstransistor 820a mit dem Zwischenspeichertreibertransistor 825a verbunden und wird in Abhängigkeit von Daten auf der ersten internen Eingangsleitung IDI0 angesteuert. Wenn folglich Daten mit einem logischen ”H”-Zustand an die erste interne Eingangsleitung IDI0 angelegt werden, wenn die Pufferauswahladresse Yp0 in einem logischen ”H”-Zustand ist, liegt über den ersten Zwischenspeicherübertragungstransistor 820a die Massespannung VSS am Knoten N810a der Zwischenspeichereinheit 810 an.
  • Der zweite Zwischenspeicherübertragungstransistor 820b dieses Beispiels stellt die durch den Zwischenspeichertreibertransistor 825a zur Verfügung gestellte Zwischenspeichertreiberspannung dem Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 in Abhängigkeit von der zweiten internen Eingangsleitung nIDI0 zur Verfügung. Bevorzugt sind der zweite Zwischenspeicherübertragungstransistor 820b und der Zwischenspeichertreibertransistor 825a in Serie geschaltet und der zweite Zwischenspeicherübertragungstransistor 820b wird in Abhängigkeit von Daten auf der zweiten internen Eingangsleitung nIDI0 angesteuert. Wenn Daten mit einem logischen ”H”-Zustand an die zweite interne Eingangsleitung nIDI0 angelegt werden, wenn die Pufferauswahladresse Yp0 in einem logischen ”H”-Zustand ist, liegt folglich über den zweiten Zwischenspeicherübertragungstransistor 820b die Massespannung VSS am Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 an.
  • D. h., dass bei dieser Ausführungsform Daten mit einem logischen ”H”-Zustand im Zwischenspeicherknoten NLAT gespeichert werden, wenn der erste Zwischenspeicherübertragungstransistor 820a angeschaltet wird. Wenn andererseits der zweite Zwischenspeicherübertragungstransistor 820b angeschaltet wird, werden Daten mit einem logischen ”L”-Zustand im Zwischenspeicherknoten NLAT gespeichert.
  • In 14 sind Puffereingabepfade RBIN1 und RBIN2 gezeigt, über die die Zwischenspeichertreiberspannung an die Zwischenspeichereinheit 810 übertragen wird. D. h., dass der Übertragungspfad über den Zwischenspeichertreibertransistor 825a und den ersten Zwischenspeicherübertragungstransistor 820a zum Zwischenspeicherknoten NLAT als der erste Puffereingangspfad RBIN1 festgelegt und der Übertragungspfad über den Zwischenspeichertreibertransistor 825a und den zweiten Zwischenspeicherübertragungstransistor 820b zum Zwischenspeicherknoten NLAT als der zweite Puffereingangspfad RBIN2 festgelegt wird.
  • Die Abtastantworteinheit 830 dieses Beispiels wird durch den Tastknoten NSEN0 getrieben, um eine Abtastantwortspannung selektiv an die Zwischenspeicherübertragungseinheit 820 zu übertragen, um dadurch die in dem Zwischenspeicherknoten NLAT gespeicherten Daten zu steuern. Bevorzugt ist die Abtastantwortspannung die Massespannung VSS. Die Abtastantworteinheit 830 umfasst beispielsweise einen Abtastantworttransistor 830a und einen Ausgangsabtasttransistor 830b.
  • Bevorzugt ist der Abtastantworttransistor 830a ein NMOS-Transistor, der in Abhängigkeit von Daten am Abtastknoten NSEN0 angesteuert wird. Der Ausgangsabtasttransistor 830b ist ein NMOS-Transistor, der mit dem Abtastantworttransistor 820a in Serie geschaltet ist und einen Sourceanschluss aufweist, der mit der Massespannung VSS verbunden ist. Wenn der Abtastantworttransistor 830a angeschaltet wird, arbeitet der Ausgangsabtasttransistor 830b in Abhängigkeit von einem Lesezwischenspeichersignal LCH, um die Abtastantwortspannung an die Abtasteinheit 810 über die Abtastübertragungseinheit 820 anzulegen. Weiterhin speichert der Zwischenspeicherknoten NLAT Daten in Abhängigkeit von der Abtastantwortspannung, die zu dem Abtastknoten NSEN0 gehören.
  • Die Abtasteinstelleinheit 860 stellt den Abtastknoten NSEN0 auf eine vorbestimmte Einstellspannung ein. In diesem Beispiel ist die Einstellspannung eine Versorgungsspannung VDD und die Abtasteinstelleinheit 860 umfasst einen Abtasteinstelltransistor 860a. Der Abtasteinstelltransistor 860a ist bevorzugt ein PMOS-Transistor mit einem Sourceanschluss, der mit der Versorgungsspannung VDD, beispielsweise 2,2 V, verbunden ist und in Abhängigkeit von einem Abtasteinstellsignal /PLOAD angesteuert wird.
  • Die Ausgangstreibereinheit 840 wird in Abhängigkeit von der Pufferauswahladresse Yp0 freigegeben. Wenn sie freigegeben ist, treibt die Ausgangstreibereinheit 840 die interne Ausgangsleitung IDOUT0 mit einer vorbestimmten Treiberspannung in Abhängigkeit von in dem Zwischenspeicherknoten NLAT gespeicherten Daten. Wie aus 14 hervorgeht, ist die interne Ausgangsleitung IDOUT0 von dem Zwischenspeicherknoten NLAT und den Puffereingangspfaden RBIN1 und RBIN2 getrennt und elektrisch isoliert.
  • Die Ausgangstreibereinheit 840 umfasst beispielsweise einen ersten Ausgangstreibertransistor 840a und einen zweiten Ausgangstreibertransistor 840b. Der erste Ausgangstreibertransistor 840a wird durch Daten angesteuert, die in dem Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 gespeichert sind. In diesem Beispiel wird der erste Ausgangstreibertransistor 840a angeschaltet, wenn die in dem Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 gespeicherten Daten einen logischen ”H”-Zustand aufweisen. Der zweite Ausgangstreibertransistor 840b ist mit dem ersten Ausgangstreibertransistor 840a in Serie geschaltet. Der zweite Ausgangstreibertransistor 840b wird in Abhängigkeit von der Pufferauswahladresse Yp0 angesteuert, um die interne Ausgangsleitung IDOUT0 mit der Treiberspannung zu treiben. In diesem Beispiel ist die Treiberspannung die Massespannung VSS, die mit dem Sourceanschluss des ersten Ausgangstreibertransistors 840a verbunden ist. Gemäß dieser Ausführungsform wird folglich die interne Ausgangsleitung IDOUT0 mit der Massespannung VSS in Abhängigkeit von einem Übergang der Pufferauswahladresse Yp0 auf einen logischen ”H”-Zustand getrieben, wenn die in dem Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”H”-Zustand aufweisen.
  • Die Pufferauswahleinheit 850 dieses Beispiels steuert das Verbinden des Zwischenspeicherknotens NLAT mit dem Abtastknoten NSEN0. In diesem Beispiel umfasst die Pufferauswahleinheit 850 einen Pufferauswahltransistor 850a, der ein NMOS-Transistor ist und in Abhängigkeit von dem Pufferauswahlsignal PBSLT angesteuert wird. Wenn der Spannungspegel des Pufferauswahlsignals PBSLT auf einen logischen ”H”-Zustand verändert wird, werden die Daten im Zwischenspeicherknoten NLAT zum Abtastknoten NSEN0 über den Pufferauswahltransistor 850a übertragen, von wo aus sie dann zur Bitleitung BL0 übertragen werden können.
  • 15 zeigt ein Beispiel des Seitenpufferdekodierers NWDE0 von 11. Die verbleibenden Seitenpufferdekodierer NWDE<63:1> können in ähnlicher Weise konfiguriert sein.
  • Der Seitenpufferdekodierer NWDE0 hat zwei primäre Funktionen. Zuerst überträgt der Seitenpufferdekodierer NWDE0 selektiv Ausgangsdaten, die zu Daten auf der internen Ausgangsleitung IDOUT0 gehören, zur globalen Ausgangsleitung GDOUT. Zweitens überträgt der Seitenpufferdekodierer NWDE0 Daten, die zu Eingangsdaten auf der ersten globalen Eingangsleitung GDI und der zweiten globalen Eingangsleitung nGDI gehören, zu der ersten internen Eingangsleitung IDI0 bzw. der zweiten internen Eingangsleitung nIDI0.
  • Der Seitenpufferdekodierer NWDE0 des Beispiels von 15 umfasst erste bis dritte Dekodierlogikgatter 1201, 1203 und 1205, einen Inverter 1206 und einen Dekodiertransistor 1207.
  • Hierbei werden die y-Adresssignale Yq<7:0> als Hauptauswahladressen und die y-Adresssignale Yr<7:0> als Subauswahladressen bezeichnet, siehe auch 11.
  • Das erste Dekodierlogikgatter 1201 führt eine logische Operation mit der Hauptauswahladresse Yq0 und der Subauswahladresse Yr0 aus und gibt das Ergebnis der logischen Operation als ein Blockdekodiersignal /BLDEC aus. In diesem Beispiel ist das erste Dekodierlogikgatter 1201 ein NAND-Gatter, welches eine NAND-Operation mit der Hauptauswahladresse Yq0 und der Subauswahladresse Yr0 ausführt und das NAND-Operationsergebnis als das Blockdekodiersignal /BLDEC ergibt. In diesem Fall wird das Blockdekodiersignal /BLDEC mit einem logischen ”L”-Zustand aktiviert, wenn sowohl die Hauptauswahladresse Yq0 als auch die Subauswahladresse Yr0 mit einem logischen ”H”-Zustand aktiviert sind.
  • Das zweite Dekodierlogikgatter 1203 wird in Abhängigkeit von dem Blockdekodiersignal /BLDEC freigegeben und stellt logische Operationsergebnisse für die erste interne Eingangsleitung IDI0 in Abhängigkeit von Daten auf der ersten globalen Eingangsleitung GDI zur Verfügung. In diesem Beispiel ist das zweite Dekodierlogikgatter 1203 ein NOR-Gatter, welches eine NOR-Operation mit dem Blockdekodiersignal /BLDEC und Daten auf der ersten globalen Eingangsleitung GDI ausführt. In diesem Fall invertiert das zweite Dekodierlogikgatter 1203 Daten auf der ersten globalen Eingangsleitung GDI und stellt das invertierte Ergebnis für die erste interne Eingangsleitung IDI0 zur Verfügung, wenn sich das Blockdekodiersignal /BLDEC in einem logischen ”L”-Zustand befindet, d. h. wenn sich sowohl die Hauptauswahladresse Yq0 als auch die Subauswahladresse Yr0 in einem logischen ”H”-Zustand befinden.
  • Das dritte Dekodierlogikgatter 1205 wird in Abhängigkeit von dem Blockdekodiersignal /BLDEC freigegeben und stellt logische Operationsergebnisse für die zweite interne Eingangsleitung nIDI0 in Abhängigkeit von Daten auf der zweiten globalen Eingangsleitung nGDI zur Verfügung. In diesem Beispiel ist das dritte Dekodierlogikgatter 1205 ein NOR-Gatter, welches eine NOR-Operation mit dem Blockdekodiersignal /BLDEC und Daten auf der zweiten globalen Eingangsleitung nGDI ausführt. In diesem Fall invertiert das dritte Dekodierlogikgatter 1205 Daten auf der zweiten globalen Eingangsleitung nGDI und stellt die invertierten Daten für die zweite interne Eingangsleitung nIDI0 zur Verfügung, wenn sich das Blockdekodiersignal /BLDEC in einem logischen ”L”-Zustand befindet, d. h. wenn sich sowohl die Hauptauswahladresse Yq0 als auch die Subauswahladresse Yr0 in einem logischen ”H”-Zustand befinden.
  • Der Inverter 1206 invertiert das Blockdekodiersignal /BLDEC, um den Dekodiertransistor 1207 anzusteuern. In diesem Beispiel stellt folglich der Dekodiertransistor 1207 Daten auf der internen Ausgangsleitung IDOUT0 der globalen Ausgangsleitung GDOUT zur Verfügung, wenn das Blockdekodiersignal /BLDEC mit einem logischen ”L”-Zustand aktiviert ist.
  • In diesem Beispiel umfasst der nichtflüchtige Speicher 64 Seitenpufferdekodierer NWDE<63:0>. Die Seitenpufferdekodierer NWDE<63:0> werden basierend auf einer Kombination der Hauptauswahladressen Yq<7:0> und der Subauswahladressen Yr<7:0> individuell ausgewählt. Die Hauptauswahladressen Yq<7:0> werden zur Auswahl einer von acht Gruppen mit jeweils acht Pufferdekodierern aus den 64 Seitenpufferdekodierern NWDE<63:0> verwendet und die Subauswahladressen Yr<7:0> werden zur Auswahl eines der acht Seitenpufferdekodierern innerhalb der ausgewählten Gruppe verwendet. Wie oben bereits erwähnt, werden die Pufferauswahladressen Yp<7:0> ebenfalls zur Auswahl einzelner aus den acht Seitenpuffern verwendet, die zu dem ausgewählten Pufferdekodierer gehören.
  • Bei der vorliegenden Ausführungsform beträgt die absolute Anzahl von Spaltenadressbusleitungen 24, d. h. deutlich weniger als die 40 Spaltenadressleitungen des herkömmlichen Speicherbauelements von 8.
  • Wie oben beschrieben, ist die interne Ausgangsleitung IDOUT0 von dem Zwischenspeicherknoten NLAT und den Puffereingangspfaden RBIN1 und RBIN2 elektrisch isoliert. Folglich kann eine Störung von im Zwischenspeicherknoten NLAT eines ausgewählten Seitenpuffers, beispielsweise NWBUF0, minimiert werden, die andernfalls von in den anderen Seitenpuffern, beispielsweise den Seitenpuffern NWBUF<7:1>, gespeicherten Daten und Ladungen auf der internen Ausgangsleitung IDOUT0 hervorgerufen werden kann.
  • Beispiele von Lese-, Programmier- und Löschbetriebsarten der oben beschriebenen Ausführungsformen werden nachfolgend beschrieben. Bei den folgenden Ausführungen wird auch auf das unter Bezugnahme auf 11 bis 15 Ausgeführte verwiesen.
  • Zuerst wird eine Lesebetriebsart unter Bezugnahme auf 16A und 16B beschrieben. 16A ist ein Flussdiagramm zur Illustration eines Betriebsverfahrens für einen Seitenpuffer NWBUF zur Ausgabe von in einer ausgewählten Speicherzelle MCsel gespeicherten Daten, siehe auch 12.
  • In einem Schritt S910 wird der Zwischenspeicherknoten NLAT mit Daten mit einem logischen ”H”-Zustand bzw. einem ”ersten logischen Zustand” oder einem logischen ”L”-Zustand bzw. einem ”zweiten logischen Zustand” initialisiert. Die Initialisierung des Zwischenspeicherknotens NLAT kann durch die erste interne Eingangsleitung IDI0 und/oder die zweite interne Eingangsleitung nIDI0 erfolgen.
  • In einer normalen Lesebetriebsart gemäß dieser Ausführungsform wird der Zwischenspeicherknoten NLAT mit Daten des zweiten logischen Zustands initialisiert. Zur Initialisierung des Zwischenspeicherknotens NLAT mit dem zweiten logischen Zustand wird die Pufferauswahladresse Yp0 mit einem ”H”-Puls und die zweite interne Eingangsleitung nIDI0 ebenfalls mit einem logischen ”H”-Puls erzeugt. In diesem Fall bleibt die erste interne Eingangsleitung IDI0 auf einem logischen ”L”-Zustand. Danach wird der Zwischenspeicherknoten NLAT mit Daten mit einem logischen ”L”-Zustand initialisiert, d. h. mit dem zweiten logischen Zustand.
  • In einer Löschverifikationslesebetriebsart gemäß dieser Ausführungsform wird der Zwischenspeicherknoten NLAT mit Daten mit dem ersten logischen Zustand initialisiert. Zur Initialisierung des Zwischenspeicherknotens NLAT mit dem ersten logischen Zustand wird die Pufferauswahladresse Yp0 mit einem Logischen ”H”-Puls und die erste interne Eingangsleitung IDI0 ebenfalls mit einem logischen ”H”-Puls beaufschlagt. In diesem Fall bleibt die zweite interne Eingangsleitung nIDI0 in einem logischen ”L”-Zustand. Danach wird der Zwischenspeicherknoten NLAT mit Daten mit einem Logischen ”H”-Zustand initialisiert, d. h. mit dem ersten logischen Zustand.
  • In einem Schritt S950 werden die auf der Bitleitung BL0 erzeugten Daten, die zu den in der ausgewählten Speicherzelle MCsel gespeicherten Daten gehören, in dem Zwischenspeicherknoten NLAT gespeichert.
  • 16B ist ein Flussdiagramm zur Beschreibung der Schritte S951, S953 und S955, die als der Schritt S950 von 16A ausgeführt werden können. In diesem Beispiel wird ein Schritt S951a bevorzugt ausgeführt, er kann jedoch auch unterbleiben.
  • Im Schritt S951 wird der Abtastknoten NSEN0 auf die Versorgungsspannung VDD bzw. die Einstellspannung durch den Abtasteinstelltransistor 860a der Abtasteinstelleinheit 860 eingestellt. Die Einstellspannung steuert die Abtastantworteinheit 830, die in Abhängigkeit von dem Lesezwischenspeichersignal LCH freigegeben wird, um die Abtastantwortspannung an die Zwischenspeicherübertragungseinheit 820 anzulegen. Weiterhin wird das Bitleitungsabschaltsignal BLSHF auf einen logischen ”L”-Zustand verändert.
  • In diesem Beispiel umfasst der Schritt S951 den Schritt S951a und einen Schritt S951b. Im Schritt S951a wird ein Spannungspegel des Abtasteinstellsignals /PLOAD für eine vorbestimmte Zeitdauer auf einer ersten vorläufigen Spannung VPRE1 gehalten, um ein Unterschwingen der Versorgungsspannung VDD zu verhindern. Im Schritt S951b wird das Abtasteinstellsignal /PLOAD auf den logischen "L"-Zustand verändert.
  • In einem Schritt S953 stellt die Abtastantworteinheit 830 die Abtastantwortspannung der Zwischenspeicherübertragungseinheit 820 in Abhängigkeit von den auf der Bitleitung BL0 erzeugten Daten zur Verfügung. In diesem Beispiel umfasst der Schritt S953 Schritte S953a, S953b und S953c.
  • Im Schritt S953a nimmt das Abtasteinstellsignal /PLOAD einen logischen ”H”-Zustand ein. Folglich wird der Einstellzustand des Abtastknotens NSEN0 freigegeben und der Abtastknoten NSEN0 nimmt nun einen floatenden Zustand ein. Im Schritt S953b wird der Bitleitungsabschalttransistor 870a angeschaltet, so dass der floatende Abtastknoten NSEN0 mit der Bitleitung BL0 verbunden wird. Folglich empfängt der Abtastknoten NSEN0 die auf der Bitleitung BL0 erzeugten Daten.
  • Wenn die ausgewählte Speicherzelle MCsel eine abgeschaltete Zelle ist, wird der Spannungspegel des Abtastknotens NSEN0 folglich in etwa auf der Versorgungsspannung VDD gehalten. Wenn andererseits die ausgewählte Speicherzelle MCsel eine angeschaltete Zelle ist, wird der Spannungspegel des Abtastknotens NSEN0 in etwa auf der Massespannung VSS gehalten.
  • Im Schritt S953c stellt die Abtastantworteinheit 830 selektiv die Abtastantwortspannung gemäß dem Abtastknoten NSEN0 der Zwischenspeicherübertragungseinheit 820 zur Verfügung. D. h., dass die Abtastantworteinheit 830 die Abtastantwortspannung, VSS in diesem Beispiel, an die Zwischenspeicherübertragungseinheit 820 anlegt, wenn das Lesezwischenspeichersignal LCH mit einem ”H”-Puls erzeugt wird, wenn die ausgewählte Speicherzelle MCsel abgeschaltet ist und der Spannungspegel des Abtastknotens NSEN0 in etwa auf der Versorgungsspannung VDD gehalten wird. Wenn andererseits die ausgewählte Speicherzelle MCsel eine angeschaltete Zelle ist und der Spannungspegel des Abtastknotens NSEN0 in etwa auf der Massespannung VSS gehalten wird, wird die Abtastantwortspannung nicht an die Zwischenspeicherübertragungseinheit 820 angelegt, selbst wenn das Lesezwischenspeichersignal LCH als ein ”H”-Puls erzeugt wird.
  • In einem Schritt S955 wird der Zwischenspeicherknoten NLAT in Abhängigkeit von der an die Zwischenspeicherübertragungseinheit 820 angelegten Abtastantwortspannung umgeschaltet.
  • Wie oben unter Bezugnahme auf den Schritt S910 beschrieben, wird der Zwischenspeicherknoten NLAT in einer normalen Lesebetriebsart mit Daten des zweiten logischen Zustands initialisiert. In diesem Fall befindet sich im Schritt S955 die erste interne Eingangsleitung IDI0 in einem logischen ”H”-Zustand und die zweite interne Eingangsleitung nIDI0 in einem logischen ”L”-Zustand. Wenn die ausgewählte Speicherzelle MCsel eine ausgeschaltete bzw. eine programmierte Zelle ist, wird der Zwischenspeicherknoten NLAT folglich von einem logischen ”L”-Zustand bzw. zweiten logischen Zustand auf einen logischen ”H”-Zustand bzw. ersten logischen Zustand umgeschaltet. Wenn jedoch die ausgewählte Speicherzelle MCsel eine angeschaltete bzw. eine gelöschte Zelle ist, bleibt der Zwischenspeicherknoten NLAT im logischen ”L”-Zustand bzw. dem zweiten logischen Zustand.
  • In der Löschverifikationslesebetriebsart wird andererseits der Zwischenspeicherknoten NLAT mit Daten des ersten logischen Zustands initialisiert, wie dies bereits unter Bezugnahme auf Schritt 910 oben beschrieben wurde. In diesem Fall befindet sich im Schritt S955 die erste interne Eingangsleitung IDI0 in einem logischen ”L”-Zustand und die zweite interne Eingangsleitung nIDI0 in einem logischen ”H”-Zustand. Wenn die ausgewählte Speicherzelle MCsel eine abgeschaltete bzw. eine nicht gelöschte Zelle ist, wird folglich der Zwischenspeicherknoten NLAT von einem logischen ”H”-Zustand bzw. ersten logischen Zustand auf einen logischen ”L”-Zustand bzw. zweiten logischen Zustand umgeschaltet. Wenn andererseits die ausgewählte Speicherzelle MCsel eine angeschaltete bzw. eine gelöschte Zelle ist, bleibt der Zwischenspeicherknoten NLAT auf dem logischen ”H”-Zustand bzw. ersten logischen Zustand.
  • Erneut bezugnehmend auf 16A wird die Ausgangstreibereinheit 840 durch die im Zwischenspeicherknoten NLAT gespeicherten Daten in einem Schritt S970 gesteuert. Die interne Ausgangsleitung IDOUT0 wird folglich selektiv durch eine Treiberspannung bzw. die Massespannung VSS getrieben. Wenn die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”H”-Pegel aufweisen, wird folglich die interne Ausgangsleitung IDOUT0 mit der Massespannung VSS in Abhängigkeit von der Pufferauswahladresse Yp0 getrieben. Wenn jedoch die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”L”-Pegel aufweisen, bleibt die interne Ausgangsleitung IDOUT0 in ihrem initialen logischen Zustand, d. h. der Versorgungsspannung VDD, selbst wenn die Pufferauswahladresse Yp0 auf einen logischen ”H”-Zustand übergeht.
  • Ein Beispiel einer normalen Lesebetriebsart wird nachfolgend detailliert unter Bezugnahme auf das in 17 gezeigte Timingdiagramm beschrieben. 17 ist ein Timingdiagramm einer normalen Lesebetriebsart, welches verschiedene Signalspannungen und Knotenspannungen des in 11 bis 15 gezeigten Speicherbauelements zeigt. In der Lesebetriebsart werden in eine ausgewählte Speicherzelle MCsel geschriebene Daten ausgelesen und die ausgelesenen Daten ausgegeben.
  • Zur Beschreibung wird die in 17 beschriebene Lesebetriebsart in sechs Intervalle aufgeteilt, nämlich in ein Bitleitungsentlade- und Seitenpufferrücksetzintervall, nachfolgend als ”READ1”-Intervall bezeichnet, ein Bitleitungsvorladeintervall, nachfolgend als ”READ2”-Intervall bezeichnet, ein Bitleitungseinstellintervall, nachfolgend als ”READ3”-Intervall bezeichnet, ein Abtastintervall, nachfolgend als ”READ4”-Intervall, ein Erholungsintervall, nachfolgend als ”READ5”-Intervall bezeichnet, und ein Datenausleseintervall, nachfolgend als ”READ6”-Intervall bezeichnet.
  • Das ”READ1”-Intervall wird aus Beschreibungsgründen in ein Seitenpufferrücksetzintervall, nachfolgend als ”READ1a”-Intervall bezeichnet, und ein Bitleitungsentladeintervall, nachfolgend als ”READ1b”-Intervall bezeichnet, aufgeteilt. Während des READ1a-Intervalls wird der Zwischenspeicherknoten NLAT des Seitenpuffers auf einen logischen ”L”-Zustand zurückgesetzt, d. h. auf die Massespannung VSS. Nachfolgend werden während des READ1b-Intervalls die gerade Bitleitung BLe0, die ungerade Bitleitung BLo0 und die Bitleitung BL0 auf die Massespannung VSS entladen, d. h. auf einen Datenwert mit einem logischen ”L”-Zustand eingestellt.
  • Ein Rücksetzen des Zwischenspeicherknotens NLAT während des READ1a-Intervalls findet wie folgt statt. Während des READ1a-Intervalls wird der Zwischenspeichertreibertransistor 825a an einem Zeitpunkt tR1 angeschaltet, da die Pufferauswahladresse Yp0 in einem logischen ”H”-Zustand ist. Da weiterhin sowohl die Hauptauswahladresse Yq0 und die Subauswahladresse Yr0 einen logischen ”H”-Pegel aufweisen, ändert sich das Blockauswahlsignal /BLDEC an einem Zeitpunkt tR2 in einen logischen ”L”-Zustand. In diesem Fall befindet sich die erste globale Eingangsleitung GDI in einem logischen ”H”-Zustand und die zweite globale Eingangsleitung nGDI in einem logischen ”L”-Zustand. Folglich befindet sich die erste interne Eingangsleitung IDI0 in einem logischen ”L”-Zustand und die zweite interne Eingangsleitung nIDI0 in einem logischen ”H”-Zustand, siehe Zeitpunkt tR3. Folglich wird der erste Zwischenspeicherübertragungstransistor 820a abgeschaltet und der zweite Zwischenspeicherübertragungstransistor 820b angeschaltet. Folglich ändert der Knoten N810a der Zwischenspeichereinheit 810 seinen logischen Zustand auf einen ”H”-Zustand und der Zwischenspeicherknoten NLAT wird auf einen Logischen ”L”-Zustand zurückgesetzt.
  • Die Entladung der Bitleitungen BLe0, BLo0 und BL0 während des Intervalls READ1b wird nachfolgend beschrieben. Hierbei wird angenommen, dass die oberste Speicherzelle MCsel in der linken Speicherzellenkette STe0 von 12 ausgewählt ist.
  • Während des Intervalls READ1b wird eine Lesespannung VREAD, beispielsweise 5 V, an die nicht ausgewählten Wortleitungen WL<n-2:0> angelegt und an die ausgewählte Wortleitung WLn-1 wird die Massespannung VSS angelegt. Die Lesespannung VREAD wird an die Kettenauswahlleitung SSL und an die Masseauswahlleitung GSL angelegt und an die gemeinsame Sourceleitung CSL wird die Massespannung VSS angelegt.
  • Weiterhin verbleibt eine Bitleitungsspannungsleitung BLPWR auf dem Massespannungspegel VSS und das gerade Abschirmsignal SHLDe, das ungerade Abschirmsignal SHLDo, der Spannungspegel des geraden Bitleitungsauswahlsignals BLSLTe und das Abtastknotenblocksignal SOBLK werden auf einen Pegel der Versorgungsspannung VDD gendert. Folglich werden die Bitleitungen BLe, BLe0 und BLo0 bis auf die Massespannung VSS entladen, was Daten mit einem logischen ”L”-Zustand entspricht.
  • Während des nachfolgenden Intervalls READ2 werden die gerade Bitleitung BLe0 und die Bitleitung BL0 bis auf eine vorbestimmte Vorladespannung vorgeladen, beispielsweise auf 0,8 V, um einen Datenwert in der ausgewählten Speicherzelle MCsel abzutasten.
  • Danach wird während des Intervalls READ2 eine erste Spannung an die ausgewählte Wortleitung WLn-1 und eine zweite Spannung an die verbleibenden, nicht ausgewählten Wortleitungen WL<n-2:0> angelegt. In diesem Beispiel ist die erste Spannung die Massespannung VSS und die zweite Spannung ist die Lesespannung VREAD. Folglich wird der An-/Aus-Zustand der ausgewählten Speicherzelle MCsel durch die darin gespeicherten Daten gesteuert. D. h., wenn die in der ausgewählten Speicherzelle MCsel gespeicherten Daten einen logischen Wert von ”1” aufweisen, befindet sich die ausgewählte Speicherzelle MCsel in einem angeschalteten bzw. in einem An-Zustand, wohingegen sich die ausgewählte Speicherzelle MCsel in einem Aus-Zustand befindet, wenn die gespeicherten Daten einen logischen Wert von ”0” aufweist.
  • Während des Intervalls READ2 wird das gerade Abschirmsignal SHLDe auf einen logischen ”L”-Zustand verändert, um den NMOS-Transistor 511 abzuschalten, um die gerade Bitleitung BLe0 mit der Bitleitungsspannungsleitung BLPWR an einem Zeitpunkt tR4 zu verbinden. Folglich wird das Entladen der geraden Bitleitung BLe0 und der Bitleitung BL0 freigegeben. Zu diesem Zeitpunkt wird das ungerade Abschirmsignal SHLDo auf dem Versorgungsspannungspegel VDD gehalten, so dass der NMOS-Transistor 512 in einem An-Zustand verbleibt. Folglich bleibt die ungerade Bitleitung BLo0 auf dem Massespannungspegel VSS und dient als eine Abschirmleitung zwischen geraden Bitleitungen BLe0.
  • Weiterhin wird die Spannung des Abtasteinstellsignals /PLOAD von der ersten Versorgungsspannung VDD auf eine erste vorläufige Spannung VPRE1 während einer vorbestimmten Zeitdauer reduziert und wird dann an einem Zeitpunkt tR5 bis auf die Massespannung VSS abgesenkt. Folglich wird der Abtasteinstelltransistor 860a angeschaltet, so dass der Abtastknoten NSEN0 auf die Versorgungsspannung VDD geändert wird, wobei dies die Einstellspannung ist.
  • Gemäß diesem Ausführungsbeispiel beträgt die vorläufige Spannung VPRE1 des Abtasteinstellsignals /PLOAD ca. 1,0 V, was zwischen der Massespannung VSS und der Versorgungsspannung VDD liegt. Das Abtasteinstellsignal /PLOAD wird bei der ersten vorläufigen Spannung VPRE1 für die vorbestimmte Zeitdauer gehalten, um ein Leistungsrauschen aufgrund eines Unterschwingens zu reduzieren.
  • In diesem Fall wird das Bitleitungsabschaltsignal BLSHF auf eine zweite vorbestimmte Spannung VPRE2 verändert, die zwischen der Versorgungsspannung VDD und der Massespannung VSS liegt. Dies bewirkt, dass der Abtastknoten NSEN0 und die Bitleitung BL0 elektrisch miteinander verbunden werden. Wie oben beschrieben, steuert das Bitleitungsabschaltsignal BLSHF den Bitleitungsabschalttransistor 870a mit der zweiten vorläufigen Spannung VPRE2 an, wodurch die Bitleitungen BL0 und BLe0 auf einen vorgegebenen Pegel aufgrund von einem durch den Abtasteinstelltransistor 860a zur Verfügung gestellten Strom vorgeladen werden. Aufgrund der Schwellenspannung des Bitleitungsabschalttransistor 870a ist der vorgegebene Pegel niedriger als die zweite vorläufige Spannung VPRE2.
  • Weiterhin werden die Spannungspegel des geraden Bitleitungsauswahlsignals BLSLTe und des Abtastknotenblocksignals SOBLK auf die Lesespannung VREAD verändert, so dass ein ausreichender Strom durch den Bitleitungsabschalttransistor 870a fließt.
  • Danach wird das Intervall READ3 ausgeführt, in dem die Bitleitung BL0 Daten abtastet und zur Verfügung stellt, die in der ausgewählten Speicherzelle MCsel gespeichert sind.
  • Detaillierter wird während des Intervalls READ3 das Bitleitungsabschaltsignal BLSHF auf die Massespannung VSS eingestellt, um den Bitleitungsabschalttransistor 870a an einem Zeitpunkt tR6 abzuschalten. Dies bewirkt, dass die Bitleitung BL0 elektrisch von dem Abtastknoten NSEN0 isoliert wird und die Bitleitung BL0 mit der Datenbereitstellung fortfährt.
  • Wenn die ausgewählte Speicherzelle MCsel angeschaltet ist bzw. einen An-Zustand aufweist, werden Daten auf der Bitleitung BL0 auf die gemeinsame Sourceleitung CSL entladen. Folglich nähert sich der Spannungspegel der Bitleitung BL0 der Massespannung VSS. Wenn die ausgewählte Speicherzelle andererseits einen Aus-Zustand aufweist, bleibt der Spannungspegel der Bitleitung 810 im Wesentlichen unverändert, bis auf Änderungen aufgrund von Leckstromen.
  • Der Abtasteinstelltransistor 860a bleibt für den größten Teil des Intervalls READ3 in einem An-Zustand, wird jedoch an einem Zeitpunkt tR8 unmittelbar vor dem Ende des Intervalls READ3 abgeschaltet. Der Abtastknoten NSEN0 bleibt folglich auf der Versorgungsspannung VDD und nimmt einen floatenden Zustand ein.
  • Nachfolgend wird das Intervall READ4 ausgeführt, in dem Daten, die auf der Bitleitung BL0 erzeugt wurden, d. h. zum Spannungspegel auf der Bitleitung gehören, in dem Zwischenspeicherknoten NLAT des Seitenpuffers NWBUF0 gespeichert werden.
  • Hierbei wird der im Intervall READ3 erzeugte floatende Zustand des Abtastknotens NSEN0 anfänglich aufrecht erhalten, während das Bitleitungsabschaltsignal BLSHF auf eine dritte vorläufige Spannung VPRE3 verändert wird, um den Bitleitungsabschalttransistor 870a anzuschalten.
  • Gemäß diesem Ausführungsbeispiel liegt die dritte vorläufige Spannung VPRE3 zwischen der Massespannung VSS und der Versorgungsspannung VDD und ist um eine vorbestimmte Spannungsdifferenz niedriger als die zweite vorläufige Spannung VPRE2, die zu einer Abtastmarke gehört. Der Spannungspegel des Abtastknotens NSEN0 wird folglich anhand des auf der Bitleitung BL0 erzeugten Spannungspegels bestimmt.
  • In diesem Fall verändert sich zu einem Zeitpunkt tR9 der Datenwert auf der ersten internen Eingangsleitung IDI0 auf einen logischen ”H”-Zustand, so dass der erste Zwischenspeicherübertragungstransistor 820a angeschaltet wird.
  • Der Zwischenspeicherknoten NLAT speichert Daten im Sensorknoten NSEN0 in Abhängigkeit von dem Lesezwischenspeichersignal LCH, die durch den Spannungspegel der Bitleitung BL0 bestimmt werden und zu den in der ausgewählten Speicherzelle MCsel gespeicherten Daten gehören.
  • D. h., dass der Spannungspegel der Bitleitung BL0 und des Abtastknotens NSEN0 dicht bei der Massespannung VSS liegt, wenn die ausgewählte Speicherzelle MCsel angeschaltet ist. Folglich verbleiben Daten im Zwischenspeicherknoten NLAT in einem logischen ”L”-Zustand, selbst wenn das Lesezwischenspeichersignal LCH mit einem logischen ”H”-Zustand freigeschaltet wird.
  • Wenn die ausgewählte Speicherzelle MCsel andererseits ausgeschaltet ist, wird der Spannungspegel auf einem logischen ”H”-Zustand gehalten, da der Bitleitungsabschalttransistor 870a aufgrund der Differenz zwischen der zweiten und der dritten vorläufigen Spannung VPRE2 und VPRE3 nicht angeschaltet werden kann, wobei die Spannungspegel der Bitleitung BL0 und des Abtastknotens NSEN0 geringfügig von den vorgeladenen Spannungspegeln aufgrund von Leckströmen abfallen können. Wenn das Lesezwischenspeichersignal LCH auf einen logischen ”H”-Zustand freigegeben wird, werden folglich die Daten im Zwischenspeicherknoten NLAT in einen logischen ”H”-Zustand umgeschaltet.
  • Danach wird das Intervall READ5 ausgeführt, in dem die Bitleitung BL0 und der Abtastknoten NSEN0 zurückgesetzt werden.
  • Während des Intervalls READ5 wird das gerade Abschirmsignal SHLDe auf den Versorgungsspannungspegel VDD geändert und sowohl das gerade Bitleitungsauswahlsignal BLSLTe als auch das Abtastknotenblocksignal SOBLK werden von dem Lesespannungspegel VREAD auf den Versorgungsspannungspegel VDD geändert. Die Bitleitung BL0 und der Abtastknoten NSEN0 werden folglich auf die Massespannung VSS an einem Zeitpunkt tR11 zurückgesetzt.
  • Weiterhin werden die nicht ausgewählten Wortleitungen WL<n-2:0>, das Kettenauswahlsignal SSL und die Masseauswahlleitung GSL alle von der Lesespannung VREAD zur Massespannung VSS geändert.
  • Danach wird das Intervall READ6 ausgeführt, während dem Daten an die globale Ausgangsleitung GDOUT über die interne Ausgangsleitung IDOUT0 ausgegeben werden, die zu den im Intervall READ4 im Zwischenspeicherknoten NL4T gespeicherten Daten gehören.
  • Während des Intervalls READ6 werden die Pufferauswahladresse Yp0 und das Blockdekodiersignal /BLDEC jeweils in Form von Pulssignalen aktiviert. Als Folge hiervon werden zu dem Zwischenspeicherknoten NLAT korrespondierende Daten an die globale Ausgangsleitung GDOUT über die interne Ausgangsleitung IDOUT0 übertragen.
  • In diesem Ausführungsbeispiel wird die globale Ausgangsleitung GDOUT auf die Versorgungsspannung VDD durch einen nicht gezeigten Ausgangsleitungsvorladeschaltkreis vorgeladen, bevor das Blockdekodiersignal /BLDEC aktiviert wird.
  • Wenn die ausgewählte Speicherzelle MCsel angeschaltet ist, weisen Daten im Zwischenspeicherknoten NLAT einen logischen ”L”-Zustand auf, wodurch an die globale Ausgangsleitung GDOUT übertragene Daten einen logischen ”H”-Zustand einnehmen. Wenn andererseits die ausgewählte Speicherzelle MCsel abgeschaltet ist, weisen Daten im Zwischenspeicherknoten NLAT einen logischen ”H”-Zustand auf, wodurch an die globale Ausgangsleitung GDOUT übertragene Daten auf einen logischen ”L”-Zustand entladen werden.
  • Eine Programmierbetriebsart gemäß einer Ausführungsform der Erfindung wird nachfolgend unter Bezugnahme auf das in 18 gezeigte Flussdiagramm beschrieben. Die Programmierbetriebsart wird zum Laden von Eingangsdaten in eine ausgewählte Speicherzelle MCsel der Speicherzellenmatrix ausgeführt.
  • In einem Schritt S1110 wird der Zwischenspeicherknoten NLAT initialisiert. Der Zwischenspeicherknoten NLAT wird mit Daten des ersten logischen Zustands bzw. mit dem logischen ”H”-Zustand oder des zweiten logischen Zustand bzw. mit dem logischen ”L”-Zustand durch die erste interne Eingangsleitung IDI0 oder die zweite interne Eingangsleitung nIDI0 initialisiert. Im vorliegenden Ausführungsbeispiel wird der Zwischenspeicherknoten NLAT in einen Programmiersperrzustand durch die erste interne Eingangsleitung IDI0 initialisiert, der dem ersten logischen Zustand bzw. dem logischen ”H”-Zustand entspricht.
  • In einem Schritt S1130 stellt die Zwischenspeicherübertragungseinheit 820 die Zwischenspeichertreiberspannung der Zwischenspeichereinheit 810 entweder über die erste oder die zweite interne Eingangsleitung IDI0 bzw. nIDI0 zur Verfügung, wobei die Zwischenspeichertreiberspannung die Massespannung VSS ist, die durch die Zwischenspeichertreibereinheit 825 zur Verfügung gestellt wird. Weiterhin lädt die Zwischenspeichereinheit 810 Daten mit einem ersten logischen Zustand bzw. einem ”H”-Zustand oder einem zweiten logischen Zustand bzw. einem logischen ”L”-Zustand in den Zwischenspeicherknoten NLAT unter Verwendung der Zwischenspeichertreiberspannung.
  • Wenn die Eingangsdaten einen logischen ”H”-Zustand aufweisen, wird die Pufferauswahladresse Yp0 mit einem logischen ”H”-Puls erzeugt und auf der ersten internen Eingangsleitung IDI0 wird ebenfalls ein logischer ”H”-Puls erzeugt. In diesem Fall verbleibt die zweite interne Eingangsleitung nIDI0 auf einem logischen ”L”-Zustand. Der Zwischenspeicherknoten NLAT verbleibt folglich in dem Programmiersperrzustand, der einem logischen ”H”-Zustand entspricht.
  • Wenn die Eingangsdaten andererseits einen logischen ”L”-Zustand aufweisen, wird die Pufferauswahladresse Yp0 mit einem logischen ”H”-Puls erzeugt und auf der zweiten internen Eingangsleitung nIDI0 wird ebenfalls ein logischer ”H”-Puls erzeugt. In diesem Fall verbleibt die erste interne Eingangsleitung IDI0 auf einem logischen ”L”-Zustand. Der Zwischenspeicherknoten NLAT wird dann von einem logischen ”H”-Zustand auf einen logischen ”L”-Zustand verändert.
  • Bei den gezeigten Ausführungsbeispielen weisen folglich die erste interne Eingangsleitung IDI0 und die zweite interne Eingangsleitung nIDI0 entgegengesetzte logische Zustände auf, wenn Daten geladen werden. Wenn Daten mit einem logischen ”H”-Zustand zur ersten internen Eingangsleitung IDI0 übertragen werden, wenn die Pufferauswahladresse Yp0 in einem Logischen ”H”-Zustand ist, werden Daten mit einem logischen ”H”-Zustand im Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 gespeichert. Wenn statt dessen Daten mit einem logischen ”H”-Zustand an die zweite interne Eingangsleitung nIDI0 übertragen werden, werden Daten mit einem logischen ”L”-Zustand im Zwischenspeicherknoten NLAT der Zwischenspeichereinheit 810 gespeichert.
  • In einem Schritt S1150 werden in den Zwischenspeicherknoten NLAT geladene Daten zur Bitleitung BL0 übertragen. Dieser Vorgang wird nachfolgend detaillierter in Form von Schritten S1151 und S1153 beschrieben.
  • Im Schritt S1151 wird die Pufferauswahleinheit 850 zum Verbinden des Zwischenspeicherknotens NLAT mit dem Abtastknoten NSEN0 und der Bitleitung BL0 angesteuert. D. h., dass das Pufferauswahlsignal PBSLT auf einen logischen ”H”-Zustand übergeht, um den Pufferauswahltransistor 850a anzuschalten. Die Daten im Zwischenspeicherknoten NLAT werden dann an den Abtastknoten NSEN0 übertragen.
  • Im Schritt S1153 wird die Bitleitungsabschalteinheit 870 zum Verbinden des Abtastknotens NSEN0 mit der Bitleitung BL0 angesteuert. Hierzu nimmt das Bitleitungsabschaltsignal BLSHF einen logischen ”H”-Zustand ein, um den Bitleitungsabschalttransistor 870a anzuschalten. Die Daten im Abtastknoten NSEN0 werden dann zur Bitleitung BL0 übertragen.
  • In einem Schritt S1170 wird die ausgewählte Speicherzelle MCsel entsprechend der zur Bitleitung BL0 übertragenen Daten programmiert.
  • Ein Beispiel der Programmierbetriebsart wird nachfolgend detailliert unter Bezugnahme auf das in 19 gezeigte Timingdiagramm beschrieben. 19 ist ein Timingdiagramm einer Programmierbetriebsart, das unterschiedliche Signalspannungen und Knotenspannungen des in 11 bis 15 gezeigten nichtflüchtigen Speicherbauelements zeigt.
  • Zur Beschreibung wird das in 19 gezeigte Timingdiagramm in acht Intervalle aufgeteilt, nämlich ein Seitenpuffereinstellintervall, nachfolgend als ”PROG1”-Intervall bezeichnet, ein Datenladeintervall, nachfolgend als ”PROG2”-Intervall bezeichnet, ein Hochspannungsfreigabeintervall, nachfolgend als ”PROG3”-Intervall bezeichnet, ein Bitleitungseinstellintervall, nachfolgend als ”PROG4”-Intervall bezeichnet, ein Programmierausführungsintervall, nachfolgend als ”PROG5”-Intervall bezeichnet, ein Erholungsintervall, nachfolgend als ”PROG6”-Intervall bezeichnet, ein Verifikationsleseintervall, nachfolgend als ”PROG7”-Intervall bezeichnet, und ein Y-Abtastintervall, nachfolgend als ”PROG8”-Intervall bezeichnet.
  • Im Intervall PROG1 wird der Zwischenspeicherknoten NLAT in einen Programmiersperrzustand überführt, bevor extern angelegte Daten geladen werden. Bei dieser Ausführungsform repräsentiert der Programmiersperrzustand einen Zustand, bei dem die Ausführung der Zellenprogrammierung in Bezug auf die extern angelegten spezifischen Daten nicht benötigt wird. Bei diesem Beispiel wird die Zellenprogrammierung nicht benötigt, wenn Daten mit einem logischen ”H”-Zustand extern angelegt werden.
  • Im gezeigten Ausführungsbeispiel ist die Pufferauswahladresse Yp0 während des Intervalls PROG1 in einem logischen ”H”-Zustand (tP1), um den Zwischenspeichertreibertransistor 825a anzuschalten. Weiterhin wird das Blockdekodiersignal /BLDEC mit einem logischen ”L”-Zustand aktiviert, da sowohl die Hauptauswahladresse Yq0 als auch die Subauswahladresse Yr0 einen logischen ”H”-Zustand aufweisen. In diesem Fall weist die erste globale Eingangsleitung GDI einen aktiven Puls mit einem logischen ”L”-Zustand auf und die zweite globale Eingangsleitung nGDI befindet sich in einem logischen ”H”-Zustand. Folglich weist die erste interne Eingangsleitung IDI0 einen aktiven Puls mit einem logischen ”H”-Zustand (tP2) auf, und die zweite interne Eingangsleitung nIDI0 befindet sich in einem logischen ”L”-Zustand. Der erste Zwischenspeicherübertragungstransistor 820a wird folglich temporär angeschaltet und der zweite Zwischenspeicherübertragungstransistor 820b ist ausgeschaltet. In dieser Weise wird der Zwischenspeicherknoten NLAT auf den Programmiersperrzustand bzw. einen logischen ”H”-Zustand eingestellt.
  • Das Intervall PROG2 wird nachfolgend ausgeführt, während dem extern angelegte Daten in den Zwischenspeicherknoten NLAT des Seitenpuffers NWBUF0 geladen werden.
  • Während des Intervalls PROG2 werden zu den extern eingegebenen Daten gehörende Daten im Zwischenspeicherknoten NLAT in Abhängigkeit von der ersten internen Eingangsleitung IDI0 und der zweiten internen Eingangsleitung nIDI0 gespeichert. Weiterhin werden die im Zwischenspeicherknoten NLAT gespeicherten Daten über die Puffereingangspfade RBIN1 und RBIN2 zur Verfügung gestellt. Der logische Zustand der im Zwischenspeicherknoten NLAT in Abhängigkeit von der ersten internen Eingangsleitung IDI0 gespeicherten Daten ist entgegengesetzt zum logischen Zustand der im Zwischenspeicherknoten NLAT in Abhängigkeit von der zweiten internen Eingangsleitung nIDI0 gespeicherten Daten. D. h., dass bei diesem Beispiel die im Zwischenspeicherknoten NLAT in Abhängigkeit von der ersten internen Eingangsleitung IDI0 gespeicherten Daten einen logischen ”H”-Zustand und die im Zwischenspeicherknoten NLAT in Abhängigkeit von der zweiten internen Eingangsleitung nIDI0 gespeicherten Daten einen logischen ”L”-Zustand aufweisen.
  • Zu einem Zeitpunkt tp4 im Intervall PROG2 weist die Pufferauswahladresse Yp0 einen logischen ”H”-Zustand auf. Da sowohl die Hauptauswahladresse Yq0 als auch die Subauswahladresse Yr0 einen logischen ”H”-Zustand aufweisen, weist das Blockdekodiersignal /BLDEC einen logischen ”L”-Zustand auf. Zu diesem Zeitpunkt ändert sich die erste globale Eingangsleitung GDI oder die zweite globale Eingangsleitung nGDI in einen logischen ”H”-Zustand.
  • D. h., dass die zweite globale Eingangsleitung nGDI auf einen logischen ”L”-Zustand geändert wird, wenn die eingegebenen Daten einen logischen ”L”-Zustand aufweisen. Genauer gesagt, wird die erste interne Eingangsleitung IDI0 auf einen logischen ”L”-Zustand und die zweite interne Eingangsleitung nIDI0 auf einen logischen ”H”-Zustand geändert. Folglich werden Daten mit einem logischen ”L”-Zustand im Zwischenspeicherknoten NLAT gespeichert.
  • Wenn andererseits die eingegebenen Daten einen logischen ”H”-Zustand aufweisen, wird die erste globale Eingangsleitung GDI auf einen logischen ”L”-Zustand geändert. Genauer gesagt, wird die zweite interne Eingangsleitung nIDI0 auf einen logischen ”L”-Zustand und die erste interne Eingangsleitung IDI0 auf einen logischen ”H”-Zustand geändert. Folglich werden Daten mit einem logischen ”H”-Zustand im Zwischenspeicherknoten NLAT gespeichert.
  • Nachfolgend wird das Intervall PROG3 ausgeführt. Hierbei wird eine Gruppe von nicht gezeigten Spannungspumpschaltkreisen des nichtflüchtigen Halbleiterspeicherbauelements freigeschaltet. Im Allgemeinen erzeugen diese Schaltkreise eine Spannung, die größer ist als die Versorgungsspannung VDD. Im gezeigten Ausführungsbeispiel umfasst die Gruppe von Hochspannungspumpschaltkreisen Schaltkreise zur Erzeugung einer Programmierspannung VPGM, beispielsweise 20 V, einer Durchlassspannung VPASS, beispielsweise 7 V bis 9 V, der Lesespannung VREAD, beispielsweise 5 V, usw. Die Gruppe von Hochspannungspumpschaltkreisen kann auch einen Schaltkreis zur Erzeugung einer nicht gezeigten Anhebespannung VPP umfassen, die von einem nicht gezeigten Zeilendekodierer verwendet wird. Die Versorgungsspannung VDD im gezeigten Ausführungsbeispiel beträgt ca. 2,2 V.
  • Während des Intervalls PROG4 wird die mit der ausgewählten Speicherzelle MCsel verbundene gerade Bitleitung BLe0, d. h. die ausgewählte Bitleitung, auf einen Spannungspegel eingestellt, der zu den im Zwischenspeicherknoten NLAT gespeicherten Daten gehört. Weiterhin wird die ungerade Bitleitung BLo0, die nicht mit der ausgewählten Speicherzelle MCsel verbunden ist, d. h. die nicht ausgewählte Bitleitung, auf den Programmiersperrzustand eingestellt.
  • Während des Intervalls PROG4 nimmt der Spannungspegel der Bitleitungsspannungsleitung BLPWR an einem Zeitpunkt tP5 auf den Versorgungsspannungspegel VDD zu. Zu einem Zeitpunkt tP6 nehmen weiterhin die Spannungspegel des geraden Abschirmsignals SHLDe und des ungeraden Abschirmsignals SHLDo auf die Lesespannung VREAD zu. Folglich werden die Spannungspegel der geraden Bitleitung BLe0 und der ungeraden Bitleitung BLo0 auf den Versorgungsspannungspegel VDD geändert, der der Spannung auf der Bitleitungsspannungsleitung BLPWR entspricht, ohne einen Spannungsabfall zu verursachen.
  • Die Spannungspegel des geraden Bitleitungsauswahlsignals BLSLTe und des Abtastknotenblocksignals SOBLK werden ebenfalls auf die Lesespannung VREAD erhöht. Der Spannungspegel des Bitleitungsabschaltsignals BLSHF wird auf einen Spannungspegel VDD+Vt1 erhöht. im gezeigten Ausführungsbeispiel ist die Spannung Vt1 eine vorbestimmte Spannung von ca. 1,5 V.
  • An einem Zeitpunkt tP7 des Intervalls PROG4, nach dem Ablauf einer vorbestimmten Zeitdauer nimmt der Spannungspegel des geraden Abschirmsignals SHLDe wieder auf die Massespannung VSS ab. An einem Zeitpunkt tP8, nachdem das Pufferauswahlsignal PBSLT auf eine erste Referenzspannung VREF1 geändert wird, wird die Spannung SHLDe an einem Zeitpunkt tP9 auf eine fünfte Spannung geändert. Bei dem gezeigten Ausführungsbeispiel ist die fünfte Spannung gleich VDD+Vt1 und die erste Referenzspannung VREF1 beträgt ca. 1,3 V, was zwischen der Massespannung VSS und der fünften Spannung liegt.
  • Die im Zwischenspeicherknoten NLAT gespeicherten Daten werden zu der geraden Bitleitung BLe0 übertragen, die mit der ausgewählten Speicherzelle MCsel verbunden ist. D. h., dass die Spannung der geraden Bitleitung BLe0 0 V wird, wenn die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”L”-Zustand aufweisen. Wenn die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”H”-Zustand aufweisen, bleibt die gerade Bitleitung BLe0 auf dem Versorgungsspannungspegel VDD.
  • Das Intervall PROG5 wird nachfolgend ausgeführt, während dem die an die gerade Bitleitung BLe0 übertragenen Daten in der ausgewählten Speicherzelle MCsel gespeichert werden.
  • Nachdem die Durchlassspannung VPASS an die ausgewählte Wortleitung WLn-1 für eine vorbestimmte Zeitdauer angelegt wird, wird die Programmierspannung VPGM, die die dritte Spannung ist, an einem Zeitpunkt tP10 an die ausgewählte Wortleitung angelegt. Die Programmierspannung VPGM ermöglicht es, Daten mit einem Spannungspegel, der der geraden Bitleitung BLe0 bzw. der Bitleitung BL0 entspricht, in die ausgewählte Speicherzelle MCsel zu programmieren. Weiterhin wird die Durchlassspannung VPASS an die nicht ausgewählten Wortleitungen WL<n-2:0> an einem Zeitpunkt tP11 angelegt. Folglich verbleiben die nicht ausgewählten Speicherzellen MC in ihrem jeweiligen An-Zustand, ohne programmiert zu werden.
  • Der Programmiersperrzustand wird aufrechterhalten, wenn die an die gerade Bitleitung BLe0 im Intervall PROG5 übertragenen Daten einen logischen ”H”-Zustand aufweisen. Wenn andererseits die an die gerade Bitleitung BLe0 übertragenen Daten einen logischen ”L”-Zustand aufweisen, wird die ausgewählte Speicherzelle MCsel durch F-N-Tunneln programmiert. Bei diesem Ausführungsbeispiel kann die Speicherzelle MCsel, in der Daten mit einem logischen ”L”-Zustand gespeichert werden, als eine ”programmierte” Zelle bezeichnet werden.
  • Während des Intervalls PROG5 wird weiterhin die Kettenauswahlleitung SSL auf den Versorgungsspannungspegel VDD geändert, auf der Masseauswahlleitung GSL liegt die Massespannung VSS an und auf der gemeinsamen Sourceleitung CSL liegt eine Spannung von ca. 1,5 V an.
  • Das Intervall PROG6 wird danach ausgeführt, während dem die Wortleitungen WL<n-1:0>, die Bitleitungen BL0, BLe0 und BLo0 und der Abtastknoten NSEN0 bis auf die Massespannung VSS entladen werden.
  • D. h., dass während des Intervalls PROG6 die Bitleitungsspannungsleitung BLPWR die Massespannung VSS beibehält. Das gerade Abschirmsignal SHLDe, das ungerade Abschirmsignal SHLDo, das gerade Bitleitungsauswahlsignal BLSLTe, das Abtastknotenblocksignal SOBLK und das Bitleitungsabschaltsignal BLSHF werden auf die Versorgungsspannung VDD geändert. Folglich werden die Wortleitungen WL<n-1:0>, die Bitleitungen BL0, BLe0 und BLo0 und der Abtastknoten NSEN0 auf die Massespannung VSS entladen.
  • Weiterhin wird das Pufferauswahlsignal PBSLT auf die Massespannung VSS geändert, um die Bitleitung BL0 von dem Zwischenspeicherknoten NLAT elektrisch zu isolieren.
  • Nachfolgend wird das Intervall PROG7 ausgeführt, um die in die Speicherzelle MCsel programmierten Daten abzutasten bzw. zu verifizieren.
  • Die während des Intervalls PROG7 ausgeführten Operationen sind im Wesentlichen identisch mit den bereits beschriebenen Operationen der Lesebetriebsart. Das Intervall PROG7 unterscheidet sich jedoch von der Lesebetriebsart dadurch, dass eine vorbestimmte Verifikationslesespannung an die ausgewählte Wortleitung WLn-1 angelegt wird und dass das Rücksetzen des Seitenpuffers NWBUF0 unterbleiben kann. Da die verbleibenden, während des Intervalls PROG7 ausgeführten Operationen ähnlich wie die der Lesebetriebsart sind, wird diesbezüglich auf die dortige Beschreibung verwiesen.
  • Das Intervall PROG8 wird nachfolgend ausgeführt, während dem unter Verwendung der während des Intervalls PROG7 in den Zwischenspeicherknoten NLAT gespeicherten Daten bestimmt wird, ob die ausgewählte Speicherzelle MCsel ordnungsgemäß programmiert wurde.
  • D. h., dass während des Intervalls PROG8 Daten mit einem logischen ”L”-Zustand an die globale Ausgangsleitung GDOUT ausgegeben werden, so dass ein Freigabesignal erzeugt wird, wenn die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”H”-Zustand aufweisen. Wenn die im Zwischenspeicherknoten NLAT gespeicherten Daten einen logischen ”L”-Zustand aufweisen, werden Daten mit einem logischen ”H”-Zustand an die globale Ausgangsleitung GDOUT ausgegeben, so dass ein Fehlersignal erzeugt wird.
  • Wenn das Fehlersignal während des Intervalls PROGB erzeugt wird, wird eine Programmschleife beginnend beim Intervall PROG4 bis zum Intervall PROGB wiederholt. Wenn das Freigabesignal erzeugt wird, ist die Programmierbetriebsart abgeschlossen.
  • Ein Beispiel einer Löschbetriebsart wird nachfolgend unter Bezugnahme auf das in 20 gezeigte Timingdiagramm beschrieben. 20 ist ein Timingdiagramm einer Löschbetriebsart, bei dem unterschiedliche Signalspannungen und Knotenspannungen des nichtflüchtigen Speicherbauelements von 11 bis 15 gezeigt sind.
  • Zur Beschreibung wird das in 20 gezeigte Timingdiagramm der Löschbetriebsart in sechs Intervalle aufgeteilt, nämlich ein Löschausführungsintervali, nachfolgend als ”ERS1”-Intervall bezeichnet, ein erstes Erholungsintervall, nachfolgend als ”ERS2”-Intervall bezeichnet, ein zweites Erholungsintervall, nachfolgend als ”ERS3”-Intervall bezeichnet, ein erstes Verifikationsleseintervall, nachfolgend als ”ERS4”-Intervall bezeichnet, ein zweites Verifikationsleseintervall, nachfolgend als ”ERS5”-Intervall bezeichnet, und ein Y-Abtastintervall, nachfolgend als ”ERS6”-Interall bezeichnet.
  • Im Intervall ERS1 wird eine Löschspannung VERS an das Substrat der Speicherzellen MC angelegt und eine sechste Spannung wird an die ausgewählten Wortleitungen angelegt, um Daten der zugehörigen Speicherzellen zu löschen. In diesem Ausführungsbeispiel beträgt die Löschspannung VERS ca. 20 V und die sechste Spannung ca. 0,3 V (tE1). Nicht ausgewählte Wortleitungen werden in einen floatenden Zustand gebracht. Die Spannungen dieser nicht ausgewählten Wortleitungen liegt aufgrund der Kopplung mit dem Substrat (tE2) im Bereich der Löschspannung VERS. Eine Löschoperation der mit den nicht ausgewählten Wortleitungen verbundenen Speicherzellen wird folglich nicht ausgeführt.
  • Im intervall ERS1 wird das gerade Abschirmsignal SHLDe, das ungerade Abschirmsignal SHLDo, das gerade Bitleitungsauswahlsignal BLSLTe und das ungerade Bitleitungsauswahlsignal BLSLTo auf eine Spannung ”VERS-Vt2” (tE3 bis tE6) geändert, wohingegen das Abtastknotenblocksignal SOBLK die Versorgungsspannung VDD (tE7) beibehält. In diesem Fall repräsentiert die Spannung ”Vt2” eine Schwellenspannung des NMOS-Hochspannungstransistors. In diesem Beispiel beträgt Vt2 ca. 1,3 V.
  • Die Intervalle ERS2 und ERS3 werden nachfolgend ausgeführt, während denen die Substratspannungen der Speicherzellen MC und die Spannung auf der Bitleitung BL0 zum Abtasten der in der ausgewählten Speicherzelle gespeicherten Daten eingestellt werden.
  • D. h., dass während des Intervalls ERS2 die gemeinsame Sourceleitung CSL entladen wird. Genauer gesagt wird während des Intervalls ERS2 das Substrat der Speicherzelle MC in einen floatenden Zustand gebracht und die auf die Spannung ”VERS-Vt” aufgeladene gemeinsame Sourceleitung CSL wird auf die Massespannung VSS entladen.
  • Weiterhin werden während des Intervalls ERS3 das Substrat und die Bitleitungen BL0, BLe0 und BLo0 entladen. D. h., dass die Bitleitungsspannungsleitung BLPWR auf die Massespannung VSS (tE8) verändert wird und das gerade Abschirmsignal SHLDe, das ungerade Abschirmsignal SHLDo, das gerade Bitleitungsauswahlsignal BLSLTe und das ungerade Bitleitungsauswahlsignal BLSLTo auf die Versorgungsspannung VDD geändert werden (tE9 bis tE12). Die Bitleitungen BL0, BLe0 und BLo0 werden folglich auf die Massespannung VSS entladen.
  • Nachfolgend werden die Intervalle ERS4 und ERS5 ausgeführt, in denen der Zwischenspeicherknoten NLAT zum Abtasten jeglicher nicht gelöschter Daten der Speicherzelle MC eingestellt wird. Dies bewirkt, dass die in der Speicherzelle MC gespeicherten Daten abgetastet und im Zwischenspeicherknoten NLAT gespeichert werden.
  • D. h., dass während des Intervalls ERS4 die Daten der Speicherzelle MC, die mit der geraden Bitleitung BLe0 verbunden ist und während des Intervalls ERS1 nicht gelöscht wurde, abgetastet werden, nachdem der Zwischenspeicherknoten NLAT auf einen logischen ”H”-Zustand gesetzt wird. Die während des Intervalls ERS4 ausgeführten Operationen sind denen der normalen Lesebetriebsart ähnlich. Wie oben in Verbindung mit der Lesebetriebsart beschrieben, unterscheiden sich das Intervall ERS4 und die normale Lesebetriebsart jedoch hinsichtlich des Rücksetzens von Werten des Zwischenspeicherknotens NLAT. D. h., dass während der normalen Lesebetriebsart der Zwischenspeicherknoten NLAT auf einen logischen ”L”-Zustand zurückgesetzt wird, wohingegen die während des Intervalls ERS4 ausgeführten Operationen den Zwischenspeicherknoten NLAT auf einen logischen ”H”-Zustand zurücksetzen.
  • Die während des Intervalls ERS4 ausgeführten Operationen unterscheiden sich weiterhin von der normalen Lesebetriebsart dadurch, dass das Abtasten der gelesenen Daten durch Aktivierung der zweiten internen Eingangsleitung nIDI0 während des Intervalls ERS4 ausgeführt wird. Die verbleibenden, währenden des Intervalls ERS4 ausgeführten Operationen entsprechend im Wesentlichen denen der Lesebetriebsart. Folglich wird hinsichtlich deren Beschreibung auf die Lesebetriebsart verwiesen.
  • Während des Intervalls ERS5 werden die Daten der mit der ungeraden Bitleitung BLo0 verbundenen Speicherzelle MC, die während des Intervalls ERS1 nicht gelöscht wurden, abgetastet. Die während des Intervalls ERS5 ausgeführten Operationen unterscheiden sich von den während des Intervalls ERS4 ausgeführten Operationen dadurch, dass das Einstellen des Zwischenspeicherknotens NLAT nicht ausgeführt wird. Die verbleibenden Operationen während des Intervalls ERS5 entsprechend im Wesentlichen denen des Intervalls ERS4. Folglich wird hinsichtlich deren Beschreibung auf die dortige Beschreibung verwiesen.
  • Das Intervall ERS6 wird nachfolgend ausgeführt, während dem unter Verwendung der während der Intervalle ERS4 und ERS5 abgetasteten Daten bestimmt wird, ob die Löschoperation der Speicherzellen MC ordnungsgemäß ausgeführt wurde.
  • Wenn der Zwischenspeicherknoten NLAT während des Intervalls ERS6 einen logischen ”H”-Zustand aufweist, werden Daten mit einem logischen ”L”-Zustand an die globale Ausgangsleitung GDOUT ausgegeben, so dass ein Freigabesignal erzeugt wird. Wenn der Zwischenspeicherknoten NLAT einen logischen ”L”-Zustand aufweist, wird ein logischer ”H”-Zustand an die globale Ausgangsleitung GDOUT ausgegeben, so dass ein Fehlersignal erzeugt wird. Wenn das Freigabesignal erzeugt wird, ist die Löschbetriebsart folglich abgeschlossen.
  • Während des Intervalls ERS6 bleibt der Zwischenspeicherknoten NLAT auf einem logischen ”H”-Zustand, wenn die Speicherzelle in den Intervallen ERS4 und ERS5 als eine angeschaltete Speicherzelle abgetastet wurde. Wenn die gerade Bitleitung BLe0 mit einer abgeschalteten bzw. nicht gelöschten Zelle verbunden ist, wird der Zwischenspeicherknoten NLAT auf die Massespannung VSS während des Intervalls ERS4 entladen. Folglich weisen Daten des Zwischenspeicherknotens NLAT einen logischen ”L”-Zustand auf, selbst wenn die mit der ungeraden Bitleitung BLo0 verbundene Speicherzeile MC während des Intervalls ERS5 als eine angeschaltete Speicherzelle ermittelt wird.
  • Wenn die ungerade Bitleitung BLo0 mit einer abgeschalteten Zelle verbunden ist, nehmen die Daten des Zwischenspeicherknotens NLAT entsprechend einen logischen ”L”-Zustand während des Intervalls ERS5 an, selbst wenn die mit der geraden Bitleitung BLe0 verbundene Speicherzelle MC eine angeschaltete Speicherzelle ist.
  • Folglich wird das Freigabesignal nur dann erzeugt, wenn sowohl die gerade Bitleitung BLe0 als auch die ungerade Bitleitung BLo0 als mit einer angeschalteten Speicherzelle verbunden abgetastet werden.
  • Das in den Ausführungsbeispielen beschriebene nichtflüchtige Halbleiterspeicherbauelement vom NAND-Typ kann selbstverständlich auch durch andere Halbleiterspeicherbauelemente, beispielsweise ein Halbleiterspeicherbauelement vom AND-Typ ersetzt werden.
  • Der Begriff ”verbunden mit” erfordert nicht zwingend eine direkte Verbindung zwischen Elementen, es können auch zwischengeschaltete Elemente vorhanden sein.

Claims (15)

  1. Nichtflüchtiges Speicherbauelement, das in einer Programmierbetriebsart und in einer Lesebetriebsart betreibbar ist, mit: – einer Speicherzellenmatrix (MCARR) mit mehreren nichtflüchtigen Speicherzellen, mehreren Wortleitungen (WL<n-1:0>) und mehreren Bitleitungen (BL<511:0>) und – einer internen Datenausgangsleitung (IDOUT0) zur Ausgabe von Daten, die von den Bitleitungen (BL<511:0>) der Speicherzellenmatrix gelesen werden, gekennzeichnet durch – einen zwischen eine Bitleitung der Speicherzellenmatrix (MCARR) und die interne Datenausgangsleitung (IDOUT0) eingeschleiften Seitenpuffer (NWBUF<7:0>) mit einem Abtastknoten (NSEN<7:0>), der selektiv mit der Bitleitung verbunden wird, einem Zwischenspeicherschaltkreis (810) mit einem Zwischenspeicherknoten (NLAT), der selektiv mit dem Abtastknoten (NSEN<7:0>) verbunden wird, einem Zwischenspeichereingangspfad, der eine logische Spannung des Zwischenspeicherknotens (NLAT) einstellt, und einem Zwischenspeicherausgangspfad, der von dem Zwischenspeichereingangspfad getrennt ist und eine logische Spannung auf der internen Datenausgangsleitung (IDOUT0) in Abhängigkeit von der logischen Spannung des Zwischenspeicherknotens (NLAT) einstellt.
  2. Nichtflüchtiges Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die interne Datenausgangsleitung (IDOUT0) elektrisch von dem Zwischenspeicherknoten (NLAT) isoliert ist.
  3. Nichtflüchtiges Speicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass die interne Datenausgangsleitung (IDOUT0) selektiv mit einem ersten Referenzpotential in Abhängigkeit von der logischen Spannung des Zwischenspeicherknotens (NLAT) verbunden wird.
  4. Nichtflüchtiges Speicherbauelement nach Anspruch 3, gekennzeichnet durch einen ersten Transistor (840a), der zwischen das erste Referenzpotential und die interne Datenausgangsleitung (IDOUT0) eingeschleift ist, wobei eine Gateelektrode des ersten Transistors (840a) mit dem Zwischenspeicherknoten (NLAT) verbunden ist.
  5. Nichtflüchtiges Speicherbauelement nach Anspruch 4, gekennzeichnet durch einen zweiten Transistor (840b), der zwischen den ersten Transistor (840a) und die interne Datenausgangsleitung (IDOUT0) eingeschleift ist.
  6. Nichtflüchtiges Speicherbauelement nach Anspruch 5, gekennzeichnet durch einen globalen Datenbus (GDOUT), wobei die interne Datenausgangsleitung (IDOUT0) selektiv mit dem globalen Datenbus (GDOUT) über einen dritten Transistor (1207) verbunden ist.
  7. Nichtflüchtiges Speicherbauelement nach Anspruch 6, dadurch gekennzeichnet, dass jeweilige Leitfähigkeitszustände des zweiten und des dritten Transistors (840b, 1207) durch Bitleitungsadresssignale gesteuert werden.
  8. Nichtflüchtiges Speicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass der Zwischenspeichereingangspfad einen zweiten Transistor (820b) umfasst, der zwischen den Zwischenspeicherknoten (NLAT) und ein zweites Referenzpotential eingeschleift ist.
  9. Nichtflüchtiges Speicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass ein Leitfähigkeitszustand des zweiten Transistors (820b) durch ein Dateneingangssignal gesteuert wird.
  10. Nichtflüchtiges Speicherbauelement nach Anspruch 9, dadurch gekennzeichnet, dass das Dateneingangssignal ein internes Dateneingangssignal ist und ein Dekodierschaltkreis (NWDE0) vorgesehen ist, der ein Bitleitungsadresssignal und ein externes Dateneingangssignal empfängt und das interne Dateneingangssignal ausgibt.
  11. Nichtflüchtiges Speicherbauelement nach Anspruch 10, gekennzeichnet durch einen globalen Datenbus (GDOUT), wobei die interne Datenausgangsleitung (IDOUT0) selektiv mit dem globalen Datenbus (GDOUT) über einen dritten Transistor (1207) verbunden ist.
  12. Nichtflüchtiges Speicherbauelement nach Anspruch 11, dadurch gekennzeichnet, dass ein Leitfähigkeitszustand des dritten Transistors (1207) durch ein Ausgangssignal des Dekodierschaltkreises (NWDE0) gesteuert wird.
  13. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das interne Dateneingangssignal durch den Dekodierschaltkreis (NWDE0) auf einer internen Dateneingangsleitung ausgegeben wird und die interne Dateneingangsleitung elektrisch von der internen Datenausgangsleitung (IDOUT0) isoliert ist.
  14. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die nichtflüchtigen Speicherzellen Flashspeicherzellen sind.
  15. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Speicherzellenmatrix (MCARR) eine Flashspeicherzellenmatrix (MCARR) vom NAND-Typ ist.
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