KR20040004976A - 반도체 메모리 장치용 입력 버퍼 - Google Patents

Abstract

출력 버퍼에서 데이터 천이가 있는 동안 출력노드로의 접지 전압의 제공이 차단되는 입력 버퍼가 개시된다. 입력 버퍼의 출력노드에 래치회로가 연결된다. 바람직하게는 출력 버퍼에서 데이터 천이가 있는 동안 출력노드로의 전원 전압의 제공 역시 차단된다. 이와 같은 본 발명에 의하면 그라운드 바운싱이 있는 동안 입력 버퍼의 출력노드가 접지 전압 및 전원 전압으로부터 분리되므로 출력노드가 그라운드 바운싱의 영향을 전혀 받지 않게 되고, 결국 반도체 메모리 장치 전체적으로 그라운드 바운싱으로 인해 오동작이 발생하지 않게 된다.

Description

반도체 메모리 장치용 입력 버퍼{A INPUT BUFFER FOR USE OF A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치용 입력 버퍼에 관한 것으로서, 특히 반도체 메모리 장치에 함께 구비되는 출력 버퍼에서의 데이터 천이로 그라운드 바운싱(ground bouncing)이 발생하여 입력 버퍼에 노이즈가 발생하는 것을 차단하는 것과 관련된다.

종래 출력 버퍼에서의 입출력 관계가 도 1에 도시되어 있다. 도 1에서 Vcc는 전원 전압이고, Vss는 접지 전압이다. 도 1에 도시되어 있는 바와 같이, 출력 버퍼(100)는 펄스형 출력 인에이블 신호(pulsed output enable signal)(poe)와 센스 앰프로부터의 출력 신호(sodin)를 입력으로 받으며, 출력 인에이블 신호(poe)가 하이 레벨인 경우 신호(sodin)의 레벨에 따라 전원 전압(Vcc) 또는 접지 전압(Vss)을 선택적으로 출력 버퍼(100)의 출력 신호(dout)로서 출력한다.

도 2는 종래 입력 버퍼의 회로도로서, 어드레스 버퍼를 예시한 것이다. 입력 버퍼(200)는 입력 패드에 인가되는 외부 입력 신호(또는 외부 어드레스 신호)(a0_pad)를 반전시키는 인버터(202)와, 인버터(202)의 출력 신호를 반전하여 내부 입력 신호(또는 내부 어드레스 신호)(a0)를 생성하는 인버터(I21)와, 내부 입력 신호(a0)를 반전하여 내부 어드레스 신호(a0)와 180°의 위상차를 갖는 내부 입력 신호(a0b)를 생성하는 인버터(I22)로 이루어진다.

인버터(202)는 도 2에 도시되어 있는 바와 같이 신호(a0_pad)와 접지 전압(Vss)에 대해 NOR 연산을 수행하는 회로로 구현될 수 있다. 접지 전압(Vss)이 게이트에 인가되는 PMOS 트랜지스터(P20)의 드레인과, 외부 입력 신호(a0_pad)가 게이트에 인가되는 PMOS 트랜지스터(P21)의 소오스가 연결되어 PMOS 트랜지스터(P20)와 PMOS 트랜지스터(P21)는 서로 직렬 연결 관계에 있다. 따라서 PMOS 트랜지스터(P20)와 PMOS 트랜지스터(P21)가 모두 턴온되어야 출력노드(m0)에 전원 전압(Vcc)이 인가된다. 한편 외부 입력 신호(a0_pad)가 게이트에 인가되는NMOS 트랜지스터(N20)의 드레인과, 접지 전압(Vss)이 게이트에 인가되는 NMOS 트랜지스터(N21)의 드레인이 연결되어 NMOS 트랜지스터(N20)와 NMOS 트랜지스터(N21)는 서로 병렬 연결 관계에 있다. 따라서 NMOS 트랜지스터(N20)와 NMOS 트랜지스터(N21) 중 어느 하나만이라도 턴온 되면 출력노드(m0)에 접지 전압(Vss)이 인가된다. 그런데 도 2에 도시되어 있는 바와 같이 PMOS 트랜지스터(P20)의 게이트와 NMOS 트랜지스터(N21)의 게이트에 접지 전압(Vss)이 인가되고 있으므로 PMOS 트랜지스터(P20)는 턴온되어 있으며, NMOS 트랜지스터(N21)는 턴오프되어 있다.

도 3은 종래 어드레스 천이 검출 회로에서의 입출력 신호 관계를 설명하는 블록도이다. 도 3에서도 Vcc는 전원 전압을 가리키고, Vss는 접지 전압을 가리킨다. 어드레스 천이 검출 회로(300)는 내부 어드레스 신호(a0)의 상승 에지 또는 하강 에지를 검출하여 그 시점에서 펄스 신호(atd0b)를 생성한다.

도 4는 그라운드 바운싱(ground bouncing)을 설명하는 신호 파형도이다. 도 4에 도시되어 있는 바와 같이 20ns에서 출력 인에이블 신호(poe)가 하이 레벨로 되는 경우, 로우 레벨의 신호(sodin)가 도 1에 도시된 출력 버퍼(100)로 인가되면 출력 신호(dout)는 하이 레벨에서 로우 레벨로 천이하는 데이터를 출력하기 시작한다. 이 때 출력 버퍼(100)가 16개일 경우에는 동시에 16개의 출력 버퍼에서 하이 레벨에서 로우 레벨로의 데이터 천이가 발생하게 되며, 이는 과도한 전류 소모를 일으키고 결국 접지 전압 라인의 전압 파형(vss_dout)이 0.4V에서 -0.16V까지 흔들리게 된다.

도 5는 그라운드 바운싱에 반도체 메모리 장치의 오동작을 설명하는 신호 파형도이다. 흔들리는 접지 전압 파형은 입력 버퍼(도 2의 200)와 어드레스 천이 검출 회로(도 3의 300)에 중대한 영향을 미친다. 도 2에서 외부 입력 신호(a0_pad)로서 Vih=1.1V를 인가하면 PMOS 트랜지스터(P21)와 NMOS 트랜지스터(N20)가 모두 턴온 되지만 NMOS 트랜지스터(N20)를 통해 흐르는 전류가 PMOS 트랜지스터(P21)의 전류보다 크므로 출력 노드(m0)는 20ns 이전까지 로우 레벨을 유지한다. 20ns 이후에 출력 인에이블 신호(poe)가 하이 레벨로 되고, 예를 들어 16개의 출력 버퍼가 동시에 로우 레벨의 신호를 출력하면 접지 전압 파형(vss_dout)이 출렁임에 따라 NMOS 트랜지스터(N20)의 소오스에 인가되는 접지 전압(Vss)도 신호(vss_dout)와 같이 흔들리고 NMOS 트랜지스터(N20)의 전류가 급격히 감소하게 되어 출력 노드(m0)도 'A'처럼 하이 펄스를 발생시킨다. 또한 신호(a0)는 'B'처럼 로우 펄스를 발생시키고, 신호(a0b)는 'C'처럼 하이 펄스를 발생시킨다. 신호(a0)에서의 'B'와 같은 잘못된 로우 펄스는 도 3에 도시된 어드레스 전이 검출 회로(300)로 하여금 'D'와 같은 잘못된 펄스를 발생하도록 하여 반도체 메모리 장치 전체적으로 오동작이 일어나도록 한다.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 출력 버퍼에서의 데이터 천이로부터 영향을 받지 않는 입력 버퍼를 제공하는 것을 목적으로 한다.

도 1은 종래 출력 버퍼에서의 입출력 관계를 설명하는 블록도.

도 2는 종래 입력 버퍼의 회로도.

도 3은 종래 어드레스 천이 검출 회로에서의 입출력 관계를 설명하는 블록도.

도 4는 그라운드 바운싱(ground bouncing)을 설명하는 신호 파형도.

도 5는 그라운드 바운싱에 반도체 메모리 장치의 오동작을 설명하는 신호 파형도.

도 6은 본 발명의 일 실시예에 의한 입력 버퍼의 회로도.

도 7은 본 발명에 의한 반도체 메모리 장치의 동작을 설명하는 신호 파형도.

이러한 목적과 관련하여 출력 버퍼에서 데이터 천이가 있는 동안 출력노드로의 접지 전압의 제공이 차단되는 입력 버퍼가 개시된다. 입력 버퍼의 출력노드에 래치회로가 연결된다. 바람직하게는 출력 버퍼에서 데이터 천이가 있는 동안 출력노드로의 전원 전압의 제공 역시 차단된다. 이와 같은 본 발명에 의하면 그라운드 바운싱이 있는 동안 입력 버퍼의 출력노드가 접지 전압 및 전원 전압으로부터 분리되므로 출력노드가 그라운드 바운싱의 영향을 전혀 받지 않게 되고, 결국 반도체 메모리 장치 전체적으로 그라운드 바운싱으로 인해 오동작이 발생하지 않게 된다.

본 발명은 반도체 메모리 장치용 입력 버퍼에 있어서 입력노드로 제공되는 신호에 따라 전원 전압 또는 접지 전압을 선택적으로 출력노드를 통해 출력하는 버퍼부와, 상기 반도체 메모리 장치의 출력 버퍼가 인에이블되는 시점부터 상기 출력 버퍼에서의 데이터 천이로 노이즈가 발생하는 시점까지 상기 출력노드로 상기 전원 전압 및 상기 접지 전압이 인가되지 않도록 하는 스위치부와, 상기 출력노드에 인가된 전압을 유지하며, 상기 출력노드의 전압을 상기 입력 버퍼의 출력 신호로 출력하는 래치부를 포함하는 것을 구성상의 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 6은 본 발명의 일 실시예에 의한 입력 버퍼의 회로도이다. 도 6에 도시되어 있는 바와 같이 입력 버퍼(600)는 신호(poe_s)에 의해 제어되는 인버팅 회로(602)와 래치회로(604)로 이루어진다.

먼저 인버팅 회로(602)는 도 6에 도시되어 있는 바와 같이 신호(a1_pad)와 접지 전압(Vss)에 대해 NOR 연산을 수행하는 회로로 구현될 수 있다. PMOS 트랜지스터(P60)의 드레인과 PMOS 트랜지스터(P21)의 소오스가 연결되고, PMOS 트랜지스터(P21)의 드레인과 PMOS 트랜지스터(P62)의 소오스가 연결된다. PMOS 트랜지스터(P60)의 게이트에 접지 전압(Vss)이 인가되어 PMOS 트랜지스터(P60)가 턴온되어 있으므로, 외부 입력 신호(a1_pad)가 로우 레벨이고 제어 신호(poe_s)가 로우 레벨이면 전원 전압(Vcc)이 출력 노드(m1)에 인가된다.

접지 전압(Vss)이 게이트에 인가되는 NMOS 트랜지스터(N61)는 턴오프되어 있다. 외부 입력 신호(a1_pad)가 게이트에 인가되는 NMOS 트랜지스터(N20)의 드레인은 NMOS 트랜지스터(N62)를 경유하여 출력노드(m0)에 연결되고, 접지 전압(Vss)이 게이트에 인가되는 NMOS 트랜지스터(N61)의 드레인은 NMOS 트랜지스터(N63)를 경유하여 출력노드(m1)에 연결되어 있다. 따라서 제어 신호(poe_s)가 로우 레벨이어서 NMOS 트랜지스터(N62, N63)가 턴온되어 있는 상태에서 외부 입력 신호(a1_pad)가 하이 레벨일 때 접지 전압(Vss)이 출력노드(m1)에 인가된다. 즉, 제어 신호(poe_s)가 로우 레벨일 때 외부 입력 신호(a1_pad)가 로우 레벨이면 PMOS 트랜지스터(P61)를 경유하여 전원 전압(Vcc)이 출력노드(m1)에 인가되고, 외부 입력 신호(a1_pad)가 하이 레벨이면 NMOS 트랜지스터(N60)를 경유하여 출력노드(m1)에 접지 전압(Vss)이 인가된다.

래치부(604)는 도 6에 도시되어 있는 바와 같이 2개의 인버터(I62, I63)로 이루어질 수 있다. 인버터(I62)는 출력노드(m1)에 인가되는 신호를 반전하여신호(a1)로서 출력하며, 인버터(I63)는 인버터(I62)의 출력신호(a1)를 반전하여 인버터(I62)의 입력단으로 피드백시킨다. 이러한 피드백으로 인해 래치부(604)는 출력노드(m1)에 인가되는 전압의 레벨을 유지한다. 인버터(I64)는 신호(a1)를 반전하여 180°의 위상차를 갖는 신호(a1b)를 출력한다.

도 7은 본 발명에 의한 반도체 메모리 장치의 동작을 설명하는 신호 파형도이다. 도 6을 함께 참조하면서 설명한다. 도 7에 도시되어 있는 바와 같이 PMOS 트랜지스터(P61)와 NMOS 트랜지스터(N60)의 게이트에 Vih=1.1V를 신호(a1_pad)로 제공하면 PMOS 트랜지스터(P61)와 NMOS 트랜지스터(N60)가 턴온 되지만 NMOS 트랜지스터(N60)의 전류가 크므로 출력노드(m1)는 20ns 이전까지 로우 레벨을 유지한다.

제어 신호(poe_s)는 출력 인에이블 신호(poe)가 하이 레벨로 되는 시점(20ns)에서 출력 버퍼(도 1의 100)에서의 데이터 천이로 노이즈가 발생하는 시점(40ns)까지만 하이 레벨을 갖는 신호이다. 신호(poe_s)가 하이 레벨인 20ns에서 40ns까지 동안 PMOS 트랜지스터(P12)는 턴오프 되므로 출력노드(m1)로의 전원 전압(Vcc)의 제공을 막아준다. 또한 하이 레벨의 신호(poe_s) 인버터(I61)를 거친 후 로우 레벨로 되어 NMOS 트랜지스터(N62, N63)가 턴오프 되므로, 출력노드(m1)로의 접지 전압(Vss)의 전달을 막아준다. 따라서 20ns에서 40ns까지 동안 인버팅 회로(602)에서의 전류 소모는 없다. 그리고 20ns에서 40ns까지 동안 출력 인에이블 신호(poe)가 인에이블 되고 16개의 출력 버퍼가 동시에 로우를 출력하여 접지 전압 파형(vss_dout)이 출렁임에 따라 NMOS 트랜지스터(N10)의 소오스에 인가되는 전압(Vss)도 흔들리지만 인버팅 회로(602)가 제어 신호(poe_s)에 의해 접지전압(Vss)으로부터 차단되므로 출력노드(m1)는 접지 전압 파형(vss_dout)의 영향을 받지 않는다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 본 발명의 구성에 의하면, 입력 버퍼와 출력 버퍼를 구비하고 있는 반도체 메모리 장치에서 출력 버퍼에서의 데이터 천이로 인해 과도한 전류 소모가 일어나더라도 입력 버퍼에 대한 접지 전압의 영향이 차단되므로 반도체 메모리 장치가 안정되게 동작한다.

Claims (4)

1. 반도체 메모리 장치용 입력 버퍼에 있어서,

   입력노드로 제공되는 신호에 따라 전원 전압 또는 접지 전압을 선택적으로 출력노드를 통해 출력하는 버퍼부와,

   상기 반도체 메모리 장치의 출력 버퍼가 인에이블되는 시점부터 상기 출력 버퍼에서의 데이터 천이로 노이즈가 발생하는 시점까지 상기 출력노드로 상기 접지 전압이 인가되지 않도록 하는 스위치부를

   포함하는 것을 특징으로 하는 입력 버퍼.
2. 제 1 항에 있어서,

   상기 출력노드에 인가된 전압을 유지하며, 상기 출력노드의 전압을 상기 입력 버퍼의 출력 신호로 출력하는 래치부를 더 포함하는 것을 특징으로 하는 입력 버퍼.
3. 제 1 항에 있어서,

   상기 스위치부는 상기 반도체 메모리 장치의 출력 버퍼가 인에이블되는 시점부터 상기 출력 버퍼에서의 데이터 천이로 노이즈가 발생하는 시점까지 상기 출력노드로 상기 전원 전압이 인가되지 않도록 하는 것을 특징으로 하는 입력 버퍼.
4. 반도체 메모리 장치용 입력 버퍼에 있어서,

   입력노드로 제공되는 신호에 따라 전원 전압 또는 접지 전압을 선택적으로 출력노드를 통해 출력하는 버퍼부와,

   상기 반도체 메모리 장치의 출력 버퍼가 인에이블되는 시점부터 상기 출력 버퍼에서의 데이터 천이로 노이즈가 발생하는 시점까지 상기 출력노드로 상기 전원 전압 및 상기 접지 전압이 인가되지 않도록 하는 스위치부와,

   상기 출력노드에 인가된 전압을 유지하며, 상기 출력노드의 전압을 상기 입력 버퍼의 출력 신호로 출력하는 래치부를

   포함하는 것을 특징으로 하는 입력 버퍼.