KR920003440B1 - 중간전위생성회로 - Google Patents

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KR920003440B1
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마사미 마스다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

중간전위생성회로
제1도는 본 발명의 1실시예에 따른 중간전위생성회로가 부가된 데이터출력회로를 도시해 놓은 회로도.
제2도는 제1도에 도시된 데이터출력회로의 타이밍차트.
제3a도 및 제3b도는 제1도에 도시된 데이터출력회로의 회로동작관계를 나타낸 파형도.
제4도는 어드레스 변화를 검출해내는 검출회로를 갖춘 메모리 집적회로에 본 발명을 적용시킨 경우에 있어서의 제1도에 도시된 프리세트제어신호의 타이밍을 나타낸 도면.
제5도는 반도체집적회로에 사용되었던 종래의 데이터출력회로 및 전원계, 출력부하부분을 도시해 놓은 회로도.
제6a도 및 제6b도는 제5도에 도시된 회로의 동작관계를 나타낸 파형도.
제7a도는 데이터출력 프리세트제어신호를 공급하는 회로를 도시해 놓은 회로도.
제7b도는 제7a도에 도시된 회로의 동작 타이밍을 나타낸 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 전원선 2 : 접지선
3, 4 : 기생저항 5 : 데이터출력선
10 : 데이터출력회로 11 : 중간전위생성회로
[적용분야]
본 발명은 메모리집적회로 등의 반도체집적회로에 관한 것으로, 특히 데이터출력회로의 출력전위를 데이터의 출력 직전에 중간전위로 프리세트(preset)하는 중간전위생성회로에 관한 것이다.
[종래기술 및 그 문제점]
제5도는 반도체집적회로에 사용되고 있는 종래의 데이터출력회로와 그 전원계 및 출력부하의 일례를 도시해 놓은 도면으로, 여기서 참조부호 M1 및 M2는 데이터출력용 MOS트랜지스터이고, G1 및 G2는 데이터출력용 게이트이며, N1은 데이터출력단자, N2는 칩내부의 전원단자, N3은 칩내부의 접지단자, E는 집에 VDD전원을 공급하는 직류전원, C2는 전원안정화용량, C1은 출력부하용량이다. 그리고 저항(R1-R5) 및 임피던스(L1-L3)는 칩 내외의 배선부에 존재하게 되는 기생소자를 나타낸 것이다.
그런데 상기한 데이터출력회로에 있어서는, 데이터출력시에 출력부하(C1)를 고속으로 충방전시키게 되는데, 이에 수반되어 칩내부의 전원전위(VDD)와 접지전위(VDD)에 변동(즉, 출력잡음)이 발생하여, 이것에 의해 반도체집적회로의 내부회로가 오동작을 하게 된다는 문제가 있게 된다.
이를 설명하기 위해, 내부회로로부터의 데이터출력이 ＂0(하이레벨)＂에서 ＂1(로우레벨)＂로, 또는 ＂1＂에서 ＂0＂으로 변화할 때의 제5도에 도시된 회로의 동작을 제6a도 및 제6b도를 참조해서 설명한다.
우선, 내부회로로부터 출력되는 상보적인 데이터(d,
Figure kpo00001
)가 각각 ＂1＂과 ＂0＂으로 되어 있을 때에 출력제어신호(ψout)가 ＂1＂로 되게 되면, 게이트(G1,G2)의 각 출력노드(N4,N5)는 각각 ＂1＂과 ＂0＂으로 되게 되는데, 이와 같이 출력노드(N4,N5)가 각각 ＂1＂과 ＂0＂으로 되게되면 트랜지스터(M1)는 도통상태로 되면서 트랜지스터(M2)는 비도통상태로 되어 출력부하(C1)가 충전되게 된다. 따라서 이때의 충전전류(Id)가 흐르는 전류경로에 기생하는 소자(R1,R2,R4,L1,L2)에 의해 전압강하가 일어나게 됨으로써 칩내부 전원단자(N2,N3)의 전위가 변동하게 된다. 특히 상기 데이터출력단자(N1)가 복수개 설치되면서 그 각 데이터출력단자로 동시에 ＂1＂이 출력되는 경우에는, 상술한 전원전위의 변동이 현저하게 커져서 입력버퍼 등의 내부 회로가 오동작하게 될 우려가 커지게 된다.
다음, 데이터출력이 ＂1＂로부터 ＂0＂으로 변화할 때에는, 상술한 동작에 준(準)하는 동작에 의해 출력부하(C1)의 방전이 행해지게 되는데, 이때에도 그 방전전류와 상기 기생소자에 의해 상기와 마찬가지로 칩내부 접지전위의 변동 및 칩내부 전원전위의 변동이 발생하게 된다는 문제가 생기게 된다.
따라서, 상기한 바와 같이 데이터출력시의 전원전위변동을 억제하기 위해, 종래에는 다음과 같은 방법을 사용하고 있었다.
즉, 그 하나의 방법으로서 출력트랜지스터(M1,M2)의 게이트폭을 축소하거나, 제6a도에 점선으로 나타낸 바와 같이 출력트랜지스터(M1,M2)의 게이트전위의 상승속도를 지연시켜 출력트랜지스터(M1,M2)의 전류구동능력을 감소시킴으로써 출력단자(N1)의 전위를 완만하게 변화시키는 방법을 들 수 있는데, 이는 그 전위의 상승시간이 제6a도에 나타낸 td만큼 지연되기 때문에 반도체집적회로의 고속성(메모리집적회로의 경우에는 억세스시간)이 크게 손상받게 된다.
또한 상기한 데이터출력변화시의 전원전위변동을 억제하기 위한 다른 방법으로서, 전원전위와 접지전위와의 중간전위를 생성하기 위해 중간전위생성회로와 스위치회로를 설치하고, 데이터의 출력직전에 스위치회로를 온시켜 중간전위생성회로로부터의 중간전위출력을 데이터출력회로의 출력노드에 공급함으로써 출력노드를 중간전위로 프리세트하는 방법이 있는데, 이러한 방법에 있어서는 중간전위생성회로로서 저항분압회로를 이용하게 되면 전류소비가 커지게 된다는 문제가 생기게 되고, 또 이 전류소비를 저감시키기 위해 저항분압회로로 흐르는 중간전위의 프리세트전류를 작은 값으로 제한하게 되면 중간전위로의 프리세트속도가 지연되게 된다는 문제가 생기게 된다.
[발명의 목적]
이에, 본 발명은 상기한 문제점, 즉 반도체메모리 등에 갖추어진 데이터출력회로의 데이터출력노드를 데이터의 출력직전에 프리세트하기 위해 사용되었던 종래의 중간전위생성회로에 있어서는 전류소비가 많고, 또 이 전류소비를 저감시키기 위해 프리세트전류를 제한하게 되면 프리세트속도가 지연되게 된다는 문제점을 해결하기 위해 발명된 것으로, 소비전류가 적으면서도 중간전위로의 프리세트를 고속으로 실행할 수 있도록 된 중간전위생성회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 중간전위생성회로는 프리세트제어신호가 활성(active)상태로 되면 도통되는 트랜지스터쌍과, 중간전위가 생성되게 되는 선에 게이트단자가 접속되면서 상기 트랜지스터쌍에 의해 각각 소오스단자와 드레인단자 사이가 단락되게 되는 상보적인 트랜지스터쌍을 구비하여 구성되어 있다.
[작용]
상기한 구성으로 된 본 발명에 따른 중간전위생성회로에 있어서는, 상기 상보적인 트랜지스터쌍은 그 온/오프동작에 있어서 한쪽의 트랜지스터가 온되는 경우에 다른쪽의 트랜지스터는 오프되게 되므로 이 상보적인 트랜지스터쌍을 통해서 흐르는 관통전류는 실질적으로 없게 된다. 따라서 소비전류가 대폭 저감되게 된다.
또한, 상기한 중간전위생성회로를 그 하나의 사용예로서 버퍼회로의 데이터출력선에 접속시키게 되면, 상기 데이터출력선으로 데이터가 출력되기 전에 상기 데이터출력프리세트제어신호를 펄스형태로 활성화(＂1＂)시킴으로써 데이터출력선을 전원전위의 중간전위로 프리세트할 수 있게 되고, 또 상기 프리세트제어신호가 비활성상태(＂0＂)로 있을 때에는 그 중간전위생성회로는 하이임피던스상태인 3상태 버퍼회로(tristat-buffer 회로)로서 기능하여 데이터출력선에 영향을 미치지 않게 된다.
또한, 프리세트제어신호가 활성상태(＂1＂)로 된 때에는 그때의 데이터출력선의 전위에 따라 데이터출력선의 충전 또는 방전이 행해지게 되고, 데이터출력선이 소정의 중간전위로 프리세트된 후에는 프리세트제어신호가 비활성상태로 되어 데이터출력회로가 다시 하이임피던스상태로 복귀하게 된다.
따라서 중간전위의 프리세트에 의해 프리세트 후에 이루어지는 데이터출력시의 충방전전류가 저감되게 되므로써 칩 내의 전원전위의 변동을 대폭 줄일 수 있게 되고, 또 프리세트 후에는 중간전위생성회로는 하이임피던스상태로 되어 데이터출력의 반전시에 충전 또는 방법을 방해하는 전류가 중간전위생성회로에 흐르지 않게 되므로 데이터출력의 반전이 용이해져서 고속동작이 가능해지게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 반도체집적회로칩상의 데이터출력회로(10), 즉 버퍼회로, 중간전위생성회로(11) 및 전원선(1), 접지선(2)을 도시해 놓은 도면으로, 여기서 상기 버퍼회로는 데이터출력용 N채널 MOS트랜지스터(M1,M2)가 전원선(1)과 접지선(2)의 사이에 직렬로 접속됨과 더불어 칩형태로 된 내부회로(도시되지 않음)로부터의 상보적인 데이터(d,
Figure kpo00002
) 및 출력제어신호(ψout)가 입력되는 AND게이트(G1,G2)로 이루어져 있는데, 이때 상기 출력제어신호(ψout)는 상기 AND게이트(G1,G2)의 각 출력트랜지스터(M1,M2)의 게이트단자(N4,N5)에도 인가되게 된다. 또 참조부호 3 및 4는 전원선(1)과 접지선(2)에 기생하는 기생저항이고, N1은 데이터출력단자이며, N2는 전원단자, N3은 접지단자이다.
또한, 상기 중간전위생성회로(11)는 데이터출력선(5)의 전위 및 데이터출력 프리세트제어신호(ψP)에 따라 전원선(1)과 데이터출력선(5) 사이의 임피던스 및 접지선(2)과 데이터출력선(5) 사이의 임피던스가 제어되는 3상태 버퍼회로(6)로서의 기능을 갖춘 것으로서, 전원선(1)과 데이터출력선(5)의 사이에 P채널 MOS트랜지스터(M3) 및 N채널 MOS트랜지스터(M4)가 직렬로 접속되고, 데이터출력선(5)과 접지선(2)의 사이에 N채널 MOS트랜지스터(M5,M6)가 직렬로 접속되어 있으며, 상기 P채널 MOS트랜지스터(M3)의 게이트와 상기 접지선측의 N채널 MOS트랜지스터(M6)의 게이트가 데이터선(5)에 접속되어 있고, 데이터 출력선(5)에 각 일단이 접속되어 있는 상기 N채널 MOS트랜지스터(M4,M5)의 게이트는 데이터출력 프리세트제어신호(ψP
)가 인가되도록 되어 있다.
또한 상기 데이터출력 프리세트제어신호(ψP)는 제7a도 및 제7b도에 나타낸 바와 같이 회로에 의해 합성된 것인데, 그 회로는 인버터(12-1∼12-n, 14-1∼14-n)와 AND회로(16-1∼16-n, 18-1∼18-n)의 구성으로 되어 어드레스신호(Add1∼Add2)의 변화를 검출하는 트랜지션회로(transition circuit)로 되어 있다. 또한 실제에 있어서는 필요에 따라 다른 변형, 예컨대 인버터(12,14)를 CR지연회로로 치환하는 것과 같은 변형도 생각할 수 있다.
이어, 상기 버퍼회로 및 중간전위발생회로(11)의 동작을 제2도에 도시된 타이밍차트와, 제3a도 및 제3b도에 도시된 파형도를 참조해서 설명한다.
우선, 프리세트제어신호(ψP)가 비활성상태(본 명세서에서는 이를 ＂0＂레벨로 한다)일 때에는 중간전위생성회로(11)의 N채널 MOS트랜지스터(M4,M5)는 오프상태로 되므로 그 중간전위 발생회로(11)는 그 출력이 하이임피던스상태, 즉 3상태 버퍼회로로 되게 된다. 다음 데이터의 출력직전에 프리세트제어신호(ψP)가 활성상태(본 명세서에서는 ＂1＂레벨로 한다)로 되게 되면 중간전위발생회로(11)는 이때의 데이터출력선(5)의 전위에 따라 소정의 동작을 행하게 된다.
즉, 데이터출력선(5)의 전위가 로우레벨(＂0＂레벨)일 때에는 P채널 MOS트랜지스터(M3)가 온되면서 N채널 MOS트랜지스터(M6)는 오프되게 되는 바, 이와 같이 온상태로 된 상기 P채널 MOS트랜지스터(M3) 및, 제어신호(ψP)에 의해서 온된 N채널 MOS트랜지스터(M4)를 통해서 전원선(1)으로부터 데이터출력선(5)으로의 충전이 행해지게 된다. 그리고 이러한 충전에 의해 데이터출력선(5)의 전위가 상승하여 N채널 MOS트랜지스터(M6)의 임계전압보다 커지게 되면 N채널 MOS트랜지스터(M6)도 온되게 된다. 따라서 MOS트랜지스터(M3∼M6)가 모두 온된 후의 데이터출력선(5)의 전위는 MOS트랜지스터(M3∼M6)에 의해 정해지는 설정전위[Vs; 전원선(1)의 전위와 접지선(2)의 전위와의 중간전위]로 안정되게 된다.
다음, 출력제어신호(ψout)가 ＂1＂레벨로 되게 되면 [이때 프리세트제어신호(ψP)는 ＂0＂레벨], 내부회로로부터의 출력데이터(d,
Figure kpo00003
)에 따라 AND게이트회로(G1,G2) 중 한쪽의 출력이 ＂1＂로 되면서 다른쪽의 출력은 ＂0＂으로 되고, 출력트랜지스터(M1,M2)도 한쪽이 온되면서 다른쪽이 오프되게 된다. 따라서 이때 데이터출력선(5)은 제3a도에 실선으로 도시된 바와 같이 충전되거나, 제3a도에 점선으로 도시된 바와 같이 방전되게 되는데, 이 경우 상술한 바와 같이 데이터출력선(5)이 설정전위(Vs; 중간전위)로 프리세트되어 있으므로, 즉 상기 출력제어신호(ψout)가 ＂1＂레벨로 되기 전에 상기 펄스형태의 프리세트제어신호(ψP)가 ＂1＂레벨로 되어 데이터출력선(5)이 중간전위(Vs)로 설정되어 있게 되므로, 상기 데이터출력시의 데이터출력선(5)의 충방전은 상기 설정전위(Vs)로부터 시작되는 것으로 된다.
따라서, 데이터출력시의 데이터출력선(5)이 전압변화를 축소시킬 수 있게 됨으로써 그때의 충방전전류가 경감됨과 더불어 칩내부의 전원단자(2)의 전위변동과 접지단자(3)의 전위변동은 제3a도 및 제3b도에 점선(＂0＂데이터출력시)으로 나타낸 바와 같이 큰 폭으로 삭감되게 된다. 또한 데이터출력시에는 중간전위생성회로(11)는 하이임피던스상태로 되어 있기 때문에 데이터출력시 반전이 용이해져서 데이터출력의 고속동작이 가능해지게 된다.
또한, 상술한 동작중에 중간전위생성회로(11)의 MOS트랜지스터(M3∼M6)를 통해서 관통전류가 흐른다는 것은 단지 집적회로에서의 소비전류, 즉 전력손실을 의미하는 것인데, 상술한 본 발명에 따른 중간전위생성회로에 있어서는, 상기한 관통전류는 데이터출력선(5)의 전위가 어느 정도 충방전되어 N채널 MOS트랜지스터(M6)가 오프상태로부터 온상태로 되는 경우에만 발생되므로 그 관통전류가 흐르는 시간을 매우 짧은 시간으로 억제할 수 있게 되고, 더욱이 그 관통전류가 흐르는 시간은 프리세트제어신호(ψP)의 타이밍을 적절하게 설정함으로써 영(zero)으로 만들 수도 있게 된다.
또한, 상기 중간전위발생회로(11)를 메모리집적회로에 채용한 경우에 있어서, 그 메모리집적회로에 어드레스변화 검출회로가 사용되는 경우에는 제4도에 도시된 바와 같이 어드레스변화시에 얻어지게 되는 어드레스변화 검출펄스를 상기 프리세트 제어신호(ψP)로 이용하여, 어드레스변화 검출펄스의 후속타이밍에서 시작되는 데이터억세스동작전에 상기 검출펄스로 데이터출력 프리세트동작을 실행시킬 수 있게 되므로, 별도 프리세트제어신호(ψP)의 생성회로를 설치할 필요가 없게 된다.
또한, 상기 실시예에 있어서는 중간전위생성회로(11)에 갖추어진 MOS트랜지스터(M4,M5)가 N채널형으로 되어 있지만, 이는 P채널형으로 할 수도 있는데, 단지 이때는 데이터출력선(5)으로 데이터가 출력되기 직전에 프리세트제어신호(ψP)를 ＂0＂레벨로 하면 된다.
[효과]
이상 설명한 바와 같이 본 발명에 따르면, 데이터의 출력 전에 데이터출력선(5)이 중간전위로 프리세트되게 되므로써 데이터출력시의 전원변동을 대폭 억제하여 집적회로 내부회로의 오동작을 방지할 수 있게 된다.
더욱이 상기 중간전위생성회로는 소비전류가 극히 작으면서도 데이터출력의 반전속도를 고속화시켜 주게 되므로, 상기 중간전위생성회로를 예컨대 메모리집적회로에 채용할 경우에는 데이터독출시의 억세스시간을 단축할 수 있게 됨과 더불어 메모리동작의 신뢰성향상을 도모할 수 있게 된다.

Claims (13)

  1. 제1 및 제2전원선(1,2)과, 중간전위가 생성되게 되는 출력선(5), 제1 및 제2단자를 갖춤과 더불어 제1단자가 상기 출력선(5)에 접속되면서 게이트단자에 프리세트제어신호(ψP)가 인가되는 제1트랜지스터(M4)와, 제1 및 제2단자를 갖춤과 더불어 그 제1단자가 상기 데이터출력선(5)에 접속되면서 게이트단자에 프리세트제어신호(ψP)가 인가되는 제2트랜지스터(M5)로 이루어진 트랜지스터쌍(M4,M5) 및, 제1 및 제2단자를 갖춤과 더불어 그 제1단자가 상기 제1전원선(1)에 접속되고, 제2단자는 상기 제1트랜지스터(M4)의 제2단자에 접속되며, 게이트단자가 상기 출력선(5)에 접속되는 제3트랜지스터(M3)와, 제1 및 제2단자를 갖춤과 더불어 그 제1단자가 상기 제2트랜지스터(M5)의 제2단자에 접속되고, 제2단자는 상기 제2전원선(2)에 접속되며, 게이트단자가 상기 출력선(5)에 접속되는 제4트랜지스터(M6)로 이루어진 트랜지스터쌍(M3,M6)를 갖추어서 구성된 것을 특징으로 하는 중간전위생성회로.
  2. 제1항에 있어서, 상기 트랜지스터쌍[(M4,M5),(M3,M6)]이 MOS트랜지스터로 되어 있는 것을 특징으로 하는 중간전위생성회로.
  3. 제1항에 있어서, 상기 중간전위생성회로가 반도체집적회로 내에 설치되는 것을 특징으로 하는 중간전위생성회로.
  4. 제1항에 있어서, 상기 제1 및 제2트랜지스터쌍(M4)(M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 P채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 중간전위생성회로.
  5. 제1항에 있어서, 상기 제1 및 제2트랜지스터(M4)(M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 N채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 중간전위생성회로.
  6. 제1항에 있어서, 상기 상보적인 제3 및 제4트랜지스터(M3)(M6)가 각각 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 중간전위생성회로.
  7. 반도체집적회로 내에 설치되면서, 데이터출력선(5)의 전위 및 데이터출력 프리세트제어신호(øP)의 입력에 따라 전원선(1)과 상기 데이터출력선(5) 사이의 임피던스 및 접지선(2)과 상기 데이터출력선(5) 사이의 임피던스가 제어됨과 더불어, 버퍼회로로부터 상기 데이터출력선(5)으로 데이터가 출력되기 전에, 상기 데이터출력 프리세트제어신호(ψP)가 활성상태로 될 때 데이터출력선(5)을 전원전위의 중간전위로 프리세트하는 중간전위생성수단(11)을 갖추어서 구성된 것을 특징으로 하는 데이터출력회로.
  8. 제7항에 있어서, 상기 중간전위생성수단(11)이 제1 및 제2전원선(1,2)과, 중간전위가 생성되게 되는 데이터출력선(5), 제1 및 제2단자를 갖춤과 더불어 제1단자가 상기 데이터출력선(5)에 접속되면서 게이트단자에 프리세트제어신호(ψP)가 인가되는 제1트랜지스터와, 제1 및 제2단자를 각춤과 더불어 그 제1단자가 상기 데이터출력선(5)에 접속되면서 게이트단자에 프리세트제어신호(ψP)가 인가되는 제2트랜지스터(M5)로 이루어진 트랜지스터쌍(M4,M5), 제1 및 제2단자를 갖춤과 더불어 그 제1단자가 상기 제1전원선(1)에 접속되고, 제2단자는 상기 제1트랜지스터(M4)의 제2단자에 접속되며, 게이트단자가 상기 데이터출력선(5)에 접속되는 제3트랜지스터(M3)와, 제1 및 제2단자를 갖춤과 더불어 그 제1단자가 상기 제2트랜지스터(M5)의 제2단자에 접속되고, 제2단자는 상기 제2전원선(2)에 접속되며, 게이트단자가 상기 데이터출력선(5)에 접속되는 제4트랜지스터(M6)로 이루어진 트랜지스터쌍(M3,M6)을 갖추어서 구성된 것을 특징으로 하는 데이터출력회로.
  9. 제7항에 있어서, 상기 중간전위생성수단(11)에 갖추어진 상기 트랜지스터쌍[(M4,M5),(M3,M6)]이 MOS트랜지스터로 되어 있는 것을 특징으로 하는 데이터출력회로.
  10. 제7항에 있어서, 상기 중간전위생성수단(11)이 반도체집적회로내에 설치되는 것을 특징으로 하는 데이터출력회로.
  11. 제7항에 있어서, 상기 중간전위생성수단(11)에서의 상기 제1 및 제2트랜지스터(M4)(M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 N채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 데이터출력회로.
  12. 제7항에 있어서, 상기 중간전위생성수단(11)에서의 상기 제1 및 제2트랜지스터(M4)(M5)로 이루어진 트랜지스터쌍(M4,M5)이 N채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 데이터출력회로.
  13. 제7항에 있어서, 상기 중간전위생성수단(11)에서의 상기 상보적인 제3 및 제4트랜지스터(M3)(M6)가 각각 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 되어 있는 것을 특징으로 하는 데이터출력회로.
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