KR890013769A - 중간전위생성회로 - Google Patents

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KR890013769A
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마사미 마스다
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아오이 죠이치
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Abstract

내용 없음.

Description

중간전위생성회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 중간전위 생성회로가 부가된 데이터 출력회로를 도시해 놓은 회로도.
제 2도는 제 1도에 도시된 데이터 출력회로의 타이밍챠트.
제 3도(A) 및 제 3도(B)는 제 1도에 도시된 데이터 출력회로의 회로동작 관계를 나타난 파형도.

Claims (13)

  1. 제1 및 제 2전원선(1,2)과, 중간전위가 생성되게 되는 출력선(5), 제1 및 제 2단자를 갖춤과 더불어 제1단자가 상기 출력선(5)에 접속되면서 게이트단자에 프리셋트제어신호(φP)가 인가되는 제 1트랜지스터(M4)와, 제1 및 제 2단자를 갖춤과 더불어 그 제 1단자가 상기 데이터출력선(5)에 접속되면서 게이트단자에 프리셋트제어신호(φP)가 인가되는 제 2트랜지스터(M5)로 이루어진 트래지스터쌍(M4,M5) 및, 제1 및 제 2단자를 갖춤과 더불어 그 제 1단자가 상기 제 1전원선(1)에 접속되고, 제 2단자는 상기 제 1트랜지스터(M4)에 제2단자에 접속되며, 게이트단자가 상기 출력선(5)에 접속되는 제 3트랜지스터(M3)와 제1 및 제2단자를 갖춤과 더불어 그 제 1단자가 상기 제 2트랜지스터(M5)의 제2단자에 접속되고, 제 2단자는 상기 제 2전원선(2)에 접속되며, 게이트단자가 상기 출력선(5)에 접속되는 제 4트랜지스터(M6)로 이루어진 트랜지스터쌍(M3,M6)을 갖추어서 구성된 것을 특징으로 하는 중간전위 생성회로.
  2. 제1항에 있어서, 상기 트랜지스터쌍[(M4,M5), (M3,M6)]이 M0S 트랜지스터로 되어 있는 것을 특징으로 하는 중간전위 생성회로.
  3. 제1항에 있어서, 상기 중간전위 생성회로가 반도체 집적회로 내에 설치되는 것을 특징으로 하는 중간 전위 생성회로.
  4. 제1항에 있어서, 상기 제1 및 제2트랜지스터(M4,M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 P챈널 M0S 트랜지스터로 되어 있는 것을 특징으로 하는 중간전위 생성회로.
  5. 제1항에 있어서, 상기 제1 및 제 2트랜지스터(M4,M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 N챈널 M0S 트랜지스터로 되어 있는 것을 특징으로 하는 중간전위 생성회로.
  6. 제1항에 있어서, 상기 상보적인 제3 및 제4트랜지스터(M3)(M6)가 각각 P챈널 M0S 트랜지스터와 N챈널 MOS 트랜지스터로 되어 있는 것을 특징으로 하는 중간전위 생성회로.
  7. 반도체집적회로내에 설치되면서, 데이터출력선(5)의 전위 및 데이터출력 프리셋트제어신호(φP)의 입력에 따라 전원선(1)과 상기 데이터출력선(5)사이의 임피던스 및 접지선(2)과 상기 데이터출력선(5)사이의 임피던스가 제어됨과 더불어, 버퍼회로로부터 상기 데이터출력선(5)으로 데이터가 출력되기전에, 상기 데이터 출력 프리셋트 제어신호(φP)가 활성상태로 될때 데이터출력선(5)올 전원전위의 중간전위로 프리셋트하는 중간전위 생성수단(H)울 갖추어서 구성된 것을 특징으로 하는 데이터 출력회로.
  8. 제7항에 있어서, 상기 중간전위 생성수단(11)이 제1 밑 제 2전원선(1,2)과, 중간전위가 생성되게 되는 데이터출력선(5), 제1 및 제 2단자를 갖춤과 더불어 제1단자가 상기 데이터출력선(5)에 접속되면서 게이트 단자에 프리셋트 제어신호(φP)가 인가되는 제1트랜지스터와, 제1 및 제 2단자를 갖춤과 더불어 그 제 1단자가 상기 데이터출력선(5)에 접속되면서 게이트단자에 프리셋트제어신호(φP)가 인가되는 제 2트랜지스터(M5)로 이루어진 트랜지스터상(M4,M5), 제1 및 제 2단자를 갖춤과 더불어 그 제 1 단자가 상기 제 1 전원선(1)에 접속되고, 제 2단자는 상기 제 1트랜지스터(M4)의 제 2단자에 접속되며. 게이트단자가 상기 데이터출력선(5)에 접속되는 제 3트랜지스터(M3)와, 제1 및 제 2단자를 갖춤과 더불어 그 제 1단자가 상기 제 2트랜지스터(M5)의 제 2단자에 접속되고. 제 2단자는 상기 제 2전원선(2)에 접속되며, 게이트단자가 상기 데이터출력선(5)에 접속되는 제 4트랜지스터(M6)로 이루어진 트랜지스터쌍(M3,M6)을 갖추어서 구성된 것을 특징으로 하는 데이터 출력회로.
  9. 제7항에 있어서, 상기 중간전위 생성수단(11)에 갖추어진 상기 트랜지스터쌍[(M4.M5). (M3,M6)]이 M0S 트랜지스터로 되어 있는 것을 특징으로 하는 데이터 출력회로.
  10. 제7항에 있어서, 상기 중간전위 생성수단(11)이 반도체집적회로내에 설치되는 것을 특징으로 하는 데이터출력회로.
  11. 제7항에 있어서, 상기 중간전위 생성수단(11)에서의 상기 제1 및 제 2트랜지스터(M4)(M5)로 이루어진 트랜지스터쌍(M4,M5)이 각각 P챈널 M0S 트랜지스터로 되어있는 것을 특징으로 하는 데이터출력회로.
  12. 제7항에 있어서, 상기 중간전위 생성수단(11)에서의 상기 제1 및 제 2트랜지스터(M4)(M5)로 이루어진 트랜지스터쌍(M4.M5)이 각각 N챈널 MOS 트랜지스터로 되어있는 것을 특징으로 하는 데이터출력회로.
  13. 제7항에 있어서, 상기 중간전위 생성수단(11)에서의 상기 상보적인 제3 및 제 4트랜지스터(M3)(M6)가 각각 P챈널 MOS 트랜지스터와 N챈널 MOS 트랜지스터로 되어있는 것을 특징으로 하는 데이터출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890001344A 1988-02-05 1989-02-04 중간전위생성회로 KR920003440B1 (ko)

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