JP3014164B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JP3014164B2 JP3110396A JP11039691A JP3014164B2 JP 3014164 B2 JP3014164 B2 JP 3014164B2 JP 3110396 A JP3110396 A JP 3110396A JP 11039691 A JP11039691 A JP 11039691A JP 3014164 B2 JP3014164 B2 JP 3014164B2
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    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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    • H03KPULSE TECHNIQUE
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    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は出力バッファ回路、特に
たとえばスイッチング・ノイズの小さい出力バッファ回
路に関する。

【0002】

【従来の技術】従来、この種の出力バッファ回路として
は、たとえば特開昭61−216518に開示されたも
のがある。図5に示すようにこの回路は、出力最終段に
おける出力端子OUTに接続されたPMOS出力トラン
ジスタ58のゲート端子a51と、出力端子OUTに接
続されたNMOS出力トランジスタ57のゲート端子a
52との間に、PMOS出力トランジスタ51及びNM
OS出力トランジスタ54から成るトランスファ・ゲー
トTGを設け、このトランスファ・ゲートTGを制御信
号Cによってオン・オフに制御するものである。トラン
スファ・ゲートTGがオフであれば、出力端子OUTは
「ハイ・インピーダンス状態」となる。また、トランス
ファ・ゲートTGがオンであれば、出力端子OUTには
出力信号用の入力端子Dと同じ論理レベルが生じて出力
バッファ回路は「出力状態」となる。なお、論理機能に
関する各トランジスタのより詳細な説明は上記公報に詳
述されているので省略し、本発明に直接関係のあるスイ
ッチング・ノイズの大きさの低減効果について特に説明
する。

【0003】いま出力バッファ回路が「出力状態」にあ
り、出力信号用の入力端子DがHレベルにあったとす
る。この時、端子a51及び端子a52は共にLレベル
となっており、出力端子OUTはHレベルとなってい
る。ここで入力端子DがHレベルからLレベルに遷移す
ると、端子a51と端子a52がLレベルからHレベル
に変化し、PMOS出力トランジスタ58がオフし、N
MOS出力トランジスタ57がオンして、出力端子OU
TはHレベルからLレベルへと変化してゆく。この時、
出力最終段のPMOS出力トランジスタ58とNMOS
出力トランジスタ57のゲート電極との間に、トランス
ファ・ゲートTGが設けられているので、このトランス
ファ・ゲートTGのオン抵抗と寄生容量とによって、端
子a51のレベルが上昇してから、端子a52のレベル
が上昇するまでに一定の遅延が生じる。従ってPMOS
出力トランジスタ58がまずオフした後に、NMOS出
力トランジスタ57がオンする事となり、最終段の2個
の出力トランジスタ57及び58が同時にオン状態にな
らないので無用な貫通電流をなくせ、スイッチング・ノ
イズの低減を図る事ができる。

【0004】

【発明が解決しようとする課題】しかしながら、上記従
来技術の回路構成では以下のような問題が存在する。

【0005】まず、実際の集積回路では、図6に示すよ
うに、出力トランジスタ、例えばNMOS出力トランジ
スタN50のソースと接地電位GNDとの間に寄生イン
ダクタンスLGが存在している。このため、出力バッフ
ァ回路の電流駆動能力を大きくするために最終段の出力
トランジスタのディメンジョン(ゲート幅/ゲート長で
決まる値)を大きくすると、出力端子OUTがHレベル
からLレベルに変化する時、出力端子OUTに接続され
た負荷容量CLから接地電位GNDに瞬間的に大きなピ
ーク電流IDが流れ、寄生インダクタンスLGに大きなノ
イズ電圧VGNが発生する。このように、貫通電流を防止
しても、なお大きなスイッチング・ノイズが発生する。
もちろん図5に示した従来の回路においても、トランス
ファ・ゲートTGを構成する各トランジスタのディメン
ジョンを小さくすれば、出力トランジスタのゲート電位
の遷移時間が長くなるので、ノイズ電圧VGNをある程度
小さくする事ができる。しかし、こうした方法では、負
荷容量CLが著るしく大きい時、出力端子OUTの電荷
が充分少なくなる前にゲート電位が遷移してしまい、結
局ノイズ電圧を充分に小さくするには至らなかった。

【0006】一方、ノイズ低減の他の従来技術として、
例えば特開昭61−244124等によって開示された
方法がある。この出力バッファ回路は、出力バッファの
最終段を、少なくとも一方の電源電位(例えば接地電位
GND)と出力端子の間に並列接続した複数対の出力ト
ランジスタで構成されている。この方法においては、例
えば出力端子がHレベルからLレベルに遷移する際、ま
ず第1のNMOS出力トランジスタをオンし、一定時間
経過して出力端子の電位が低下した後、第2のNMOS
出力トランジスタをオンにする。この結果、最大のノイ
ズ源である放電開始直後のピーク電流を小さくでき、し
かも出力バッファ回路全体の電流駆動能力を落とす必要
はない。しかし、このように出力最終段を並列接続した
複数対の出力トランジスタで構成する従来技術の回路で
は、各出力トランジスタのオン、オフの時差制御のため
の回路が複雑であり素子数が多いという問題がある。例
えばこの文献の回路においては24個のMOSトランジ
スタを必要とする。また、ゲートアレイのように多数の
入出力回路の搭載を要求される分野においては、出力バ
ッファ回路は、幅が狭く縦長な領域に形成する事が好ま
しい。しかしながらこの従来技術では、出力端子に直接
ドレインが接続され、ラッチアップ対策等のため大きな
面積を要する出力トランジスタ対が多数存在するため
に、パターン・レイアウト上も不利であった。

【0007】このように、一対の出力トランジスタのゲ
ート間にトランスファ・ゲートを設けた従来技術の回路
では、負荷容量が大きい時に、充分なノイズの低減が達
成できないという欠点があった。また、最終段を複数対
の出力トランジスタで構成する従来技術においては、素
子数が多くなり、パターン・レイアウト上不利であると
いう欠点があった。

【0008】本発明はこのような従来技術の欠点を解消
し、高速でスイッチング・ノイズの発生が小さく、素子
数の少ない出力バッファ回路を提供することを目的とす
る。

【0009】

【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体素子により構成される出力バッフ
ァ回路は、第1の半導体素子および第2の半導体素子に
より構成される出力最終段と、第1の半導体素子および
第2の半導体素子のゲート端子間に配設されるととも
に、このバッファ回路の出力端子に接続されるスイッチ
手段とを有する。また、このスイッチ手段は、第1の半
導体素子のゲート端子より第2の半導体素子のゲート端
子へ至る第1の経路の間に設けられた第3の半導体素子
と、第1の半導体素子のゲート端子より第2の半導体素
子のゲート端子へ至る第2の経路の間に設けられた第4
の半導体素子とを含み、第3の半導体素子および第4の
半導体素子のゲート端子がこの回路の出力端子に接続さ
れている。

【0010】

【作用】本発明によれば、入力端子に入力された信号が
変化した場合、出力端子の電位が充分変化した後にスイ
ッチ手段の所定の半導体素子が導通することによって、
第1の半導体素子もしくは第2の半導体素子のいずれか
が導通するので出力端子の負荷容量が大きくてもノイズ
を小さくすることができる。

【0011】

【実施例】次に添付図面を参照して本発明による出力バ
ッファ回路の実施例を詳細に説明する。

【0012】図1には本発明の出力バッファ回路の一実
施例を示す回路図が示されている。同図において、端子
OUTは出力バッファ回路の出力端子、端子Cは出力バ
ッファ回路を「ハイインピーダンス」か「出力状態」か
のいずれかに制御するための制御信号端子、端子Dは出
力バッファが「出力状態」にあるときに出力端子OUT
の論理レベルを決定するための出力信号用の入力端子で
ある。また、端子VCC1は集積回路内部の電源電圧VCC
1に接続される電源端子、端子GND1は集積回路内部
の接地電位に接続される接地端子である。

【0013】本実施例における出力バッファ回路は、出
力端子OUTを直接駆動する最終段Fと、出力端子OU
Tに出力される信号の制御を行なう制御回路Kを有す
る。制御回路Kは、PMOSトランジスタP11,P1
2、NMOSトランジスタN11,N12およびインバ
ータINV11により構成されている。制御回路Kにお
いて、まず制御信号端子CがインバータINV11の入
力に接続され、INV11の出力がノードn10に接続
されている。次にPMOSトランジスタP11のソース
が電源端子VCC1に、ゲートが入力端子Dに、ドレイン
がノードn11にそれぞれ接続されている。また、PM
OSトランジスタP12のソースがVCC1に、ゲートが
制御信号端子Cに、ドレインがノードn11にそれぞれ
接続されている。さらに、NMOSトランジスタN11
のソースがGND1にゲートが入力端子Dに、ドレイン
がノードn12にそれぞれ接続されている。また、NM
OSトランジスタN12のソースが端子GND1に、ゲ
ートがノードn10に、ドレインがノードn12にそれ
ぞれ接続されている。

【0014】さらに、ノードn11とノードn12の間
にスイッチ部Sが設けられている。スイッチ部Sは制御
信号端子Cより入力した制御信号Cによりオン、オフ制
御されるスイッチであり、このスイッチ部Sがオフのと
きには出力端子OUTがハイインピーダンス状態にな
る。スイッチ部Sは、PMOSトランジスタP13,P
14、NMOSトランジスタN13,N14より構成さ
れている。スイッチ部Sにおいて、NMOSトランジス
タN13のソースがノードn12に、ゲートが制御信号
端子Cに、ドレインがNMOSトランジスタN14のソ
ースにそれぞれ接続されている。また、NMOSトラン
ジスタN14のゲートが出力端子OUTに、ドレインが
ノードn11にそれぞれ接続される。さらに、PMOS
トランジスタP13のソースがノードn11に、ゲート
がノードn10に、ドレインがPMOSトランジスタP
14のソースにそれぞれ接続されている。また、PMO
SトランジスタP14のゲートが出力端子OUTに、ド
レインがノードn12にそれぞれ接続されている。この
ようにスイッチ部Sは、出力端子OUTの電位によって
直接制御されるMOSトランジスタ、PMOSトランジ
スタP14とNMOSトランジスタN14を有する。

【0015】最終段FはPMOSトランジスタP10と
NMOSトランジスタN10により構成されている。最
終段Fにおいては、PMOS出力トランジスタP10の
ソースがVCC1に、ゲートが制御回路Kのノードn11
に、ドレインが出力端子OUTに接続されている。ま
た、NMOSトランジスタN10のソースがGND1
に、ゲートが制御回路Kのノードn12に、ドレインが
出力端子OUTにそれぞれ接続されている。

【0016】次に図1に示した実施例の動作を説明す
る。

【0017】まず、出力バッファ回路の「ハイインピー
ダンス状態」について説明する。制御信号CがLレベル
であると、ノードn10がHレベルとなりスイッチ部S
のNMOSトランジスタN13及びPMOSトランジス
タP13が共にオフになる。従って、入力端子D及び出
力端子OUTの論理レベルにかかわらず、スイッチ部S
はオフする。一方、NMOSトランジスタN12及びP
MOSトランジスタP12がオンするので、ノードn1
1はHレベルに、ノードn12はLレベルになり、PM
OS出力トランジスタP10とNMOS出力トランジス
タN10はいずれもオフとなる。この結果出力端子OU
Tはハイインピーダンス状態となる。

【0018】次に「出力状態」における動作を説明す
る。

【0019】図2は本実施例における出力バッファ回路
の「出力状態」における各ノードの電圧波形の一例が示
されている。同図において、電圧VOUTは出力端子OU
Tの電圧を、電圧VTNはNMOSトランジスタのスレッ
ショルド電圧を、電圧VTPはPMOSトランジスタのス
レッショルド電圧をそれぞれ示している。

【0020】なお図2には、本実施例と図5に示した従
来技術の差が明確になるように、図5の出力バッファ回
路における出力端子OUT及び内部接地電位GND1の
電圧波形が破線にて併せて示されている。いま、制御信
号端子CがLレベルからHレベルに変化したとすると、
PMOSトランジスタP12及びNMOSトランジスタ
N12がオフとなり、スイッチ部SのPMOSトランジ
スタP13とNMOSトランジスタN13がオンとな
る。一方、出力端子OUTの初期状態は制御信号端子C
がLレベルであったためハイインピーダンス状態である
ので、出力端子OUTの電位が外部の負荷容量CLの初
期状態によって定まる。すなわち、出力端子OUTの初
期状態がHレベルであればNMOSトランジスタN14
が、またLレベルであればPMOSトランジスタP14
がオンするので、出力端子OUTの電位にかかわらずス
イッチ部Sは導通状態となる。この時、図2に示すよう
に入力端子DがHレベルであると、PMOSトランジス
タP11はオフであり、NMOSトランジスタN11は
オンになるので、ノードn12の電位はLレベルに保持
される。一方、スイッチ部Sは導通状態にあるので、ノ
ードn11の電位は降下してLレベルとなる。従って、
NMOS出力トランジスタN10はオフ状態が保持され
る一方、PMOS出力トランジスタS10はオンとな
り、出力端子OUTはHレベルとなる。なお、図2のノ
ード11の電圧波形において、電位の降下する速さが一
時遅くなっている部分qがあるが、これについては後述
する。

【0021】次に、出力端子OUTがHレベルからLレ
ベルに遷移する場合について説明する。「出力状態」に
おいては、PMOSトランジスタP12及びNMOSト
ランジスタN12は常にオフである。いま、時刻tO
において入力端子DがHレベルからLレベルに遷移する
と、NMOSトランジスタN11がオフに、PMOSト
ランジスタP11がオンとなる。これにより、時刻t1
aでノードn11がLレベルからHレベルに変化し、P
MOS出力トランジスタP10がオフとなる。一方、ス
イッチ部Sにおいては、NMOSトランジスタN13及
びPMOSトランジスタP13がそれぞれオンしてい
る。また、この時点で出力端子OUTの電圧VOUTはH
レベルであるので、NMOSトランジスタN14がオ
ン、PMOSトランジスタP14がオフである。

【0022】従って、ノードn11からn12への充電
が、スイッチ部SにおけるNMOS出力トランジスタN
14及びN13を通ってなされ、ノードn12の電位は
上昇する。ノードn12の電位が上昇すると、スイッチ
部SにおけるNMOSトランジスタN13及びN14の
ソース電位が上昇する事となり(即ちNMOSトランジ
スタN13及びN14のゲート・ソース電圧が減少する
事となり)、スイッチ部Sを流れる電流は減少する。こ
の結果、図示するごとく時刻t2aにおいて、ノードn
12の電位上昇は、VOUT−VTN′(VTN′は基板効果
を含んだNMOSトランジスタのスレッショルド電圧
(VTN′>VTN))付近で一時停止する。このとき一般
にVCC=5Vでは数1に示す値になる。

【0023】

【数1】

【0024】従って、NMOS出力トランジスタN10
がオンしVOUTは低下し始める。さらに、時刻t3aにお
いてこの出力電圧VOUTが充分低下してVout≪VCC−V
TPとなると、スイッチ部SのPMOSトランジスタP1
4がオンし、ノードn11からノードn12への充電は
PMOSトランジスタP13とP14とを通ってなされ
るようになる。この結果ノードn12はVCCまで上昇
し、NMOS出力トランジスタN10が充分な電流駆動
能力を持つようになる。なお、出力電圧VOUTがVOUT
TNまでさがるとNMOSトランジスタN14はオフと
なるが、PMOSトランジスタP13及びP14がオン
しているので、スイッチ部Sは導通のままである。

【0025】このように本実施例では、出力の放電開始
直後におけるNMOS出力トランジスタN10のゲート
電圧が小さくおさえられるので、最大のノイズ源となる
放電開始直後のピーク電流を小さくできる。従って図2
に示すように、内部接地線GND1に生じるノイズ電圧
GNを従来の1/2程度に小さくできる。また、放電が
充分進行した時点(t3a)においても、NMOS出力
トランジスタN10のゲートには充分な電圧VCCが加わ
るので電流駆動能力を損なう事はない。また、この時点
では出力端子の電圧が小さくなっているので、NMOS
出力トランジスタN10の能力が大きくなってもノイズ
電圧VGNへの影響は小さい。

【0026】次に出力端子OUTがLレベルからHレベ
ルに遷移する場合について説明する。まず、時刻T0
において入力端子DがLレベルからHレベルに変化す
る。この結果、PMOSトランジスタP11がオフに、
NMOSトランジスタN11がオンになる。これによ
り、時刻T1bでノードn12がHレベルからLレベル
に遷移し、NMOS出力トランジスタN10がオフとな
る。

【0027】一方、スイッチ部SにおいてはPMOSト
ランジスタP13及びNMOSトランジスタN13がオ
ンしている。また、この時点で出力端子OUTの出力電
圧VOUTがLレベルであるので、PMOSトランジスタ
P14がオンであり、NMOS出力トランジスタN14
がオフである。従ってnノード11の電荷がPMOSト
ランジスタP13及びP14を通してノードn12へ放
電されノードn11の電位は降下する。ノードn11の
電位が降下すると、スイッチ部SにおけるPMOSトラ
ンジスタP13及びP14のソース電位が降下する事と
なり(すなわちPMOSトランジスタP13及びP14
のゲート・ソース電圧が減少する事となり)、スイッチ
部Sを流れる電流は減少する。この結果、図示するごと
く時刻T2bにおいて、ノードn11の電位の降下は|
TP′|(VTP′は基板効果を含んだPMOSトランジ
スタのスレッショルド電圧)付近で一時停止する。(図
中のq′部分)この時、PMOS出力トランジスタP1
0のゲート電圧は数2に示す値となる。

【0028】

【数2】

【0029】したがって、PMOS出力トランジスタP
10はオンしVOUTは上昇し始める。さらに時刻T3bに
おいて、この出力電圧VOUTが充分に上昇してVOUT≫V
TNとなるとNMOSトランジスタN14がオンし、ノー
ドn11からノードn12への放電がNMOSトランジ
スタN14及びN13を通ってなされる事となり、ノー
ドn11は接地電位0Vまで降下する。この結果、PM
OS出力トランジスタP10が充分な電流駆動能力を持
つようになる。なお、出力電圧VOUTがVOUT>(VCC
TP)まで上昇すると、PMOSトランジスタP14は
オフとなるが、NMOSトランジスタN13及びN14
がオンしているのでスイッチ部Sは導通状態のままであ
る。

【0030】このように本実施例においては、出力端子
OUTのLレベルからHレベルへの遷移時においても、
負荷の充電開始直後のPMOS出力トランジスタP10
のゲート・ソース電圧を小さく抑えられる事から、最大
のノイズ源である充電開始直後のピーク電流を小さくお
さえる事ができ、ノイズの低減が図れる。

【0031】なお、ハイインピーダンス状態から「出力
状態」への遷移の説明において、前述したノードn11
の電圧波形における部分qは、出力端子0UTのLレベ
ルからHレベルへ遷移する際にノードn11の電圧波形
が一時平坦になる(部分q′)と同様にスイッチ部Sの
働らきによるものである。すなわち、「ハイ・インピー
ダンス状態」から「出力状態」に遷移する場合において
も、出力トランジスタのゲート・ソース電圧が一時点に
小さくおさえられるので、ノイズの発生は小さなものに
できる。

【0032】図3は、各出力バッファ回路のN個の出力
が、同時にHレベルからLレベルに遷移したとき、集積
回路内部の接地線GND1に生じるノイズ電圧VGNのピ
ーク値VGPを示すグラフである。グラフの値は回路シミ
ュレーションによって得たもので、上記の集積回路内部
の接地線GND1と外部の接地線GNDとの間の寄生イ
ンダクタンスLはL=15nHとした。図3における曲
線Aは上述した本実施例の出力バッファ回路、曲線Bは
特開昭61−216518に開示された従来技術の出力
バッファ回路、曲線Cは特開昭61−244124によ
って開示された従来技術の出力バッファ回路をそれぞれ
示したものである。比較のため各出力バッファ回路と
も、出力のシンク電流(IOL)24mAに対してLレベ
ル電圧(VOL)を0.4V以下に保証するものとし、ま
た、各制御トランジスタのディメンジョンは一律とし
た。図示されるように本実施例におけるノイズの大きさ
は、曲線Bで示される回路の約1/2と小さく、また曲
線Cの回路のものとほぼ同程度である。前記したよう
に、曲線Cの回路はトランジスタ数が24個と多いのに
対して、本実施例の回路は図1から判るように12個の
MOSトランジスタで実現できる。このように本実施例
では、少ない素子数でノイズ発生の少ない出力バッファ
回路が得られる。

【0033】また、出力バッファ回路が大容量の負荷を
駆動する場合でも、スイッチ部Sにより負荷の充放電が
充分進行するまで、最終段Fの出力トランジスタの電流
駆動能力を小さく抑えることが可能である。なお、本実
施例は、トライステート出力バッファ回路に限らず、ト
ーテムポール型の出力バッファ回路に適用しても効果が
ある。図4は本発明における第2の実施例として、トー
テムポール型出力バッファ回路が示されている。図4に
おいて、端子Dは入出力端子、端子OUTは出力端子、
GND1は集積回路内部の接地線、Vcc1は集積回路内
部の電源電圧線である。

【0034】同実施例における出力バッファ回路は、ま
ず内部の電源電圧線VCC1と出力端子OUTとの間にP
MOS出力トランジスタP60が、出力端子OUTと内
部の接地線GND1との間にNMOS出力トランジスタ
N60とが設けられ、PMOS出力トランジスタP60
のゲートがノードn61に、NMOS出力トランジスタ
N60のゲートがノードn62にそれぞれ接続されてい
る。このノードn61とVCC1との間にPMOS出力ト
ランジスタP61が、ノードn62とGND1の間にN
MOSトランジスタN61がそれぞれ接続されている。
これらPMOSトランジスタP61及びNMOSトラン
ジスタN61のゲートが共に入力端子Dに接続されてい
る。さらに、ノードn61とn62との間にスイッチ部
Sが設けられている。スイッチ部SはNMOSトランジ
スタN62とPMOSトランジスタP62との並列接続
により構成され、このNMOSトランジスタN62とP
MOSトランジスタP62のゲートが共に出力端子OU
Tに接続されている。

【0035】次に同実施例の動作を説明する。いま、初
期状態として入力端子D、出力端子OUTが共にHレベ
ルにあり、入力端子DがHレベルからLレベルに変化し
たとする。この変化により、PMOSトランジスタP6
1がオフからオンへ、NMOSトランジスタN61がオ
ンからオフへそれぞれ変わり、ノードn61がLレベル
からHレベルに変化する。一方、スイッチ部Sについて
は、出力端子OUTの電圧VOUTが当初Hレベルである
のでNMOSトランジスタN62がオンであり、PMO
SトランジスタP62はオフである。従って、ノードn
61よりNMOSトランジスタN62を通ってノードn
62へ電流が流れ、ノードn62が充電される。そし
て、ノードn62の電位が上昇してVOUT−VTN′(V
TN′は基板効果を含んだNMOSトランジスタのVT
にまで至ると、NMOSトランジスタN62がオフし、
ノードn62への充電が一時的に停止する。このノード
n62の電位上昇によって、NMOS出力トランジスタ
N60がオンし、出力端子OUTの負荷の放電が始まる
が、以上の説明から判るように放電開始直後にノードn
62の電位の上昇が制限されるので、NMOS出力トラ
ンジスタN60の電流駆動能力は小さく抑制される。次
に、出力端子OUTの負荷が、NMOS出力トランジス
タN60を通って放電されて、VOUTが下がると、スイ
ッチ部SのPMOSトランジスタP62がオンする。こ
の結果、ノートn62はVCC1の電位にまで充電され、
NMOS出力トランジスタN60は充分な電流駆動能力
をもつようになる。さらにVOUTが下がると、スイッチ
部SのNMOSトランジスタN62はオフとなる。

【0036】このように、出力端子OUTがHレベルよ
りLレベルへ変化する場合、まずPMOS出力トランジ
スタがオフした後、一定時間の経過後にNMOS出力ト
ランジスタがオンするので、無用な貫通電流を防止でき
る。また出力の放電開始直後において、一時点にNMO
S出力トランジスタの電流駆動能力を小さく抑えられる
ので、効果的にスイッチング・ノイズの低減が図れる。
なお、出力端子OUTがLレベルからHレベルへと遷移
する場合においても、以上の説明において、各トランジ
スタの極性を反対のものとし、さらに電源電圧VCC1と
接地電位GND1、及びHレベルとLレベルとをそれぞ
れ入れ換えて読み替れば、同様な効果のある事は明らか
である。

【0037】なお、これら実施例では、本発明による出
力バッファ回路をPMOSトランジスタおよびNMOS
トランジスタにより構成したが、本発明はとくにこれに
限定されるものではなく、他の半導体素子により構成し
ても良い。

【0038】

【発明の効果】このように本発明の出力バッファ回路に
よれば、PMOS出力トランジスタとNMOS出力トラ
ンジスタが同一タイミングでオンする事がなく、無用な
貫通電流を防止でき、低消費電力で、スイッチング・ノ
イズの小さな出力バッファ回路が得られる。本発明によ
ればまた、出力端子の論理レベルが遷移する際、オンす
る出力トランジスタのゲート電圧が一時的に小さくおさ
えられるので、遷移の始まる瞬間(出力端子の負荷の充
放電開始直後)のピーク電流を小さくおさえられ、スイ
ッチング・ノイズの小さな出力バッファ回路が得られ
る。本発明はさらに、スイッチ部Sが、出力トランジス
タのゲート電圧の変化を緩和する事と、トライステート
制御の2つの働きをする事から、従来の同様な機能のも
のと比べて素子数を大幅に少なくできる。また、本発明
では出力トランジスタのゲート電圧の抑制を出力端子か
ら直接帰還して行なっているので、この抑制期間をノイ
ズ低減のために必要な最小時間とする事が容易であり、
この種のものとしては比較的高速な動作が得られる。

【図面の簡単な説明】

【図1】本発明による出力バッファ回路の実施例を示す
回路図、

【図2】図1に示された実施例における「出力状態」の
各ノードの電圧波形の一例を示す波形図、

【図3】出力バッファ回路の出力が同じにHレベルから
Lレベルに遷移したときに接地線に生じるノイズ電圧の
ピーク値を示すグラフ、

【図4】本発明による出力バッファ回路の他の実施例を
示す回路図、

【図5】従来技術における出力バッファ回路の回路図、

【図6】トランジスタと接地電圧間の寄生インダクタン
スを説明するための説明図である。

【符号の説明】

C 制御信号端子 D 入力端子 n11〜n12,n61,n62 ノード N10〜N14,N60〜N62 NMOSトランジスタ OUT 出力端子 P10〜P14,P61〜P62 PMOSトランジスタ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の電源電位と第2の電源電位との間
    に直列に接続された第1導電型の第1のトランジスタお
    よび第2導電型の第2のトランジスタとを含み、前記第
    1のトランジスタおよび第2のトランジスタの間から出
    力信号を出力する出力段と、 前記第1のトランジスタのゲートと前記第2のトランジ
    スタのゲートとの間に並列に接続され、制御信号および
    この制御信号の反転信号にそれぞれ応答して導通状態が
    制御される第3および第4のトランジスタと、この第3
    および第4のトランジスタとそれぞれ直列に接続され、
    前記出力信号に応答して互いに相補に導通状態が制御さ
    れる第5および第6のトランジスタとを含むスイッチ手
    段と、 入力信号に応答して、前記第1のトランジスタおよび前
    記第2のトランジスタのゲートにそれぞれ前記第1また
    は第2の電源電位を与える第7および第8のトランジス
    タと、 を含むことを特徴とする出力バッファ回路。
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