JPH052894A - データ出力回路 - Google Patents
データ出力回路Info
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- JPH052894A JPH052894A JP3154225A JP15422591A JPH052894A JP H052894 A JPH052894 A JP H052894A JP 3154225 A JP3154225 A JP 3154225A JP 15422591 A JP15422591 A JP 15422591A JP H052894 A JPH052894 A JP H052894A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【目的】 高速サイクルで動作する多ビット出力の半導
体メモリ等に設けられるデータ出力回路において、電源
間に流れる貫通電流や、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳ側のノイズ発生を低減する。 【構成】 出力端子Ｄｏｕｔに“Ｈ”のデータ出力する
場合、ＰＭＯＳ４１をオン状態にしてＶＣＣの電荷をキ
ャパシタ５１に蓄積しておき、ＮＭＯＳ３１をオン状態
にすると同時に、ＰＭＯＳ４１をオフさせて、キャパシ
タ５１の蓄積電荷を出力端子Ｄｏｕｔへ流す。Ｄｏｕｔ
に“Ｌ”のデータを出力する場合、ＮＭＯＳ４２をオフ
状態にし、Ｄｏｕｔの電荷をキャパシタ５２へ蓄積して
おき、ＮＭＯＳ４２をオン状態にすると同時にＮＭＯＳ
３２をオフ状態にし、キャパシタ３２の蓄積電荷をＶＳ
Ｓ側へ放電する。
体メモリ等に設けられるデータ出力回路において、電源
間に流れる貫通電流や、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳ側のノイズ発生を低減する。 【構成】 出力端子Ｄｏｕｔに“Ｈ”のデータ出力する
場合、ＰＭＯＳ４１をオン状態にしてＶＣＣの電荷をキ
ャパシタ５１に蓄積しておき、ＮＭＯＳ３１をオン状態
にすると同時に、ＰＭＯＳ４１をオフさせて、キャパシ
タ５１の蓄積電荷を出力端子Ｄｏｕｔへ流す。Ｄｏｕｔ
に“Ｌ”のデータを出力する場合、ＮＭＯＳ４２をオフ
状態にし、Ｄｏｕｔの電荷をキャパシタ５２へ蓄積して
おき、ＮＭＯＳ４２をオン状態にすると同時にＮＭＯＳ
３２をオフ状態にし、キャパシタ３２の蓄積電荷をＶＳ
Ｓ側へ放電する。
Description
【０００１】
【産業上の利用分野】本発明は、高速サイクルで動作す
る多ビット出力の半導体メモリ等の集積回路（ＩＣ）内
に設けられ、貫通電流や電源ノイズを低減するデータ出
力回路に関するものである。
る多ビット出力の半導体メモリ等の集積回路（ＩＣ）内
に設けられ、貫通電流や電源ノイズを低減するデータ出
力回路に関するものである。
【０００２】
【従来の技術】従来、この種のデータ出力回路として
は、例えば図２のようなものがあった。以下、その構成
を説明する。
は、例えば図２のようなものがあった。以下、その構成
を説明する。
【０００３】図２は、従来のデータ出力回路の一構成例
を示す回路図である。
を示す回路図である。
【０００４】このデータ出力回路は、例えば高速サイク
ルで動作する多ビット出力の半導体メモリに設けられて
いるもので、ラッチ回路１０を有している。ラッチ回路
１０は、アウトプットイネーブル信号ＯＥにより活性化
され、相補的なデータＤａ，Ｄｂの“Ｈ”，“Ｌ”の論
理状態を一時保持する回路であり、たすきがけ接続され
た２個のＮＡＮＤゲート１１，１２より構成されてい
る。
ルで動作する多ビット出力の半導体メモリに設けられて
いるもので、ラッチ回路１０を有している。ラッチ回路
１０は、アウトプットイネーブル信号ＯＥにより活性化
され、相補的なデータＤａ，Ｄｂの“Ｈ”，“Ｌ”の論
理状態を一時保持する回路であり、たすきがけ接続され
た２個のＮＡＮＤゲート１１，１２より構成されてい
る。
【０００５】ラッチ回路１０の二つの出力端子には、出
力バッファ用のインバータ２１，２２を介して第１，第
２の出力トランジスタ３１，３２のゲートにそれぞれ接
続されている。第１，第２の出力トランジスタ３１，３
２は、例ばＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ
という）でそれぞれ構成され、それらが電源電位（第１
の電源電位）ＶＣＣと接地電位（第２の電源電位）ＶＳ
Ｓとの間に直列接続されている。第１，第２の出力トラ
ンジスタ３１，３２間には、データ出力用の出力端子Ｄ
ｏｕｔが接続されている。
力バッファ用のインバータ２１，２２を介して第１，第
２の出力トランジスタ３１，３２のゲートにそれぞれ接
続されている。第１，第２の出力トランジスタ３１，３
２は、例ばＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ
という）でそれぞれ構成され、それらが電源電位（第１
の電源電位）ＶＣＣと接地電位（第２の電源電位）ＶＳ
Ｓとの間に直列接続されている。第１，第２の出力トラ
ンジスタ３１，３２間には、データ出力用の出力端子Ｄ
ｏｕｔが接続されている。
【０００６】この種のデータ出力回路では、出力すべき
データＤａ，Ｄｂがラッチ回路１０でラッチされ、その
ラッチ出力がインバータ２１，２２で反転されて第１，
第２の出力トランジスタ３１，３２のゲートへそれぞれ
供給される。第１，第２の出力トランジスタ３１，３２
は、インバータ出力に基づきオン，オフ動作する。例え
ば、インバータ２１の出力が“Ｈ”で、インバータ２２
の出力が“Ｌ”の場合、第１の出力トランジスタ３１が
オン状態となり、電源電位ＶＣＣから出力端子Ｄｏｕｔ
へ電荷が流れ、“Ｈ”のデータが出力される。インバー
タ２２の出力が“Ｈ”の場合、第２の出力トランジスタ
３２がオンし、出力端子Ｄｏｕｔから接地電位ＶＳＳへ
電荷が流れ、“Ｌ”のデータが出力される。
データＤａ，Ｄｂがラッチ回路１０でラッチされ、その
ラッチ出力がインバータ２１，２２で反転されて第１，
第２の出力トランジスタ３１，３２のゲートへそれぞれ
供給される。第１，第２の出力トランジスタ３１，３２
は、インバータ出力に基づきオン，オフ動作する。例え
ば、インバータ２１の出力が“Ｈ”で、インバータ２２
の出力が“Ｌ”の場合、第１の出力トランジスタ３１が
オン状態となり、電源電位ＶＣＣから出力端子Ｄｏｕｔ
へ電荷が流れ、“Ｈ”のデータが出力される。インバー
タ２２の出力が“Ｈ”の場合、第２の出力トランジスタ
３２がオンし、出力端子Ｄｏｕｔから接地電位ＶＳＳへ
電荷が流れ、“Ｌ”のデータが出力される。
【０００７】このデータ出力回路では、出力端子Ｄｏｕ
ｔから“Ｈ”または“Ｌ”いずれかのデータを出力した
場合、該出力端子Ｄｏｕｔに流れる電流は、直接、電源
電位ＶＣＣ及び接地電位ＶＳＳから供給されている。
ｔから“Ｈ”または“Ｌ”いずれかのデータを出力した
場合、該出力端子Ｄｏｕｔに流れる電流は、直接、電源
電位ＶＣＣ及び接地電位ＶＳＳから供給されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、次のような課題があった。
成の回路では、次のような課題があった。
【０００９】従来のデータ出力回路では、例えば第１，
第２の出力トランジスタ３１，３２のオン，オフタイミ
ングがずれると、該第１及び第２の出力トランジスタ３
１，３２が瞬間的に双方オン状態となり、電源電位ＶＣ
Ｃから接地電位ＶＳＳへ貫通電流が流れる。このような
貫通電流が流れると、電源電位ＶＣＣ及び接地電位ＶＳ
Ｓ側でノイズが発生する。特に、ＩＣ内に図２のような
回路が多数設けられた多ビット出力構成になると、電源
電位ＶＣＣ及び接地電位ＶＳＳで発生するノイズが膨大
な量になる。このような大きなノイズが発生すると、Ｉ
Ｃの内部動作や、該ＩＣが搭載されている装置等が、誤
動作を起こしやすくなり、アクセスタイムも長くなると
いう問題があり、それらを簡単に解決することが困難で
あった。本発明は、前記従来技術が持っていた課題とし
て、データ出力時に貫通電流及び電源ノイズが発生する
点について解決したデータ出力回路を提供するものであ
る。
第２の出力トランジスタ３１，３２のオン，オフタイミ
ングがずれると、該第１及び第２の出力トランジスタ３
１，３２が瞬間的に双方オン状態となり、電源電位ＶＣ
Ｃから接地電位ＶＳＳへ貫通電流が流れる。このような
貫通電流が流れると、電源電位ＶＣＣ及び接地電位ＶＳ
Ｓ側でノイズが発生する。特に、ＩＣ内に図２のような
回路が多数設けられた多ビット出力構成になると、電源
電位ＶＣＣ及び接地電位ＶＳＳで発生するノイズが膨大
な量になる。このような大きなノイズが発生すると、Ｉ
Ｃの内部動作や、該ＩＣが搭載されている装置等が、誤
動作を起こしやすくなり、アクセスタイムも長くなると
いう問題があり、それらを簡単に解決することが困難で
あった。本発明は、前記従来技術が持っていた課題とし
て、データ出力時に貫通電流及び電源ノイズが発生する
点について解決したデータ出力回路を提供するものであ
る。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体メモリ等のＩＣ内に設けられ、第
１及び第２の電源電位間に出力端子を介して直列された
第１及び第２の出力トランジスタを備え、出力すべきデ
ータの論理“Ｈ”，“Ｌ”に応じて前記第１及び第２の
出力トランジスタをオン，オフ動作させて前記出力端子
からデータを出力するデータ出力回路において、次のよ
うな回路を設けている。
決するために、半導体メモリ等のＩＣ内に設けられ、第
１及び第２の電源電位間に出力端子を介して直列された
第１及び第２の出力トランジスタを備え、出力すべきデ
ータの論理“Ｈ”，“Ｌ”に応じて前記第１及び第２の
出力トランジスタをオン，オフ動作させて前記出力端子
からデータを出力するデータ出力回路において、次のよ
うな回路を設けている。
【００１１】即ち、本発明では、前記第１の出力トラン
ジスタと前記第１の電源電位との間に接続された第１の
スイッチ手段と、前記第１の出力トランジスタと前記第
２の電源電位との間に接続された第１のキャパシタと、
前記第２の出力トランジスタと前記第２の電源電位との
間に接続された第２のスイッチ手段と、前記第２の出力
トランジスタと前記第１の電源電位との間に接続された
第２のキャパシタとを、設けている。
ジスタと前記第１の電源電位との間に接続された第１の
スイッチ手段と、前記第１の出力トランジスタと前記第
２の電源電位との間に接続された第１のキャパシタと、
前記第２の出力トランジスタと前記第２の電源電位との
間に接続された第２のスイッチ手段と、前記第２の出力
トランジスタと前記第１の電源電位との間に接続された
第２のキャパシタとを、設けている。
【００１２】
【作用】本発明によれば、以上のようにデータ出力回路
を構成したので、例えば出力端子に“Ｈ”のデータを出
力する場合、第１のスイッチ手段をオン状態にして第１
のキャパシタに第１の電源電位からの電荷を蓄積してお
く。そして、出力時には、第１のキャパシタに蓄積れさ
た電荷を第１の出力端子を介して出力端子へ供給する。
また、出力端子に“Ｌ”のデータを出力する場合、第２
のスイッチ手段をオフ状態にし、オン状態の第２の出力
トランジスタを介して、出力端子から第２のキャパシタ
へ電荷を蓄積しておく。そして、出力時に、第２のキャ
パシタに蓄積された電荷を第２の電源電位へ放電する。
これにより、瞬間的に流れる貫通電流を減少できると共
に、第１及び第２の電源電位側のノイズ発生の防止が図
れる。従って、前記課題を解決できるのである。
を構成したので、例えば出力端子に“Ｈ”のデータを出
力する場合、第１のスイッチ手段をオン状態にして第１
のキャパシタに第１の電源電位からの電荷を蓄積してお
く。そして、出力時には、第１のキャパシタに蓄積れさ
た電荷を第１の出力端子を介して出力端子へ供給する。
また、出力端子に“Ｌ”のデータを出力する場合、第２
のスイッチ手段をオフ状態にし、オン状態の第２の出力
トランジスタを介して、出力端子から第２のキャパシタ
へ電荷を蓄積しておく。そして、出力時に、第２のキャ
パシタに蓄積された電荷を第２の電源電位へ放電する。
これにより、瞬間的に流れる貫通電流を減少できると共
に、第１及び第２の電源電位側のノイズ発生の防止が図
れる。従って、前記課題を解決できるのである。
【００１３】
【実施例】図１は、本発明の一実施例を示すデータ出力
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
【００１４】このデータ出力回路は、従来と同様に、例
えば高速サイクルて動作する多ビット出力の半導体メモ
リ内に設けられるもので、出力すべき相補的なデータＤ
ａ，Ｄｂをラッチするラッチ回路１０と、該ラッチ出力
を駆動するインバータ２１，２２と、該インバータ出力
によってオン，オフ動作する直列接続の第１，第２の出
力トランジスタ３１，３２とを備えている。
えば高速サイクルて動作する多ビット出力の半導体メモ
リ内に設けられるもので、出力すべき相補的なデータＤ
ａ，Ｄｂをラッチするラッチ回路１０と、該ラッチ出力
を駆動するインバータ２１，２２と、該インバータ出力
によってオン，オフ動作する直列接続の第１，第２の出
力トランジスタ３１，３２とを備えている。
【００１５】本実施例の特徴は、これらの回路に、切換
信号ＤＫｂによりオン，オフ動作する第１のスイッチ手
段、例えばＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ
という）４１と、切換信号ＤＫａによりオン，オフ動作
する第２のスイッチ手段、例えばＮＭＯＳ４２と、ＭＯ
ＳＦＥＴ等で形成される第１，第２のキャパシタ５１，
５２とを、付加している。
信号ＤＫｂによりオン，オフ動作する第１のスイッチ手
段、例えばＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ
という）４１と、切換信号ＤＫａによりオン，オフ動作
する第２のスイッチ手段、例えばＮＭＯＳ４２と、ＭＯ
ＳＦＥＴ等で形成される第１，第２のキャパシタ５１，
５２とを、付加している。
【００１６】ＰＭＯＳ４１は、第１の出力トランジスタ
３１と電源電位ＶＣＣとの間に接続され、さらにその第
１の出力トランジスタ３１と接地電位ＶＳＳとの間に第
１のキャパシタ５１が接続されている。ＮＭＯＳ４２
は、第２の出力トランジスタ３２と接地電位ＶＳＳとの
間に接続され、さらにその第２の出力トランジスタ３２
と電源電位ＶＣＣとの間に第２のキャパシタ５２が接続
されている。
３１と電源電位ＶＣＣとの間に接続され、さらにその第
１の出力トランジスタ３１と接地電位ＶＳＳとの間に第
１のキャパシタ５１が接続されている。ＮＭＯＳ４２
は、第２の出力トランジスタ３２と接地電位ＶＳＳとの
間に接続され、さらにその第２の出力トランジスタ３２
と電源電位ＶＣＣとの間に第２のキャパシタ５２が接続
されている。
【００１７】ＰＭＯＳ４１及びＮＭＯＳ４２をオン，オ
フ制御するスイッチ制御回路６０は、アウトプットイネ
ーブル信号ＯＥを所定時間遅延させる遅延回路６１を有
している。遅延回路６１は、例えば直列接続された複数
段のインバータ６１ａ，６１ｂ，６１ｃで構成されてい
る。この遅延回路６１では、各インバータ６１ａ，６１
ｂ，６１ｃの出力側に、寄生容量Ｃがそれぞれ結合して
いる。遅延回路６１の出力側には、該遅延回路出力と信
号ＯＥとの否定論理積をとるＮＡＮＤゲート６２が接続
されている。ＮＡＮＤゲート６２の出力側には、信号反
転用のインバータ６３，６４が接続され、該インバータ
６４から切換信号ＤＫａが、該インバータ６３から切換
信号ＤＫｂがそれぞれ出力されるようになっている。こ
の切換信号ＤＫａ，ＤＫｂは、相補的なパルスである。
フ制御するスイッチ制御回路６０は、アウトプットイネ
ーブル信号ＯＥを所定時間遅延させる遅延回路６１を有
している。遅延回路６１は、例えば直列接続された複数
段のインバータ６１ａ，６１ｂ，６１ｃで構成されてい
る。この遅延回路６１では、各インバータ６１ａ，６１
ｂ，６１ｃの出力側に、寄生容量Ｃがそれぞれ結合して
いる。遅延回路６１の出力側には、該遅延回路出力と信
号ＯＥとの否定論理積をとるＮＡＮＤゲート６２が接続
されている。ＮＡＮＤゲート６２の出力側には、信号反
転用のインバータ６３，６４が接続され、該インバータ
６４から切換信号ＤＫａが、該インバータ６３から切換
信号ＤＫｂがそれぞれ出力されるようになっている。こ
の切換信号ＤＫａ，ＤＫｂは、相補的なパルスである。
【００１８】次に、図３及び図４を参照しつつ、動作を
説明する。
説明する。
【００１９】なお、図３は図１の波形図、及び図４はそ
の図３中の時刻ｔ１，ｔ２付近の拡大波形図である。図
３中のＨｉｚは、出力端子Ｄｏｕｔのハイインピーダン
ス状態を示す。図４中の期間Ｔ１は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで第１，第２のキャパシタ５１，５２
に電荷を充電している期間、Ｔ２は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで充電された第１，第２のキャパシタ
５１，５２から放電を行う期間、Ｔ３は切換信号ＤＫ
ａ，ＤＫｂのタイミングで直接、電源電位ＶＣＣ、接地
電位ＶＳＳからの電荷を流す期間である。
の図３中の時刻ｔ１，ｔ２付近の拡大波形図である。図
３中のＨｉｚは、出力端子Ｄｏｕｔのハイインピーダン
ス状態を示す。図４中の期間Ｔ１は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで第１，第２のキャパシタ５１，５２
に電荷を充電している期間、Ｔ２は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで充電された第１，第２のキャパシタ
５１，５２から放電を行う期間、Ｔ３は切換信号ＤＫ
ａ，ＤＫｂのタイミングで直接、電源電位ＶＣＣ、接地
電位ＶＳＳからの電荷を流す期間である。
【００２０】出力端子Ｄｏｕｔに、“Ｈ”のデ―タを出
力する場合、切換信号ＤＫｂを“Ｌ”にしてＰＭＯＳ４
１をオン状態にし、電源電位ＶＣＣの電荷を第１のキャ
パシタ５１に蓄積しておく。そして、アウトプットイネ
ーブル信号ＯＥのタイミングで、ラッチ回路１０のイン
バータ２１側の出力端子を“Ｌ”にし、その“Ｌ”がイ
ンバータ２１で反転されて第１の出力トランジスタ３１
がオンする。これと同時に、時刻ｔ１で切換信号ＤＫｂ
を“Ｈ”にし、ＰＭＯＳ４１をオフ状態にする。する
と、第１の出力トランジスタ３１に対して電源電位ＶＣ
Ｃの印加が遮断され、第１のキャパシタ５１に蓄積され
た電荷が、該第１の出力トランジスタ３１を介して出力
端子Ｄｏｕｔへ出力される。これにより、出力端子Ｄｏ
ｕｔへ“Ｈ”のデータが出力されることになる。その
後、時刻ｔ２において、切換信号ＤＫｂを“Ｌ”にし、
ＰＭＯＳ４１を再びオン状態にすれば、該ＰＭＯＳ４１
及び第１の出力トランジスタ３１を介して電源電位ＶＣ
Ｃが出力端子Ｄｏｕｔへ供給される。これにより、電源
電位ＶＣＣ側の電源ノイズを低減できる。
力する場合、切換信号ＤＫｂを“Ｌ”にしてＰＭＯＳ４
１をオン状態にし、電源電位ＶＣＣの電荷を第１のキャ
パシタ５１に蓄積しておく。そして、アウトプットイネ
ーブル信号ＯＥのタイミングで、ラッチ回路１０のイン
バータ２１側の出力端子を“Ｌ”にし、その“Ｌ”がイ
ンバータ２１で反転されて第１の出力トランジスタ３１
がオンする。これと同時に、時刻ｔ１で切換信号ＤＫｂ
を“Ｈ”にし、ＰＭＯＳ４１をオフ状態にする。する
と、第１の出力トランジスタ３１に対して電源電位ＶＣ
Ｃの印加が遮断され、第１のキャパシタ５１に蓄積され
た電荷が、該第１の出力トランジスタ３１を介して出力
端子Ｄｏｕｔへ出力される。これにより、出力端子Ｄｏ
ｕｔへ“Ｈ”のデータが出力されることになる。その
後、時刻ｔ２において、切換信号ＤＫｂを“Ｌ”にし、
ＰＭＯＳ４１を再びオン状態にすれば、該ＰＭＯＳ４１
及び第１の出力トランジスタ３１を介して電源電位ＶＣ
Ｃが出力端子Ｄｏｕｔへ供給される。これにより、電源
電位ＶＣＣ側の電源ノイズを低減できる。
【００２１】出力端子Ｄｏｕｔに“Ｌ”のデータを出力
する場合、データＤｂを“Ｈ”にし、切換信号ＤＫａを
“Ｌ”にしてＮＭＯＳ４２をオフ状態にし、出力端子Ｄ
ｏｕｔの電荷を第２のキャパシタ３２に蓄積しておく。
そして、アウトプットイネーブル信号ＯＥのタイミング
で、切換信号ＤＫａを“Ｈ”にしてＮＭＯＳ４２をオン
状態にする。これと同時に、ラッチ回路１０のインバー
タ２２側の出力端子を“Ｈ”にし、それをインバータ２
２で反転して第２の出力トランジスタ３２をオフ状態に
する。すると、第２のキャパシタタ５２に蓄積された電
荷が、ＮＭＯＳ４２を介して接地電位ＶＳＳへ放電され
る。これにより、接地電位ＶＳＳ側に生じるノイズも、
前記と同様に低減することができる。なお、第２の出力
トランジスタ３２がオフ状態の時は、第１の出力トラン
ジスタ３１もオフ状態のため、出力端子Ｄｏｕｔはハイ
インピーダンス状態ＨｉＺになっている。
する場合、データＤｂを“Ｈ”にし、切換信号ＤＫａを
“Ｌ”にしてＮＭＯＳ４２をオフ状態にし、出力端子Ｄ
ｏｕｔの電荷を第２のキャパシタ３２に蓄積しておく。
そして、アウトプットイネーブル信号ＯＥのタイミング
で、切換信号ＤＫａを“Ｈ”にしてＮＭＯＳ４２をオン
状態にする。これと同時に、ラッチ回路１０のインバー
タ２２側の出力端子を“Ｈ”にし、それをインバータ２
２で反転して第２の出力トランジスタ３２をオフ状態に
する。すると、第２のキャパシタタ５２に蓄積された電
荷が、ＮＭＯＳ４２を介して接地電位ＶＳＳへ放電され
る。これにより、接地電位ＶＳＳ側に生じるノイズも、
前記と同様に低減することができる。なお、第２の出力
トランジスタ３２がオフ状態の時は、第１の出力トラン
ジスタ３１もオフ状態のため、出力端子Ｄｏｕｔはハイ
インピーダンス状態ＨｉＺになっている。
【００２２】このように、本実施例では、第１，第２の
キャパシタ５１，５２の充放電を利用しているので、瞬
間的に流れる電源電位ＶＣＣ及び接地電位ＶＳＳ間の貫
通電流を減少できると共に、電源電位ＶＣＣ及び接地電
位ＶＳＳ側に生じるノイズも減少できる。従って、この
データ出力回路が形成されたＩＣや、該ＩＣを搭載した
装置等の誤動作を的確に防止し、アクセスタイムの高速
化が図れる。
キャパシタ５１，５２の充放電を利用しているので、瞬
間的に流れる電源電位ＶＣＣ及び接地電位ＶＳＳ間の貫
通電流を減少できると共に、電源電位ＶＣＣ及び接地電
位ＶＳＳ側に生じるノイズも減少できる。従って、この
データ出力回路が形成されたＩＣや、該ＩＣを搭載した
装置等の誤動作を的確に防止し、アクセスタイムの高速
化が図れる。
【００２３】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
【００２４】（ｉ）図１において、第１，第２の出力ト
ランジスタ３１，３２をＰＭＯＳや、バイポラートラン
ジスタ等といった他のトランジスタで構成してもよい。
また、それに応じてラッチ回路１０を他の回路で構成し
たり、あるいはそれを省略してもよい。
ランジスタ３１，３２をＰＭＯＳや、バイポラートラン
ジスタ等といった他のトランジスタで構成してもよい。
また、それに応じてラッチ回路１０を他の回路で構成し
たり、あるいはそれを省略してもよい。
【００２５】（ii）ＰＭＯＳ４１及びＮＭＯＳ４２を同
一極性のＭＯＳＦＥＴやバイポラートランジスタ等とい
った他のスイッ手段で構成してもよい。また、このスイ
ッチ手段を制御するスイッチ制御回路６０は、図示以外
のゲート回路や他の素子で構成することも可能である。
一極性のＭＯＳＦＥＴやバイポラートランジスタ等とい
った他のスイッ手段で構成してもよい。また、このスイ
ッチ手段を制御するスイッチ制御回路６０は、図示以外
のゲート回路や他の素子で構成することも可能である。
【００２６】
【発明の効果】以上詳細に説明しように、本発明によれ
ば、第１，第２のスイッチ手段及び第１，第２のキャパ
シタを設けたので、第１，第２の出力トランジスタに対
して所定のタイミングで第１，第２のスイッチ手段をオ
ン，オフ動作させることにより、予め第１の電源電位か
ら第１のキャパシタに電荷を蓄積しておき、出力時には
該第１のキャパシタに蓄積された電荷を出力端子へ供給
すれば、第１の電源電位側のノイズを減少できる。さら
に、予め出力端子から第２のキャパシタへ電荷を蓄積し
ておき、出力時には第２の電源電位へその蓄積電荷を放
電するようにすれば、第２の電源電位側に生じるノイズ
を減少できる。しかも、タイミングのずれによって第
１，第２の出力トランジスタが同時にオン状態になって
も、第１及び第２の電源電位間に流れる貫通電流を防止
できる。
ば、第１，第２のスイッチ手段及び第１，第２のキャパ
シタを設けたので、第１，第２の出力トランジスタに対
して所定のタイミングで第１，第２のスイッチ手段をオ
ン，オフ動作させることにより、予め第１の電源電位か
ら第１のキャパシタに電荷を蓄積しておき、出力時には
該第１のキャパシタに蓄積された電荷を出力端子へ供給
すれば、第１の電源電位側のノイズを減少できる。さら
に、予め出力端子から第２のキャパシタへ電荷を蓄積し
ておき、出力時には第２の電源電位へその蓄積電荷を放
電するようにすれば、第２の電源電位側に生じるノイズ
を減少できる。しかも、タイミングのずれによって第
１，第２の出力トランジスタが同時にオン状態になって
も、第１及び第２の電源電位間に流れる貫通電流を防止
できる。
【００２７】従って、本発明のデータ出力回路を、例え
ば高速サイクルで動作する多ビット出力の半導体メモリ
等といったＩＣに設けることにより、該ＩＣの内部動作
や、該ＩＣを搭載する装置等の誤動作を的確に防止で
き、アクセスタイムの高速化等といった効果が期待でき
る。
ば高速サイクルで動作する多ビット出力の半導体メモリ
等といったＩＣに設けることにより、該ＩＣの内部動作
や、該ＩＣを搭載する装置等の誤動作を的確に防止で
き、アクセスタイムの高速化等といった効果が期待でき
る。
【図１】本発明の実施例のデータ出力回路の回路図であ
る。
る。
【図２】従来のデータ出力回路の回路図である。
【図３】図１の動作を示す波形図である。
【図４】図３の拡大波形図である。
１０ ラッチ回路 ３１，３２ 第１，第２の出力トランジスタ ４１ ＰＭＯＳ（第１のスイッチ手段） ４２ ＮＭＯＳ（第２のスイッチ手段） ５１，５２ 第１，第２のキャパシタ ６０ スイッチ制御回路 Ｄａ，Ｄｂ データ出力回路 Ｄｏｕｔ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 集積回路内に設けられ、第１及び第２の
電源電位間に出力端子を介して直列接続された第１及び
第２の出力トランジスタを備え、出力すべきデータの論
理に応じて前記第１及び第２の出力トランジスタをオ
ン，オフ動作させて前記出力端子からデータを出力する
データ回路において、前記第１の出力トランジスタと前
記第１の電源電位との間に接続された第１のスイッチ手
段と、前記第１の出力トランジスタと前記第２の電源電
位との間に接続された第１のキャパシタと、前記第２の
出力トランジスタと前記第２の電源電位との間に接続さ
れた第２のスイッチ手段と、前記第２の出力トランジス
タと前記第１の電源電位との間に接続された第２のキャ
パシタとを、設けたことを特徴とするデータ出力回路。
Priority Applications (2)
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|---|---|---|---|
| JP3154225A JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
| US07/903,563 US5341338A (en) | 1991-06-26 | 1992-06-24 | Data output circuit with minimum power source noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154225A JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
Publications (2)
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|---|---|
| JPH052894A true JPH052894A (ja) | 1993-01-08 |
| JP2915625B2 JP2915625B2 (ja) | 1999-07-05 |
Family
ID=15579587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154225A Expired - Fee Related JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
Country Status (2)
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|---|---|
| US (1) | US5341338A (ja) |
| JP (1) | JP2915625B2 (ja) |
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| US5481213A (en) * | 1993-12-17 | 1996-01-02 | National Semiconductor Corporation | Cross-conduction prevention circuit for power amplifier output stage |
| DE69419723T2 (de) * | 1994-02-18 | 1999-12-02 | St Microelectronics Srl | Verfahren und Schaltung zum Unterdrücken von Datenladerauschen in nichtflüchtigen Speichern |
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| JPH09261031A (ja) * | 1996-03-21 | 1997-10-03 | Oki Micro Design Miyazaki:Kk | 半導体集積回路の出力バッファ回路 |
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| KR100945929B1 (ko) * | 2008-03-17 | 2010-03-05 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
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| EP2955633B1 (en) | 2013-03-15 | 2018-05-23 | Huawei Technologies Co., Ltd. | Data erasing method and device for flash memory |
| CN103944553B (zh) * | 2014-04-18 | 2017-10-24 | 京东方科技集团股份有限公司 | 一种输出缓冲器、栅极驱动电路及其控制方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| JPH02226589A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体記憶装置 |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
| JP2519342B2 (ja) * | 1990-06-04 | 1996-07-31 | 株式会社東芝 | 出力回路装置 |
| US5097149A (en) * | 1990-07-02 | 1992-03-17 | Micron Technology, Inc. | Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like |
-
1991
- 1991-06-26 JP JP3154225A patent/JP2915625B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-24 US US07/903,563 patent/US5341338A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5341338A (en) | 1994-08-23 |
| JP2915625B2 (ja) | 1999-07-05 |
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