KR100596748B1 - 다이내믹 시모스 로직 - Google Patents

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Abstract

본 발명은 다이내믹 CMOS 로직에 관한 것으로, 연산 블록과 구동 블록으로 분리하여 로직 블록과 출력단을 분리시키고, 3상 클럭을 사용함으로써 전하 재분배(charge redistribution) 및 클럭 스큐(clock skew)에 따른 문제가 발생하지 않도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 다이내믹 CMOS 로직은 연산 블록과 구동 블록을 포함하여 이루어진다. 연산 블록은 제 1 스위치와 로직 블록 및 제 2 스위치가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 1 스위치는 제 1 클럭에 의해 턴 온되며, 로직 블록이 소정의 입력을 갖고, 제 2 스위치가 제 2 클럭에 의해 턴 온된다. 구동 블록은 제 3 스위치와 제 4 스위치 및 제 5 스위치가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 3 스위치의 드레인과 제 4 스위치의 드레인이 상호 연결되어 부하 캐패시턴스를 갖는 출력단을 형성한다. 제 3 스위치는 제 1 클럭에 의해 제어되고, 제 4 스위치가 제 2 스위치와 로직 블록이 연결된 노드의 신호에 의해 제어되며, 제 5 스위치가 제 3 클럭에 의해 제어된다.
다이내믹 CMOS 로직

Description

다이내믹 시모스 로직{DYNAMIC CMOS LOGIC}
도 1(a)는 종래의 일반적인 다이내믹 CMOS 로직의 회로도.
도 1(b)는 종래의 다이내믹 CMOS 로직에서 발생하는 전류 재분배에 따른 문제를 설명하기 위한 회로도.
도 2(a)는 다이내믹 CMOS 로직을 직렬 연결한 회로도.
도 2(b)는 도 2(a)의 회로의 입출력 파형도이다.
도 3은 종래의 다이내믹 CMOS 로직의 클럭 스큐에 따른 문제를 설명하기 위한 회로도.
도 4는 본 발명에 따른 다이내믹 CMOS 로직의 회로도.
도 5는 본 발명에 따른 다이내믹 CMOS 로직에 입력되는 클럭의 위상을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
IN : 입력 OUT : 출력
408 : 구동 블록 418 : 연산 블록
φ, /φ1, /φ2, φ23 : 클럭
104, 124, 210, 212, 304, 314, 404, : 로직 블록
본 발명은 반도체 집적회로에 관한 것으로, 특히 다이내믹 CMOS 로직에 관한 것이다.
도 1(a)는 종래의 일반적인 다이내믹 CMOS 로직이다. 도 1(a)에의 다이내믹 CMOS 로직에서 엔모스 트랜지스터로 구성된 로직 블록(104)은, 그 출력단(OUT)이 피모스 트랜지스터(102)를 통해 전원전압(VDD) 레벨로 충전되고(precharge phase) 접지(VSS)에 연결된 엔모스 트랜지스터(106)에 의해 방전되도록(evaluate phase) 구성된다. 로직 블록(104)이 피모스 트랜지스터 로직인 경우에는 그 출력단(OUT)이 피모스 트랜지스터(102)에 의해 전원전압(VDD) 레벨로 방전되고 엔모스 트랜지스터(106)에 의해 접지(VSS) 레벨로 충전된다. 클럭(φ)은 단일 위상(single phase)이다. 로직 블록(104)이 엔모스 로직인 경우, φ=0일 때 출력단(OUT)은 턴 온된 피모스 트랜지스터(102)를 통하여 충전되고, φ=1일 때 로직 블록(104)에서 접지(VSS)에 이르는 경로는 "그라운드 스위치(ground switch)"인 엔모스 트랜지스터(106)가 턴 온됨으로서 폐회로를 형성한다. 출력단(OUT)의 풀 업 시간은 능동 스위치인 피모스 트랜지스터(102)에 의해 감소되지만, 풀 다운 시간은 그라운드 스위치인 엔모스 트랜지스터(106) 때문에 증가한다. 로직 블록(104)이 엔모스 트랜지스터로 구성되었으므로 충전 구간에서의 입력(IN)이 확실한 0이라면 그라운드 스위치인 엔모스 트랜지스터(106)는 무시할 수 있다.
이와 같은 종래의 다이내믹 CMOS 로직에서, 입력(IN)은 오직 충전 구간에서만 바뀔 수 있다. 그렇지 않은 경우에는 전하 재분배 효과(charge redistribution effect)에 의해 출력단(OUT)의 전압 레벨이 불분명해질 수 있다. 이에 대해 도 1(b)를 참조하여 구체적으로 설명하면 다음과 같다.
도 1(b)는 종래의 다이내믹 CMOS 로직에서 발생하는 전류 재분배에 따른 문제를 설명하기 위한 회로도이다. 도 1(b)에서, 캐패시터(132)(136)는 소스-드레인 기생 캐패시턴스이고, 캐패시터(134)는 로직 블록(124)의 부하 캐패시턴스이다. 도 1(b)의 회로에서 클럭(φ)이 하이 레벨이고 입력(IN)이 로우 레벨인 경우에는 출력(OUT)은 하이 레벨로 구동되고 노드(140)는 방전된다. 클럭(φ)이 로우 레벨로 떨어지면 출력(OUT)은 하이 레벨 그대로 유지된다. 이와 같이 클럭(φ)이 로우 레벨인 상태에서 입력(IN)이 하이 레벨로 되면 캐패시터(136)가 충전되고 부하 캐패시터(134)는 방전된다. 따라서 출력(OUT)에서는 전압 강하가 발생한다. 기생 캐패시터의 크기가 충분히 크다면 상술한 것과 같은 전하 재분배 효과에 의해 다음 단에 연결된 로직 블록에서 목적하지 않은 출력의 변화를 발생시킬 수도 있다. 이는 입력(IN)의 변화가 로직 블록의 출력(OUT)에 잘못된 영향을 준 것을 의미한다. 이와 같은 단일 위상 CMOS 로직은 직렬 연결(또는 종속 연결)이 불가능하다.
도 2(a)는 다이내믹 CMOS 로직을 직렬 연결한 회로도이고, 도 2(b)는 도 2(a)의 회로의 입출력 파형도이다. 도 2(a)에서 로직 게이트(210)가 충전되었을 때 그 출력은 하이 레벨로 충전된다. 엔모스 트랜지스터(206)를 통해 방전이 이루어지는 연산 구간(evaluate phase)에서 첫 번째 로직 게이트(210)는 입력(IN)의 조건에 따라 방전이 이루어진다. 그러나, 클럭(φ)의 로우 레벨 구간 즉 풀 다운 시간이 한정되어 있기 때문에 실제로 방전이 완료되기까지 어느 정도의 시간 지연이 발생한다. 이 때문에 첫 번째 로직 블록(210)의 연산이 완료되기 전에 N1이 두 번째 로직 블록(212)의 출력에 영향을 줄 수도 있다. 즉, 클럭(φ)이 이미 하이 레벨로 되어 로직 블록(212)에서는 연산(evaluation)이 수행되고 있는 상태에서 노드(N1)에서는 여전히 방전이 이루어져 로직 블록(212)의 입력이 변화하고 있으므로 이로 인하여 두 번째 로직 블록(212)의 출력이 영향을 받을 수 있는 것이다.
도 3은 종래의 다이내믹 CMOS 로직의 클럭 스큐에 따른 문제를 설명하기 위한 회로도이다.
도 3은 상술한 문제를 해결하기 위한 것으로서, (a)와 같이 능동 스위치인 피모스 트랜지스터(302)에 위크 트랜지스터(weak transistor)를 병렬 연결하여 여 충전 구간에서 발생하는 시간 지연을 줄이거나, (b)와 같이 피드백 트랜지스터(320)를 이용한 래치를 부가하여 출력의 변화를 방지하도록 한다. 그러나 도 3에 나타낸 회로 역시 반드시 해결되어야 할 문제를 가지고 있다. 즉, 병렬 연결된 피모스 트랜지스터의 이득(gain)을 정밀하게 조절해야 하는 어려움과 고주파 동작 시에 높은 클럭 스큐(clock skew)로 인하여 발생하는 각 로직 블록의 레이스(race)가 문제가 된다.
본 발명은 다이내믹 CMOS 로직을 연산 블록과 구동 블록으로 분리하여 로직 블록과 출력단을 분리시키고, 3상 클럭을 사용함으로써 전하 재분배(charge redistribution) 및 클럭 스큐(clock skew)에 따른 문제가 발생하지 않도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 다이내믹 CMOS 로직은 연산 블록과 구동 블록을 포함하여 이루어진다. 연산 블록은 제 1 스위치와 로직 블록 및 제 2 스위치가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 1 스위치는 제 1 클럭에 의해 턴 온되며, 로직 블록이 소정의 입력을 갖고, 제 2 스위치가 제 2 클럭에 의해 턴 온된다. 구동 블록은 제 3 스위치와 제 4 스위치 및 제 5 스위치가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 3 스위치의 드레인과 제 4 스위치의 드레인이 상호 연결되어 부하 캐패시턴스를 갖는 출력단을 형성한다. 제 3 스위치는 제 1 클럭에 의해 제어되고, 제 4 스위치가 제 2 스위치와 로직 블록이 연결된 노드의 신호에 의해 제어되며, 제 5 스위치가 제 3 클럭에 의해 제어된다.
본 발명에 따른 다이내믹 CMOS 로직의 바람직한 실시예를 도 4와 도 5를 참조하여 설명하면 다음과 같다. 도 4는 본 발명에 따른 다이내믹 CMOS 로직의 회로도이고, 도 5는 본 발명에 따른 다이내믹 CMOS 로직에 입력되는 클럭의 위상을 나타낸 도면이다.
도 4에 나타낸 바와 같이, 본 발명에 따른 다이내믹 CMOS 로직은 연산 블록(418)과 구동 블록(408)으로 구성된다. 연산 블록(418)은 제 1 피모스 트랜지스터(402)와 로직 블록(404) 및 제 1 엔모스 트랜지스터(406)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 제 1 피모스 트랜지스터(402)는 제 1 클럭(/φ1)에 의해 제어된다. 로직 블록(404)에는 데이터 신호가 입력(IN)된다. 제 1 엔모스 트랜지스터(406)는 제 2 클럭(φ23)에 의해 제어된다.
구동 블록(408)은 제 2 피모스 트랜지스터(410)와 제 2 엔모스 트랜지스터(412) 및 제 3 엔모스 트랜지스터(414)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 제 2 피모스 트랜지스터(410)의 드레인과 제 2 엔모스 트랜지스터(412)의 드레인이 상호 연결되어 부하 캐패시턴스(416)를 갖는 출력단(OUT)을 형성한다. 제 2 피모스 트랜지스터(410)는 제 1 클럭(/φ1)에 의해 제어된다. 제 2 엔모스 트랜지스터(412)는 제 1 엔모스 트랜지스터(406)와 로직 블록(404)이 연결된 노드의 신호에 의해 제어된다. 제 3 엔모스 트랜지스터(414)는 제 3 클럭(/φ2)에 의해 제어된다.
이와 같이 구성되는 본 발명에 따른 다이내믹 CMOS 로직의 동작을 도 5를 참고하여 설명하면 다음과 같다. 도 5에서 T로 표시된 구간이 제 1 클럭(/φ1)과 제 2 클럭(φ23) 및 제 3 클럭(/φ2)의 공통된 한 주기이다. 이 한 주기(T)를 T1∼T3의 세 구간으로 나누고 각 구간에서 본 발명에 따른 다이내믹 CMOS 로직의 동작을 살펴보면 다음과 같다.
제 1 구간(T1)에서는, 제 1 클럭(/φ1)과 제 2 클럭(φ23)이 모두 하이 레벨이고, 제 3 클럭(/φ2)만이 로우 레벨이다. 이때 제 1 피모스 트랜지스터(402)와 제 2 피모스 트랜지스터(410)가 턴 오프 되어 로직 블록(404)과 출력단(OUT)의 충전은 이루어지지 않는다. 제 1 엔모스 트랜지스터(406)는 턴 온 되어 로직 블록(404)에서 논리 연산이 수행된다. 제 3 엔모스 트랜지스터(414)가 턴 오프 되어 부하 캐패시터(416)의 충전 전압은 그대로 유지된다. 즉, 로직 블록(404)에서 연산이 이루어지는 동안에는 충전이 이루어지지 않는다. 뿐만 아니라 부하 캐패시터(416)의 충전 전압 역시 변화하지 않는다.
제 2 구간(T2)에서는, 제 1 클럭(/φ1)과 제 2 클럭(φ23) 및 제 3 클럭(/φ2)이 모두 하이 레벨이다. 이때 제 1 피모스 트랜지스터(402)와 제 2 피모스 트랜지스터(410)가 턴 오프 되어 로직 블록(404)과 출력단(OUT)의 충전은 이루어지지 않는다. 제 1 엔모스 트랜지스터(406)는 턴 온 되어 로직 블록(404)에서 논리 연산이 수행된다. 제 3 엔모스 트랜지스터(414)는 턴 온 되지만 제 2 엔모스 트랜지스터(412)가 턴 오프 되어 부하 캐패시터(416)의 충전 전압은 그대로 유지된다. 제 2 구간(T2)에서도 제 1 구간(T1)과 마찬가지로 로직 블록(404)에서 연산이 이루어지는 동안에는 충전이 이루어지지 않으며, 부하 캐패시터(416)의 충전 전압도 변화하지 않는다.
제 3 구간(T3)에서는, 제 1 클럭(/φ1)과 제 2 클럭(φ23)이 로우 레벨이고, 제 3 클럭(/φ2)이 하이 레벨이다. 이때 제 1 피모스 트랜지스터(402)와 제 2 피모스 트랜지스터(410)가 모두 턴 온 되어 로직 블록(404)과 출력단(OUT)이 전원전압(VDD) 레벨로 충전된다. 제 3 엔모스 트랜지스터(414)는 턴 오프되어 부하 캐패시터(416)의 충전 전압은 감소하지 않는다. 제 1 엔모스 트랜지스터(406)는 턴 오프되어 로직 블록(404)에서의 연산은 수행되지 않는다. 즉, 로직 블록(404)과 출력단(OUT)이 전원전압(VDD) 레벨로 충전되는 동안에는 로직 블록(404)에서의 연산은 수행되지 않는다.
상술한 바와 같이, 본 발명에 따른 다이내믹 CMOS 로직은 로직 블록(404)에서 연산 이 이루어지는 동안에는 충전이 이루어지지 않도록 하고 부하 캐패시터(416)의 충전 전압 역시 변화하지 않도록 하며, 반대로 로직 블록(404)과 출력단(OUT)이 전원전압(VDD) 레벨로 충전되는 동안에는 로직 블록(404)에서의 연산이 수행되지 않도록 함으로써 종래의 다이내믹 CMOS 로직이 가지고 있는 전하 재분배(charge redistribution) 및 클럭 스큐(clock skew)에 따른 문제가 모두 해결되는 효과가 있다.

Claims (5)

  1. 제 1 스위치와 로직 블록 및 제 2 스위치가 전원전압과 접지 사이에 직렬 연결되고, 상기 제 1 스위치가 제 1 클럭에 의해 턴 온되며, 상기 로직 블록이 입력을 갖고, 상기 제 2 스위치가 제 2 클럭에 의해 턴 온되는 연산 블록과;
    제 3 스위치와 제 4 스위치 및 제 5 스위치가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 3 스위치의 드레인과 상기 제 4 스위치의 드레인이 상호 연결되어 부하 캐패시턴스를 갖는 출력단을 형성하며, 상기 제 3 스위치가 상기 제 1 클럭에 의해 제어되고, 상기 제 4 스위치가 상기 제 2 스위치와 상기 로직 블록이 연결된 노드의 신호에 의해 제어되며, 상기 제 5 스위치가 제 3 클럭에 의해 제어되는 구동 블록을 포함하는 다이내믹 CMOS 로직.
  2. 청구항 1에 있어서, 상기 제 1 및 제 3 스위치가 피모스 트랜지스터이고, 상기 제 2 스위치와 상기 제 4 스위치 및 상기 제 5 스위치가 엔모스 트랜지스터인 다이내믹 CMOS 로직.
  3. 제 1 능동 스위치와 로직 블록 및 제 1 그라운드 스위치가 전원전압과 접지 사이에 직렬 연결되고, 상기 제 1 능동 스위치가 제 1 클럭에 의해 턴 온되며, 상기 로직 블록이 입력을 갖고, 상기 제 1 그라운드 스위치가 제 2 클럭에 의해 턴 온되는 연산 블록과;
    제 2 능동 스위치와 제 2 그라운드 스위치 및 제 3 그라운드 스위치가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 2 능동 스위치의 드레인과 상기 제 2 그라운드 스위치의 드레인이 상호 연결되어 부하 캐패시턴스를 갖는 출력단을 형성하며, 상기 제 2 능동 스위치가 상기 제 1 클럭에 의해 제어되고, 상기 제 2 그라운드 스위치가 상기 제 1 그라운드 스위치와 상기 로직 블록이 연결된 노드의 신호에 의해 제어되며, 상기 제 3 그라운드 스위치가 제 3 클럭에 의해 제어되는 구동 블록을 포함하는 다이내믹 CMOS 로직.
  4. 청구항 3에 있어서, 상기 제 1 및 제 2 능동 스위치가 피모스 트랜지스터이고, 상기 제 1 그라운드 스위치 내지 상기 제 3 그라운드 스위치가 엔모스 트랜지스터인 다이내믹 CMOS 로직.
  5. 제 1 피모스 트랜지스터와 로직 블록 및 제 1 엔모스 트랜지스터가 전원전압과 접지 사이에 직렬 연결되고, 상기 제 1 피모스 트랜지스터가 제 1 클럭에 의해 제어되며, 상기 로직 블록이 입력을 갖고, 상기 제 1 엔모스 트랜지스터가 제 2 클럭에 의해 제어되는 연산 블록과;
    제 2 피모스 트랜지스터와 제 2 엔모스 트랜지스터 및 제 3 엔모스 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되고, 상기 제 2 피모스 트랜지스터의 드레인과 상기 제 2 엔모스 트랜지스터의 드레인이 상호 연결되어 부하 캐패시턴스를 갖는 출력단을 형성하며, 상기 제 2 피모스 트랜지스터가 상기 제 1 클럭에 의 해 제어되고, 상기 제 2 엔모스 트랜지스터가 상기 제 1 엔모스 트랜지스터와 상기 로직 블록이 연결된 노드의 신호에 의해 제어되며, 상기 제 3 엔모스 트랜지스터가 제 3 클럭에 의해 제어되는 구동 블록을 포함하는 다이내믹 CMOS 로직.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202118A (ja) * 1989-01-31 1990-08-10 Nec Corp Ｍｏｓ半導体集積回路
JPH03133212A (ja) * 1989-10-19 1991-06-06 Fujitsu Ltd Ｃｍｏｓ論理回路
JPH05235744A (ja) * 1992-01-06 1993-09-10 Nec Corp 相補型ｍｏｓｆｅｔ回路
KR940007954A (ko) * 1992-09-09 1994-04-28 이헌조 편향장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202118A (ja) * 1989-01-31 1990-08-10 Nec Corp Ｍｏｓ半導体集積回路
JPH03133212A (ja) * 1989-10-19 1991-06-06 Fujitsu Ltd Ｃｍｏｓ論理回路
JPH05235744A (ja) * 1992-01-06 1993-09-10 Nec Corp 相補型ｍｏｓｆｅｔ回路
KR940007954A (ko) * 1992-09-09 1994-04-28 이헌조 편향장치

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