JPH03133212A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH03133212A JPH03133212A JP1272181A JP27218189A JPH03133212A JP H03133212 A JPH03133212 A JP H03133212A JP 1272181 A JP1272181 A JP 1272181A JP 27218189 A JP27218189 A JP 27218189A JP H03133212 A JPH03133212 A JP H03133212A
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- Japan
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- input terminal
- resistor
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- input
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 206010067482 No adverse event Diseases 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＮチャネルＦＥＴとＰチャネルＦＥＴのＭＯＳＦＥＴの
ゲートを接続して入力端子とし１両ＦＥＴのドレインを
接続して出力端子とした論理回路を複数段接続したＣＭ
ＯＳ論理回路に関し。
ゲートを接続して入力端子とし１両ＦＥＴのドレインを
接続して出力端子とした論理回路を複数段接続したＣＭ
ＯＳ論理回路に関し。
通常動作時の低消費電力性を保持しつつ入力が開放時の
入力論理を確定することができるＣＭＯＳ論理回路を提
供することを目的とし 初段のＰチャネルＦＥＴとＮチャネルＦＥＴのドレイン
間に抵抗を設け、該抵抗の一端を次段の入力端子に接続
することにより入力端子開放時の入力論理を確定するよ
う構成する。
入力論理を確定することができるＣＭＯＳ論理回路を提
供することを目的とし 初段のＰチャネルＦＥＴとＮチャネルＦＥＴのドレイン
間に抵抗を設け、該抵抗の一端を次段の入力端子に接続
することにより入力端子開放時の入力論理を確定するよ
う構成する。
［産業上の利用分野１
本発明はＮチャネルＦＥＴとＰチャネルＦＥＴのＭＯＳ
ＦＥＴのゲートを接続して入力端子とし。
ＦＥＴのゲートを接続して入力端子とし。
ドレインを接続して出力端子とした論理回路を複数段接
続したＣＭＯＳ論理回路に関する。
続したＣＭＯＳ論理回路に関する。
一般にＣＭＯＳ論理回路は電子回路全般に広く使用され
ており、低消費電力性と高集積度とにより大規模集積回
路に適している。ところが このようなＣＭＯＳ論理回
路は、入力端子が開放状態になった場合に各素子に電流
が流れるという問題があり、それを解決するための回路
も存在する。
ており、低消費電力性と高集積度とにより大規模集積回
路に適している。ところが このようなＣＭＯＳ論理回
路は、入力端子が開放状態になった場合に各素子に電流
が流れるという問題があり、それを解決するための回路
も存在する。
第３図は従来例の構成図である。
第３図には従来のＣＭＯＳ論理回路の入力論理を確定す
る構成が示されている。図において、３０．３２，３．
４はＰチャネルＦＥＴ（電界効果トランジスタ）、３１
，３３．３５は ＮチャネルＦＥＴ、Ｒ，Ｒ’ は抵
抗、Ｖｃｃは電ａ（＋５Ｖ）、ＧＮＤはグランド（Ｏｖ
）を表す。
る構成が示されている。図において、３０．３２，３．
４はＰチャネルＦＥＴ（電界効果トランジスタ）、３１
，３３．３５は ＮチャネルＦＥＴ、Ｒ，Ｒ’ は抵
抗、Ｖｃｃは電ａ（＋５Ｖ）、ＧＮＤはグランド（Ｏｖ
）を表す。
ＰチャネルＦＥＴ３０とＮチャネルＦＥＴ３１の直列接
続によりＣＭＯＳ論理回路の１段が構成さｈ Ｖｃｃ
（＋５Ｖ）を“Ｈ”レベル、０■を“Ｌ“レベルとし
て動作を説明する。
続によりＣＭＯＳ論理回路の１段が構成さｈ Ｖｃｃ
（＋５Ｖ）を“Ｈ”レベル、０■を“Ｌ“レベルとし
て動作を説明する。
抵抗ＲおよびＲ′が設けられてない場合、入力端子（点
ａと同電位）が“Ｌ”レベルの時、ＰチャネルＦＥＴ３
０はオン、ＮチャネルＦＥＴ３１はオフとなって点すは
’ Ｈ’レベルとなる。これにより８次の段のＰチャネ
ルＦＥＴ３２とＮチャネルＦＥＴ３３はそれぞれオフ、
オンとなって点ＣはＬ”レベルになる。これにより最後
の段のＰチャネルＦＥＴ３４とＮチャネルＦＥＴ３５は
。
ａと同電位）が“Ｌ”レベルの時、ＰチャネルＦＥＴ３
０はオン、ＮチャネルＦＥＴ３１はオフとなって点すは
’ Ｈ’レベルとなる。これにより８次の段のＰチャネ
ルＦＥＴ３２とＮチャネルＦＥＴ３３はそれぞれオフ、
オンとなって点ＣはＬ”レベルになる。これにより最後
の段のＰチャネルＦＥＴ３４とＮチャネルＦＥＴ３５は
。
初段と同様にそれぞれオン、オフとなって出力端子に“
Ｈ”レベルが得られる。同様に、入力端子に“Ｈ°゛レ
ベルが供給されると１点す、 ｃにはそれぞれ“Ｌ”
レベル ｕ Ｈｓレベルが発生し、出力端子に“Ｌ”レ
ベルが得られる。
Ｈ”レベルが得られる。同様に、入力端子に“Ｈ°゛レ
ベルが供給されると１点す、 ｃにはそれぞれ“Ｌ”
レベル ｕ Ｈｓレベルが発生し、出力端子に“Ｌ”レ
ベルが得られる。
このようなＣＭＯＳ論理回路では、入力端子に論理信号
（“Ｌ”または“Ｈ”）が供給されない状態が発生する
０例えば、第３図の論理回路の入力端子に信号を供給す
る前段の回路に障害が発生したり、前段回路を含むユニ
ットを抜き取る事態が発生した場合は入力が開放（電気
的に浮いた状態）されてしまう。
（“Ｌ”または“Ｈ”）が供給されない状態が発生する
０例えば、第３図の論理回路の入力端子に信号を供給す
る前段の回路に障害が発生したり、前段回路を含むユニ
ットを抜き取る事態が発生した場合は入力が開放（電気
的に浮いた状態）されてしまう。
その場合、入力端子（ａ点）の電位は一般的にＶ ｃ
ｃ ／ ２の電圧が与えられた状態と等価になり。
ｃ ／ ２の電圧が与えられた状態と等価になり。
ＰチャネルＦＥＴ３０とＮチャネルＦＥＴ３１は共にオ
ンとなる。そうすると、ｂ点の電位も同様にＶ ｃ ｃ
／ ２となり、ＰチャネルＦＥＴ３２．ＮチャネルＦ
ＥＴ３３もオンとなり、同様にＰチャネルＦＥＴ３４お
よびＮチャネルＦＥＴ３５もオンとなる。こうして、全
てのＦＥＴがオンすると。
ンとなる。そうすると、ｂ点の電位も同様にＶ ｃ ｃ
／ ２となり、ＰチャネルＦＥＴ３２．ＮチャネルＦ
ＥＴ３３もオンとなり、同様にＰチャネルＦＥＴ３４お
よびＮチャネルＦＥＴ３５もオンとなる。こうして、全
てのＦＥＴがオンすると。
電源Ｖｃｃとグランドが短絡された状態となり多大な電
流が流れてしまう。これはＣＭＯＳ論理回路の最大の欠
点であり、このまま放置するとｒ！に柊的には回路の破
壊に到る。
流が流れてしまう。これはＣＭＯＳ論理回路の最大の欠
点であり、このまま放置するとｒ！に柊的には回路の破
壊に到る。
そこで、第３図の場合、入力端子（点ａ）と電ａＶｃｃ
間にプルアップ抵抗Ｒまたは、入力端子とグランド間に
プルダウン抵抗Ｒ′を接続することにより人力開放の場
合の論理を一方に確定している。すなわち、プルアンプ
抵抗Ｒを設けた場合は、入力が開放されると、電源Ｖｃ
ｃからの電位が供給されて、入力端子はＨ＋＋レベル
となり。
間にプルアップ抵抗Ｒまたは、入力端子とグランド間に
プルダウン抵抗Ｒ′を接続することにより人力開放の場
合の論理を一方に確定している。すなわち、プルアンプ
抵抗Ｒを設けた場合は、入力が開放されると、電源Ｖｃ
ｃからの電位が供給されて、入力端子はＨ＋＋レベル
となり。
プルダうン抵抗Ｒ′を設けた場合入力端子は″Ｌ”レベ
ルとなって、入力論理を確定することができる。
ルとなって、入力論理を確定することができる。
［発明が解決しようとするＬｍｒＸ１］上記した従来の
プルアンプ抵抗（またはプルダウン抵抗）では、入力端
子から見た回路特性が。
プルアンプ抵抗（またはプルダウン抵抗）では、入力端
子から見た回路特性が。
完全なハイインピーダンスでなくなってしまい入力に論
理が与えられている通常動作の場合入力信号が“Ｌ”レ
ベル（“Ｈ”レベル）にナルと、プルアップ抵抗Ｒ（プ
ルダウン抵抗Ｒ’ ）に電流が流れてしまい、ＣＭＯＳ
論理回路の特徴である低消費電力性を損なうことになり
、このような低消費電力性を備えない回路を大規模回路
として構成することは困難となる。
理が与えられている通常動作の場合入力信号が“Ｌ”レ
ベル（“Ｈ”レベル）にナルと、プルアップ抵抗Ｒ（プ
ルダウン抵抗Ｒ’ ）に電流が流れてしまい、ＣＭＯＳ
論理回路の特徴である低消費電力性を損なうことになり
、このような低消費電力性を備えない回路を大規模回路
として構成することは困難となる。
本発明は通常動作時の低消費電力性を保持しつつ入力が
開放時の入力論理を確定することができるＣＭＯＳ論理
回路を提供することを目的とする。
開放時の入力論理を確定することができるＣＭＯＳ論理
回路を提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理図である。
第１図において、１０はＰチャネルＦＥＴ、 １１は
ＮチャネルＦＥＴ、１２は抵抗を表す。
ＮチャネルＦＥＴ、１２は抵抗を表す。
本発明はＰチャネルＦＥＴｌ０とＮチャネルＦＥＴＩＩ
のドレインの間に抵抗１２を接続して。
のドレインの間に抵抗１２を接続して。
その抵抗の一端を次段の入力端子に接続することにより
開放時の入力論理を確定するものである。
開放時の入力論理を確定するものである。
［作用］
第１図のＡ、およびＢ、において、ＰチャネルＦ巳ＴＩ
Ｏのソース側に電源Ｖｃｃが、ＮチャネルＦＥＴＩＩの
ソース側にグランド電位がそれぞれ供給され、２つのＦ
ＥＴのゲートに入力端子が接続される構成は従来と同様
であるが、両ＦＥＴのドレイン間に本発明により抵抗１
２が接続され。
Ｏのソース側に電源Ｖｃｃが、ＮチャネルＦＥＴＩＩの
ソース側にグランド電位がそれぞれ供給され、２つのＦ
ＥＴのゲートに入力端子が接続される構成は従来と同様
であるが、両ＦＥＴのドレイン間に本発明により抵抗１
２が接続され。
抵抗１２の一端から次段の入力端子への接続が行われる
。すなわち、Ａ、の構成では抵抗１２の一端とＮチャネ
ルＦＥＴＩＩのドレインとの接続点から次段の入力端子
に接続が行われ、Ｂ、の構成では抵抗１２の他端とＰチ
ャネルＦＥＴｌ０のドレインとの接続点から次段の入力
端子に接続が行われる。
。すなわち、Ａ、の構成では抵抗１２の一端とＮチャネ
ルＦＥＴＩＩのドレインとの接続点から次段の入力端子
に接続が行われ、Ｂ、の構成では抵抗１２の他端とＰチ
ャネルＦＥＴｌ０のドレインとの接続点から次段の入力
端子に接続が行われる。
これにより、入力端子が開放した場合、従来と同様に入
力端子（点ａ）の電位がＶ ｃ ｃ ／ ２を与えられ
た場合と等価になって、ＰチャネルＦＥＴ１０とＮチャ
ネルＦＥＴＩＩが共にオンになる。
力端子（点ａ）の電位がＶ ｃ ｃ ／ ２を与えられ
た場合と等価になって、ＰチャネルＦＥＴ１０とＮチャ
ネルＦＥＴＩＩが共にオンになる。
しかし、Ａ、の場合、抵抗１２の抵抗値として。
ｂ点の電位がＶｃｃ／２より充分低い電位となり。
なおかつ両ＰチャネルＦＥＴｌ０．ＮチャネルＦＥＴＩ
Ｉに流れる電流によって回路が破壊しないような抵抗値
を選択すると２次段（図示せず）のＰチャネルＦＥＴが
オン、ＮチャネルＦＥＴがオフになって入力端子に“Ｉ
（’レベルが入力された状態と等価になる。
Ｉに流れる電流によって回路が破壊しないような抵抗値
を選択すると２次段（図示せず）のＰチャネルＦＥＴが
オン、ＮチャネルＦＥＴがオフになって入力端子に“Ｉ
（’レベルが入力された状態と等価になる。
Ｂ、の場合は、抵抗１２の値として、ｂ′点の電位がＶ
ｃ ｃ ／ ２より充分高い電位になりかつＰチャネ
ルＦＥＴｌ０．ＮチャネルＦＥＴＩＩを破壊しないよう
な値を選択することにより、次段（図示せず）のＰチャ
ネルＦＥＴがオフ、ＮチャネルＦＥＴがオンとなって、
入力端子に“Ｌ″レベル入力された状態と等価になる。
ｃ ｃ ／ ２より充分高い電位になりかつＰチャネ
ルＦＥＴｌ０．ＮチャネルＦＥＴＩＩを破壊しないよう
な値を選択することにより、次段（図示せず）のＰチャ
ネルＦＥＴがオフ、ＮチャネルＦＥＴがオンとなって、
入力端子に“Ｌ″レベル入力された状態と等価になる。
また、入力端子に通常の論理信号が人力された場合には
、ＦＥＴｌ０，１１のどちらかが必ずＯＦＦするため抵
抗１２に電流が流れないので、低消費電力の特徴を発揮
することができる。
、ＦＥＴｌ０，１１のどちらかが必ずＯＦＦするため抵
抗１２に電流が流れないので、低消費電力の特徴を発揮
することができる。
［実施例］
第２図は実施例の構成図である。
第２図において、２０，２２．２４はＰチャネルＦＥＴ
、２１，２３．２５はＮチャネルＦＥＴ。
、２１，２３．２５はＮチャネルＦＥＴ。
２６は抵抗、２７は接続線を表す。
この実施例の構成は、第１図のＡ、に対応して抵抗２６
を次段の出力端子とＰチャネルＦＥＴ２０のドレイン間
に設けているが、第１図のＢ、に対応して抵抗を接続線
２７の部分に設け、抵抗２６の部分を接続線とする実施
例を構成できることは明らかである。
を次段の出力端子とＰチャネルＦＥＴ２０のドレイン間
に設けているが、第１図のＢ、に対応して抵抗を接続線
２７の部分に設け、抵抗２６の部分を接続線とする実施
例を構成できることは明らかである。
入力端子に論理信号として＋５Ｖ（Ｖｃｃ）の″Ｈ″゛
レベル信号または、Ｏｖ（グランド）の“Ｌ”レベル信
号が供給されている場合は、従来例（第３図参照）のＣ
ＭＯＳ論理回路と全く同じ動作を行う。
レベル信号または、Ｏｖ（グランド）の“Ｌ”レベル信
号が供給されている場合は、従来例（第３図参照）のＣ
ＭＯＳ論理回路と全く同じ動作を行う。
入力端子が開放された場合第１図のＡ、に述べた原理に
より２点すにはＶｃｃ／２より低い電位が表れ、はぼ“
Ｌ”レベルと同等の信号となって次段の論理回路に供給
される。これにより、ＰチャネルＦＥＴ２２はオン Ｎ
チャネルＦＥＴ２３はオフとなって８点Ｃは“Ｈ”レベ
ルとなり、次段のＰチャネルＦＥＴ２４はオフ、Ｎチャ
ネルＦＥＴ２５はオンとなって出力端子から“Ｌ”レベ
ルの信号が得られる。
より２点すにはＶｃｃ／２より低い電位が表れ、はぼ“
Ｌ”レベルと同等の信号となって次段の論理回路に供給
される。これにより、ＰチャネルＦＥＴ２２はオン Ｎ
チャネルＦＥＴ２３はオフとなって８点Ｃは“Ｈ”レベ
ルとなり、次段のＰチャネルＦＥＴ２４はオフ、Ｎチャ
ネルＦＥＴ２５はオンとなって出力端子から“Ｌ”レベ
ルの信号が得られる。
第２図の接続線２７の部分に抵抗を設け、抵抗２６の部
分を接続線とする構成にした場合は、入力端子が開放し
た時、点すにＶ ｃ ｃ ／ ２より高い電位が表れ、
はぼ“Ｈ″レベル同等の信号となり２次段に入力されて
点Ｃが“Ｌ” レベル、出力端子が“！１”レベルとな
る。
分を接続線とする構成にした場合は、入力端子が開放し
た時、点すにＶ ｃ ｃ ／ ２より高い電位が表れ、
はぼ“Ｈ″レベル同等の信号となり２次段に入力されて
点Ｃが“Ｌ” レベル、出力端子が“！１”レベルとな
る。
上記のように、抵抗の設置位置により入力端子開放時の
出力レベルが定まるが、何れにするかは出力端子に如何
なる出力を発生することが望ましいか１等の条件を勘案
して任意に選択することができる。
出力レベルが定まるが、何れにするかは出力端子に如何
なる出力を発生することが望ましいか１等の条件を勘案
して任意に選択することができる。
［発明の効果］
本発明によればＣＭＯＳ論理回路の入力端子が開放した
時に初段への入力論理を実質的に論理信号の一方に確定
して回路を安定させることにより低消費電力性を実現す
ることができ１通常動作時には何らの悪影響を与えない
。
時に初段への入力論理を実質的に論理信号の一方に確定
して回路を安定させることにより低消費電力性を実現す
ることができ１通常動作時には何らの悪影響を与えない
。
第１図は本発明の原理図、第２図は実施例の構成図、第
３図は従来例の構成図である。 第１図中。 １０：ＰチャネルＦＥＴ １１：ＮチャネルＦＥＴ １２：抵抗
３図は従来例の構成図である。 第１図中。 １０：ＰチャネルＦＥＴ １１：ＮチャネルＦＥＴ １２：抵抗
Claims (1)
- ＮチャネルＦＥＴとＰチャネルＦＥＴのＭＯＳＦＥＴの
ゲートを接続して入力端子とし、両ＦＥＴのドレインを
接続して出力端子とした論理回路を複数段接続したＣＭ
ＯＳ論理回路において、初段のＰチャネルＦＥＴとＮチ
ャネルＦＥＴのドレイン間に抵抗を設け、該抵抗の一端
を次段の入力端子に接続することにより入力端子開放時
の入力論理を確定することを特徴とするＣＭＯＳ論理回
路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272181A JPH03133212A (ja) | 1989-10-19 | 1989-10-19 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272181A JPH03133212A (ja) | 1989-10-19 | 1989-10-19 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03133212A true JPH03133212A (ja) | 1991-06-06 |
Family
ID=17510213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272181A Pending JPH03133212A (ja) | 1989-10-19 | 1989-10-19 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03133212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596748B1 (ko) * | 2000-02-17 | 2006-07-04 | 매그나칩 반도체 유한회사 | 다이내믹 시모스 로직 |
-
1989
- 1989-10-19 JP JP1272181A patent/JPH03133212A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596748B1 (ko) * | 2000-02-17 | 2006-07-04 | 매그나칩 반도체 유한회사 | 다이내믹 시모스 로직 |
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