JP2767911B2 - プルアップ・プルダウン入力回路 - Google Patents

プルアップ・プルダウン入力回路

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JP2767911B2
JP2767911B2 JP1193005A JP19300589A JP2767911B2 JP 2767911 B2 JP2767911 B2 JP 2767911B2 JP 1193005 A JP1193005 A JP 1193005A JP 19300589 A JP19300589 A JP 19300589A JP 2767911 B2 JP2767911 B2 JP 2767911B2
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信孝 長井
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプルアップ・プルダウンに関する。
〔従来の技術〕
従来のプルアップ入力回路を第３図に示す。
第３図の様な従来のプルアップ入力回路は、入力信号
が負レベル信号とハイインピーダンス信号の２値の場
合、入力信号がハイインピーダンスとなったとき数100k
Ωのプルアップ抵抗８により正レベル信号と認識される
様構成されていた。
第４図にプルダウン入力回路を示す。
第４図の様な従来のプルダウン入力回路は、入力信号
が正レベル信号とハイインピーダンス信号の２値の場
合、入力信号がハイインピーダンスとなったとき、数10
0kΩのプルダウン抵抗９により負レベル信号と認識させ
る様構成されていた。
〔発明が解決しようとする課題〕
上述した従来のプルアップ，プルダウン入力回路で
は、例えばプルアップ入力回路の場合、入力信号が負レ
ベル信号のときプルアップ抵抗を通して電流が流れるた
めプルアップ抵抗に数100kΩ程度の大きな抵抗を用いな
ければならない。
しかし入力信号がハイインピーダンスの時、プルアッ
プ抵抗を大きくする程、ノイズの影響を受けやすくなり
インバータ回路等の誤動作をまねくという欠点があっ
た。
〔課題を解決するための手段〕
本発明のプルアップ・プルダウン回路は、大，小２個
の抵抗と２個のＰ（Ｎ）MOSトランジスタと２個のイン
バータ回路を有し大，小２つの抵抗がそれぞれ別のＰ
（Ｎ）MOSトランジスタに直列に接続されこの抵抗の一
端が入力端子あるいは正（負）電源端子に接続され、Ｐ
（Ｎ）MOSトランジスタの一端が正（負）電源端子ある
いは入力端子に接続され、前記インバータ回路が直列に
入力端子に接続され一方のインバータ回路の出力が一方
のＰ（Ｎ）MOSトランジスタのゲートに又他方のインバ
ータ回路の出力が他方のＰ（Ｎ）MOSトランジスタのゲ
ートに接続されて構成されている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の回路図である。
入力端子が負レベルのときは、インバータ回路４の前
段の出力が正レベル，後段の出力が負レベルとなるため
プルアップ抵抗１側は導通せずプルアップ抵抗２側は導
通する。
入力端子がハイインピーダンスのときは入力レベルは
正レベルとなる。ここでプルアップ抵抗の抵抗値は大き
い抵抗が数100kΩ，小さい方が数10kΩ,PMOSトランジス
タのON抵抗が数10kΩとすると、入力信号が負レベルの
時は高抵抗となり回路電流がおさえられ、入力信号がハ
イインピーダンスの場合は低抵抗となりノイズの影響を
防ぐことができる。
第２図は本発明の第２の実施例の回路図である。
入力端子が正レベルのときはインバータ回路４の前段
の出力が負レベル、後段の出力が正レベルとなるため、
プルダウン抵抗（小）５側は導通せず、プルアップ抵抗
（大）６側は導通する。
入力端子がハイインピーダンスのときは入力レベルは
負となる。ここでプルダウン抵抗の抵抗値は大きい抵抗
が数100kΩ，小さい抵抗が数10kΩ,NMOSトランジスタの
ON抵抗が数10kΩとすると入力信号が正レベルの時は、
高抵抗となり回路電流がおさえられ、入力信号がハイイ
ンピーダンスの場合は低抵抗となりノイズの影響を防ぐ
ことが出来る。
〔発明の効果〕
以上説明したように本発明は、プルアップ又はプルダ
ウン抵抗を入力レベルによって選択することにより、ノ
イズの影響が少なくかつ回路電流の小さいプルアップ，
プルダウン入力回路を構成出来るという効果がある。
【図面の簡単な説明】
第１図は本発明の実施例１、第２図は本発明の実施例２
の回路図、第３図は従来のプルアップ入力回路、第４図
は従来のプルダウン入力回路である。 １……プルアップ抵抗（小）、２……プルアップ抵抗
（大）、３……PMOSトランジスタ、４……インバータ回
路、５……プルダウン抵抗（小）、６……プルダウン抵
抗（大）、７……NMOSトランジスタ、８……プルアップ
抵抗、９……プルダウン抵抗。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】大，小２個の抵抗と２個のＰ（Ｎ）MOSト
    ランジスタと２個のインバータ回路を有し大，小２つの
    抵抗がそれぞれ別のＰ（Ｎ）MOSトランジスタに直列に
    接続されこの抵抗の一端が入力端子あるいは正（負）電
    源端子に接続され、Ｐ（Ｎ）MOSトランジスの一端が正
    （負）電源端子あるいは入力端子に接続され、前記イン
    バータ回路が直列に入力端子に接続され一方のインバー
    タ回路の出力が一方のＰ（Ｎ）MOSトランジスタのゲー
    トに又他方のインバータ回路の出力が他方のＰ（Ｎ）MO
    Sトランジスタのゲートに接続されたことを特徴とする
    プルアップ・プルダウン入力回路。
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JP6128911B2 (ja) * 2013-03-22 2017-05-17 ラピスセミコンダクタ株式会社 半導体装置及びパワーダウン制御方法

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