JPH0334621A - プルアップ・プルダウン入力回路 - Google Patents
プルアップ・プルダウン入力回路Info
- Publication number
- JPH0334621A JPH0334621A JP1169452A JP16945289A JPH0334621A JP H0334621 A JPH0334621 A JP H0334621A JP 1169452 A JP1169452 A JP 1169452A JP 16945289 A JP16945289 A JP 16945289A JP H0334621 A JPH0334621 A JP H0334621A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- input
- resistor
- inverter circuit
- circuit
- Prior art date
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、IC用入力回路としてプルアップまたはプル
ダウンされたプルアップ・プルダウン入力回路に関する
。
ダウンされたプルアップ・プルダウン入力回路に関する
。
従来のプルアップ入力回路を第3図(a)に、プルダウ
ン入力回路を第3図(b)に示す。
ン入力回路を第3図(b)に示す。
第3図(a)に釦いては、入力端子1、プルアップ抵抗
2、正電源端子3、インバータ回路5から構成される。
2、正電源端子3、インバータ回路5から構成される。
このようなプルアップ入力回路を使用するのは、例えば
入力信号が負レベル信号とハイインピーダンス信号の2
値の場合、入力信号がハイインピーダンスとなったとき
プルアップ抵抗2によシ正レベル信号と認識させるため
である。
入力信号が負レベル信号とハイインピーダンス信号の2
値の場合、入力信号がハイインピーダンスとなったとき
プルアップ抵抗2によシ正レベル信号と認識させるため
である。
第3図中)にかいては、プルダウン入力回路として、プ
ルダウン抵抗2aと負電源端子7とが用いられる。入力
信号が正レベル信号をハイインピーダンス信号の2値の
場合、入力信号がハイインピーダンスとなったとき、プ
ルダウン抵抗2aにより負レベル信号と認識させるため
に使用される。
ルダウン抵抗2aと負電源端子7とが用いられる。入力
信号が正レベル信号をハイインピーダンス信号の2値の
場合、入力信号がハイインピーダンスとなったとき、プ
ルダウン抵抗2aにより負レベル信号と認識させるため
に使用される。
上述した従来のプルアップ・プルダウン入力回路では、
例えばプルアップ入力回路の場合、入力信号が負レベル
信号のときプルアップ抵抗を通して電流が流れるため、
プルアンプ抵抗を大きくしようとすると、入力信号がハ
イインピーダンスの時、ノイズの影響を受けやすくなる
ため、プルアップ抵抗値をあまシ大きくすることはでき
ず、そのため回路電流が増加するという欠点を有する。
例えばプルアップ入力回路の場合、入力信号が負レベル
信号のときプルアップ抵抗を通して電流が流れるため、
プルアンプ抵抗を大きくしようとすると、入力信号がハ
イインピーダンスの時、ノイズの影響を受けやすくなる
ため、プルアップ抵抗値をあまシ大きくすることはでき
ず、そのため回路電流が増加するという欠点を有する。
本発明の目的は、このような欠点を除き、プルアップ入
力回路の場合、その入力信号が負レベルのとき高抵抗で
プルアップされ、入力信号がノ・インバータ回路の場合
は低抵抗でプルアップされるようにして回路流を少くし
たプルアップ・プルダウン入力回路を提供することにあ
る。
力回路の場合、その入力信号が負レベルのとき高抵抗で
プルアップされ、入力信号がノ・インバータ回路の場合
は低抵抗でプルアップされるようにして回路流を少くし
たプルアップ・プルダウン入力回路を提供することにあ
る。
本発明のプルアップ・プルダウン入力回路の構成は、一
端が入力端子に他端が正電源端子に接続された入力抵抗
と、入・力が前記入力端子に接続されたインバータ回路
と、このインバータ回路の出力ゲートが接続されソース
が前記正電源端子に接続されドレインが前記入力端子に
接続されたPMOSトラ/ジスタとを有することを特徴
とし、咬た一端が入力端子に他端が負電源端子に接続さ
れた入力抵抗と入力が前記入力端子に接続されたインバ
ータ回路と、このインバータ回路の出力にゲートが接続
されソースが前記負電源端子に接続されドレインが前記
入力端子に′PA続されたNMO3トランジスタとを有
することを特徴とする。
端が入力端子に他端が正電源端子に接続された入力抵抗
と、入・力が前記入力端子に接続されたインバータ回路
と、このインバータ回路の出力ゲートが接続されソース
が前記正電源端子に接続されドレインが前記入力端子に
接続されたPMOSトラ/ジスタとを有することを特徴
とし、咬た一端が入力端子に他端が負電源端子に接続さ
れた入力抵抗と入力が前記入力端子に接続されたインバ
ータ回路と、このインバータ回路の出力にゲートが接続
されソースが前記負電源端子に接続されドレインが前記
入力端子に′PA続されたNMO3トランジスタとを有
することを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の第一の実施例のプルアップ入力回路の
回路図である。本実施例は、第3図(a)の従来例に対
しPMOSトランジスタ4が付加されたものである。
回路図である。本実施例は、第3図(a)の従来例に対
しPMOSトランジスタ4が付加されたものである。
入力端子1が負レベルのときは、インバータ回路5の出
力は正レベルとなるため、PMO8)ランジメタ4は導
通しない入力端子1がハイインピーダンスの場合はプル
アップ抵抗2によってインバータ回路50入力は正レベ
ルになるため、インバータ回路5の出力は負レベルとな
jD、PMOSトランジスタ4が導通する。
力は正レベルとなるため、PMO8)ランジメタ4は導
通しない入力端子1がハイインピーダンスの場合はプル
アップ抵抗2によってインバータ回路50入力は正レベ
ルになるため、インバータ回路5の出力は負レベルとな
jD、PMOSトランジスタ4が導通する。
ここでプルアップ抵抗2の抵抗値が大きく(例えば数1
00にΩ)、またPMO8)ランジメタ4のオン抵抗が
小さい(例えば数10にΩ)とすると、前述の説明から
もわかるように、入力信号が負レベルの時は高抵抗でプ
ルアップされるため回路電流が抑えられ、入力信号がハ
イインピーダンスの場合はプルアップ抵抗2とPMO8
)ランジメタ4のオン抵抗が並列接続されたと等価にな
るためノイ回路の回路図である。本実施例は、第3図(
b)に対してNMO8)?ンジスタ6が付加されたもの
である。
00にΩ)、またPMO8)ランジメタ4のオン抵抗が
小さい(例えば数10にΩ)とすると、前述の説明から
もわかるように、入力信号が負レベルの時は高抵抗でプ
ルアップされるため回路電流が抑えられ、入力信号がハ
イインピーダンスの場合はプルアップ抵抗2とPMO8
)ランジメタ4のオン抵抗が並列接続されたと等価にな
るためノイ回路の回路図である。本実施例は、第3図(
b)に対してNMO8)?ンジスタ6が付加されたもの
である。
入力信号が正レベルのときはインバータ回路5の出力は
負レベルになるため、NMO8)ランジスタロは導通し
ない。入力端子がハイインピーダンスの場合はプルダウ
ン抵抗2aによってインバータ回路5の入力が負レベル
になるため、インバータ回路5の出力は正レベルとなう
、NMOSトランジスタ6は導通する。
負レベルになるため、NMO8)ランジスタロは導通し
ない。入力端子がハイインピーダンスの場合はプルダウ
ン抵抗2aによってインバータ回路5の入力が負レベル
になるため、インバータ回路5の出力は正レベルとなう
、NMOSトランジスタ6は導通する。
ここでプルダウン抵抗2aの抵抗値が大きく(例えば数
100にΩ)、筐たNMO8)ランジスタロのオン抵抗
が小さい(例えば数10にΩ)とすると前述の説明から
も明らかなように、入力信号が正レベルの時は高抵抗で
プルダウンされるため、回路電流が抑えられ、入力信号
がハイインピーダンスの場合はプルダウン抵抗2aとN
MO8)ランジスタロ0オン抵抗が並列接続されたのと
等価になシ、ノイズの影響を防ぐことができる。
100にΩ)、筐たNMO8)ランジスタロのオン抵抗
が小さい(例えば数10にΩ)とすると前述の説明から
も明らかなように、入力信号が正レベルの時は高抵抗で
プルダウンされるため、回路電流が抑えられ、入力信号
がハイインピーダンスの場合はプルダウン抵抗2aとN
MO8)ランジスタロ0オン抵抗が並列接続されたのと
等価になシ、ノイズの影響を防ぐことができる。
以上説明したように本発明によれば、入力信号のレベル
によってプルアップ抵抗、又はプルダウン抵抗の値を変
えることができるため、ノイズの影響が少なく、かつ回
路電流の小さい入力回路を構成できるという効果がある
。
によってプルアップ抵抗、又はプルダウン抵抗の値を変
えることができるため、ノイズの影響が少なく、かつ回
路電流の小さい入力回路を構成できるという効果がある
。
第】閤、第2図は本発明の第1釦よび第2の実施例の回
路図、第3図(a) 、 (b)は従来例のプルアップ
入力回路およびプルダウン入力回路の回路図である。 1・・・・・・入力端子、2・・・・・・プルアップ抵
抗、2a・・・・・・プルダウン抵抗、3・・・・・・
正電源端子、4・・・・・・PMO8)ランジスタ、5
・・・・・・インバータ回路、6・・・・・・NMOS
トランジスタ、7・・・・・・負電源端子。
路図、第3図(a) 、 (b)は従来例のプルアップ
入力回路およびプルダウン入力回路の回路図である。 1・・・・・・入力端子、2・・・・・・プルアップ抵
抗、2a・・・・・・プルダウン抵抗、3・・・・・・
正電源端子、4・・・・・・PMO8)ランジスタ、5
・・・・・・インバータ回路、6・・・・・・NMOS
トランジスタ、7・・・・・・負電源端子。
Claims (2)
- (1)一端が入力端子に他端が正電源端子に接続された
入力抵抗と、入力が前記入力端子に接続されたインバー
タ回路と、このインバータ回路の出力にゲートが接続さ
れソースが前記正電源端子に接続されドレインが前記入
力端子に接続されたPMOSトランジスタとを有するこ
とを特徴とするプルアップ入力回路。 - (2)一端が入力端子に他端が負電源端子に接続された
入力抵抗と入力が前記入力端子に接続されたインバータ
回路と、このインバータ回路の出力にゲートが接続され
ソースが前記負電源端子に接続されドレインが前記入力
端子に接続されたNMOSトランジスタとを有すること
を特徴とするプルダウン入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169452A JPH0334621A (ja) | 1989-06-29 | 1989-06-29 | プルアップ・プルダウン入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169452A JPH0334621A (ja) | 1989-06-29 | 1989-06-29 | プルアップ・プルダウン入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0334621A true JPH0334621A (ja) | 1991-02-14 |
Family
ID=15886862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1169452A Pending JPH0334621A (ja) | 1989-06-29 | 1989-06-29 | プルアップ・プルダウン入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0334621A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02129257A (ja) * | 1988-11-09 | 1990-05-17 | Hitachi Ltd | 硬化性樹脂組成物,該組成物を用いた電気装置及び部品 |
-
1989
- 1989-06-29 JP JP1169452A patent/JPH0334621A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02129257A (ja) * | 1988-11-09 | 1990-05-17 | Hitachi Ltd | 硬化性樹脂組成物,該組成物を用いた電気装置及び部品 |
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