KR950007464B1 - 전가산기 - Google Patents

전가산기 Download PDF

Info

Publication number
KR950007464B1
KR950007464B1 KR1019930001430A KR930001430A KR950007464B1 KR 950007464 B1 KR950007464 B1 KR 950007464B1 KR 1019930001430 A KR1019930001430 A KR 1019930001430A KR 930001430 A KR930001430 A KR 930001430A KR 950007464 B1 KR950007464 B1 KR 950007464B1
Authority
KR
South Korea
Prior art keywords
carry
nmos
connection point
signal
output
Prior art date
Application number
KR1019930001430A
Other languages
English (en)
Other versions
KR940020688A (ko
Inventor
류종필
Original Assignee
엘지전자주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자주식회사, 문정환 filed Critical 엘지전자주식회사
Priority to KR1019930001430A priority Critical patent/KR950007464B1/ko
Publication of KR940020688A publication Critical patent/KR940020688A/ko
Application granted granted Critical
Publication of KR950007464B1 publication Critical patent/KR950007464B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Optimization (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

전가산기
제1도는 일반적인 전가산기의 회로도.
제2도는 본 발명의 전가산기에 대한 회로도.
제3도의 (a)-(c)는 제2도의 캐리신호 출력부에 대한 입력신호에 따른 등가회로도.
제4도의 (a)는 캐리출력신호가 ″1″일 때 제2도의 합계신호 출력부에 대한 회로도이고,
(b)는 캐리출력신호가 ″0″일 때 제2도의 합계신호 출력부에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 캐리신호 출력부 20 : 합계신호 출력부
PM1-PM3 : 피모스 NM1-NM6 : 엔모스
본 발명은 동작속도를 향상시키고, 입력의 지연에 의한 글리치(glitch)와 같은 회로의 오동작을 제거시킨 전가산기(Full Adder)에 관한 것으로, 특히 차세대 컴퓨터로서 연구되고 있는 신경망(Neuron) 컴퓨터의 특성에 부합되는 전가산기에 관한 것이다.
제1도는 일반적인 전가산기의 회로도로서 이에 도시한 바와 같이, 입력단자(A), (B)가 익스클루시브 보아게이트(XOR1)의 입력단자에 접속되고, 이의 출력단자와 캐리입력단자(Cin)가 익스클루시브 오아게이트(XOR2)에 접속되어 그 익스클루시브 오아게이트(XOR2)의 출력단자가 합계 출력단자(Sout)에 접속되고, 캐리입력단자(Cin), 입력단자(A), (B)가 서로 중복되지 않게 2개씩 앤드게이트(AD1), (AD2), (AD3)의 입력단자에 각각 접속되어 그 앤드게이트(AD1), (AD2), (AD3)의 출력단자가 노아게이트(NOR)의 입력단자에 접속되며, 이의 출력단자가 인버터(I)를 통해 캐리 출력단자(Cout)에 접속되어 구성된 것으로, 이와 같이 구성된 종래 전가산기의 작용을 설명하면 다음과 같다.
각각의 입력신호(Cin), (A), (B)에 대하여 논리치″1″인 신호가 몇개인지를 확인하여 ″1″인 신호의 갯수가 짝수개인 경우 캐리출력(Cout)을 ″1″로 하기 위하여 그 신호 (Cin), (A), (B)가 서로 중복되지 않게 2개씩 앤드게이트(AD1), (AD2), (AD3)의 입력신호로 공급하고, 그 앤드게이트(AD1), (AD2), (AD3)의 출력을 다시 노아게이트(NOR)및 인버터(I)를 통해 캐리출력(Cout)으로 공급되게 한다.
한편, 상기 3개의 입력신호(Cin), (A), (B)중에서 논리치가 ″1″인 신호의 갯수가 홀수개로 존재하는 경우 합계출력(Sout)을 ″1″로 출력하기 위하여 먼저, 입력신호(A), (B)를 익스클루시브 오아게이트(XOR1)의 입력으로 제공하고, 이의 출력신호와 캐리 입력신호(Cin)를 익스클루시브 오아게이트(XOR2)의 입력으로 제공하며, 이 익스클루시브 오아게이트(XOR2)의 출력신호가 바로 합계출력(Sout)으로 공급되게 한다.
그러나, 이와 같은 종래의 전가산기에 있어서는 다수의 게이트를 사용하게 되어 회로의 구성이 복잡해지고, 여기에 사용되는 앤드게이트, 오아게이트 및 익스클루시브 오아게이트등은 직렬 구성으로 되어 있어 처리속도가 느려지게 되고, 이에 의해 글리치가 발생될 우려가 있으며, 이로인하여 차세대의 신경망 컴퓨터에 적용할수 없게 되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 전가산기의 구성을 인버터로 구성하여 처리속도를 향상시키고, 지연에 의한 글리치와 같은 회로 오동작의 원인을 제거할수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.
제2도는 본 발명의 전가산기 회로도로서 이에 도시한 바와 같이, 병렬접속된 3개의 엔모스(NM1-NM3)의 게이트에 입력되는 신호(A), (B), (Cin)에 따라 그 엔모스(NM1-NM3)의 합성 콘덕턴스가 결정되고, 이에 의해 상기 엔모스(NM1-NM3)와 피모스(PM1)의 직렬접속점(PA)의 논리치가 결정되며, 이의 반전신호가 캐리출력신호(Cout)로 출력되게 하는 캐리신호 출력부(10)와, 상기 캐리출력신호(Cout)나 반전된 캐리출력신호에 의하여 피모스(PM2), (PM3)중 어느 하나가 온되고, 상기 피모스(PM2), (PM3)의 병렬 접속점(PB) 일측에 병렬접속된 엔모스(NM4-NM6)의 게이트에 각기 입력되는 신호(A), (B), (Cin)에 따라 상기 엔모스(NM4-NM6)의 합성 콘덕턴스가 결정되어 이에 따른 합계 출력신호(Sout)가 출력되게 하는 합계신호 출력부(20)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제3도 내지 제6도를 참조하여 상세히 설명하면 다음과 같다.
피모스(PM1)의 게이트가 접지되어 있어 그가 항상 온되어 있고, 병렬접속된 피모스(PM2), (PM3)의 게이트에 각각 직렬접속된 인버터(I1), (I2)의 출력신호가 공급되어 그 두개중에서 어느 하나가 항상 온되어 있는 상태에서, 입력신호(A), (B), (Cin)가 엔모스(NM1, NM4), (NM2, NM5), (NM3, NM6)의 게이트에 각각 공급되므로 그 입력신호(A), (B), (Cin)의 논리치가 ″1″일때 그 엔모스중(NM1, NM4), (NM2, NM5), (NM3, NM6)에서 논리치 ″1″이 공급되는 해당 엔모스가 온되고, 이때, 턴온된 엔모스의 갯수에 따라 각각 접속점(P3)과 접지단자(GND), 접속점(PB)과 접지단자(GND) 사이의 콘덕턴스(G)값이 결정되는데, 그 콘덕턴스로 표현되며, 여기서, ″R″은 엔모스(NM1-NM6)의 턴온 저항값이다.
캐리출력신호(Cout)는 일반적인 3입력 노아회로의 진리표에서와 같이, 입력신호(A), (B), (Cin)중에서 논리치가 ″1″인 신호가 2개 이상인 경우 ″1″로 출력되어야 하고, 그외 즉, 입력신호 (A), (B), (Cin)중에서 논리치가 ″1″인 신호가 1개이거나 없으면 ″0″으로 출력되어야 한다.
상기의 조건을 만족시키기 위하여 제3도의 등가회로에 도시한 바와 같이, 인버터(I1), (I3)의 로직 드레쉬 홀드전압을 2.5V로 설정하고, 상기 엔모스(NM1-NM3)가 턴온되었을때 각각의 콘덕턴스 G=1이 되게 설정하여 그 3개의 엔모스(NM1-NM3)중에서 2개 이상의 엔모스가 온될때 인버터(I1)의 캐리출력신호(Cout)가 ″1″로 출력되게 하였다.
한편, 합계출력신호(Sout)는 일반적인 3입력 노아회로의 진리표에서와 같이, 입력신호(A), (B), (Cin)중에서 논리치가 ″1″인 신호가 홀수개일 때 ″1″로 출력되어야 하는데, 이를 제4도의 (a), (b)를 참조하여 설명한다.
먼저, 제4도의 (a)는 상기 캐리출력신호(Cout)가 ″1″일때 합계신호 출력부(20)의 회로도로서 이때, 상기 캐리출력신호(Cout)가 인버터(I2)를 통해 논리치 ″0″로 반전되어 피모스(PM3)의 게이트에 공급되므로 콘덕턴스(G)가 2.5인 그 피모스(PM3)가 온상태를 유지하게 되고, 이에 따라 입력신호(A), (B), (Cin)의 논리치가 모두 ″1″이 되어 콘덕턴스(G)가 각각 1인 3개의 엔모스(NM4), (NM5), (NM6)가 모두 온되어야만 인버터(I3)에서 합계출력신호(Sout)가 ″1″로 출력되고, 그 이외의 경우에는 모두 ″0″으로 출력된다.
그리고, 제4도의 (b)는 상기 캐리출력신호(Cout)가 ″0″일 때 합계신호 출력부(20)의 회로도로서 이때, 상기 캐리출력신호(Cout)가 직접 콘덕턴스(G)가 0.5인 피모스(PM2)의 게이트에 공급되므로 그 피모스(PM3)가 온상태를 유지하게 되고, 이에 따라 입력신호(A), (B), (Cin)중에서 하나 이상의 논리치가 ″1″이 되어 3개의 엔모스 (NM4), (NM5), (NM6)가 어느 하나 이상이 온되어야만 인버터(I3)에서 합계출력신호(Sout)가 ″1'로 출력되고, 그렇지 않을 경우에는 ″0″으로 출력된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 회로 전체를 통산적인 인버터의 구조로 구성함으로써 동작 속도를 향상시키고, 그 구성을 간단히 하여 글리치와 같은 오동작의 원인을 없앨 수 있는 효과가 있다.

Claims (1)

  1. 게이트가 접지된 피모스(PM1)의 양단을 전원단자(Vcc)와 직렬접속점(PA) 사이에 접속하고, 그 직렬 접속점(PA)을 인버터(I1)를 통해 캐리 출력단자(Cout)에 접속한후, 상기 직렬접속점(PA)과 접지단 사이에 병렬접속된 엔모스(NM1-NM3)의 공통 드레인단을 접속한 형태로 구성하여 그 엔모스(NM1-NM3)의 게이트 입력신호(A), (B), (Cin)에 따라 그 엔모스(NM1-NM3)의 합성 콘덕턴스가 결정되고, 이에 의해 캐리출력신호(Cout)의 논리치가 결정되도록한 캐리신호 출력부(10)와, 전원단자(Vcc)를 병렬접속된 피모스(PM2), (PM3)를 통해 병렬접속점(PB)에 접속하고, 상기 캐리 출력단자(Cout)를 직접 상기 피모스(PM2)의 게이트에, 인버터(I2)를 통해서는 상기 피모스(PM3)에 각기 접속하고, 상기 병렬접속점(PB)을 인버터(I3)를 통해 합계출력단자(Sout)에 접속한후, 상기 병렬접속점(PB)과 접지단 사이에 병렬접속된 엔모스(NM4 -NM6)의 공통 드레인단을 접속한 형태로 구성하여 그 엔모스(NM4-NM6)의 게이트 입력신호 (A), (B), (Cin)에 따라 그 엔모스(NM4-NM6)의 합성 콘덕턴스가 결정되고, 이에 의해 합계출력신호(Sout)의 논리치가 결정되도록한 합계신호 출력부(20)로 구성한 것을 특징으로 하는 전가산기.
KR1019930001430A 1993-02-03 1993-02-03 전가산기 KR950007464B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930001430A KR950007464B1 (ko) 1993-02-03 1993-02-03 전가산기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930001430A KR950007464B1 (ko) 1993-02-03 1993-02-03 전가산기

Publications (2)

Publication Number Publication Date
KR940020688A KR940020688A (ko) 1994-09-16
KR950007464B1 true KR950007464B1 (ko) 1995-07-11

Family

ID=19350326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930001430A KR950007464B1 (ko) 1993-02-03 1993-02-03 전가산기

Country Status (1)

Country Link
KR (1) KR950007464B1 (ko)

Also Published As

Publication number Publication date
KR940020688A (ko) 1994-09-16

Similar Documents

Publication Publication Date Title
US4523292A (en) Complementary FET ripple carry binary adder circuit
US4697107A (en) Four-state I/O control circuit
US4233524A (en) Multi-function logic circuit
US4323982A (en) Logic circuit arrangement in the integrated MOS-circuitry technique
US4728822A (en) Data processing system with improved output function
EP0097779B1 (en) Logic circuit
US6052008A (en) Generation of true and complement signals in dynamic circuits
EP0372273B1 (en) Pass gate multiplexer
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
KR940000253Y1 (ko) 엔모스 배타 오아게이트 회로
JP2636749B2 (ja) Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路
KR950007464B1 (ko) 전가산기
EP0875092B1 (en) Logic circuits
US6339835B1 (en) Pseudo-anding in dynamic logic circuits
KR940003804B1 (ko) 잡음신호 제거회로
KR100218315B1 (ko) 레벨시프트 회로
KR100250709B1 (ko) 디지탈 대소 비교기
EP0302764B1 (en) Circuit for comparing magnitudes of binary signals
KR100312218B1 (ko) 범용입출력포트생성장치
RU2725778C1 (ru) Устройство сбоеустойчивого разряда самосинхронного регистра хранения
JPS5911930B2 (ja) キ−ボ−ド制御回路
KR930004892Y1 (ko) 래치 장치
KR100248821B1 (ko) 연산논리 장치의 전가산기
JPH05235743A (ja) 論理回路およびそれを用いたデータ処理装置
KR100278992B1 (ko) 전가산기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050620

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee