KR100218315B1 - 레벨시프트 회로 - Google Patents
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Abstract
본 발명은 레벨시프트 회로에 관한 것으로, 종래의 회로는 풀-업 피-모스트랜지스터가 온됨으로 인해 그 풀-업 피-모스트랜지스터를 관통하여 접지측으로 전류가 흐르게 되는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 입력신호(IN)를 소정레벨의 신호로 반전하는 제1인버터와; 제1인버터의 출력신호를 소정레벨의 신호로 반전하는 제2인버터와; 제1, 제2인버터의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는 레벨시프트부와; 상기 레벨시프트부의 출력신호를 소정레벨의 신호로 반전하여 출력하는 제3인버터로 구성한 레벨시프트 회로에 있어서, 레벨시프트는 소스가 서로 공통으로 연결되어 전원단자(5V)에 연결되고, 게이트는 상기 제1, 제2인버터의 출력단자와 각기 연결된 제1, 제2풀-업 피-모스트랜지스터와; 소스는 상기 제1, 제2풀-업 피-모스트랜지스터의 드레인과 각기 연결되고, 게이트는 서로의 드레인과 연결된 제3, 제4피-모스트랜지스터와; 소스가 서로 공통으로 연결되어 접지단자에 연결되고, 드레인은 상기 제3, 제4피-모스트랜지스터의 드레인에 각기 연결되며, 게이트는 상기 제1, 제2인버터의 출력단자와 연결된 제1, 제2풀-다운 엔-모스트랜지스터로 구성한 레벨시프트 회로를 창안한 것으로, 이와 같이 레벨시프트의 풀-업 피-모스트랜지스터가 턴온됨으로 인해 발생하는 관통전류를 중간에서 차단하게 함으로써 관통전류를 줄일 수 있는 효과가 있다.
Description
제1도는 종래 레벨시프트 회로도.
제2도는 제1도에 있어서, 레벨시프트부의 상세 설명도.
제3도는 본 발명의 일 실시예시도.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300 : 제1, 제2, 제3인버터 400 : 레벨시프트부
본 발명은 레벨시프트 회로에 관한 것으로 특히, 풀-업(FULL UP) 피-모스트랜지스터가 온(ON)됨으로 인해 그 풀업 피-모스트랜지스터를 관통하여 접지측으로 흐르는 전류를 중간에 차단함으로써 관통전류(i)를 줄이도록 한 레벨시프트 회로에 관한 것이다.
종래 레벨시프트 회로는 제1도에 도시된 바와 같이 외부에서 입력되는 신호(IN)를 소정레벨의 신호로 반전시켜 출력하는 제1인버터(100)와; 상기 제1인버터(100)의 출력신호를 소정레벨의 신호로 반전시켜 출력하는 제2인버터(200)와; 상기 제1,제2인버터(100,200)의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는 레벨시프트부(400)와; 상기 레벨시프트부(400)의 출력신호를 소정레벨의 신호로 반전시켜 출력하는 제3인버터(300)로 구성된다.
상기 레벨시프트부(400)는 소스가 서로 공통으로 연결되어 전원단자(5V)에 연결되고, 게이트는 상기 제1, 제2인버터(100,200)의 출력단자와 각기 연결된 풀-업 피-모스트랜지스터(PM4,PM5)와; 드레인은 상기 풀-업 피-모스트랜지스터(PM4,PM5)의 드레인과 각기 연결되고, 게이트는 서로의 드레인과 연결된 엔-모스트랜지스터(NM6,NM7)와; 소스가 서로 공통으로 연결되어 접지단자에 연결되고, 드레인은 상기 엔-모스트랜지스터(NM6,NM7)의 드레인에 각기 연결되며, 게이트는 상기 제1, 제2인버터(100,200)의 출력단자와 연결된 풀-다운(FULL DOWN) 엔-모스트랜지스터(NM4,NM5)로 구성된다.
이와 같이 구성된 종래 회로의 동작을 살펴보면 다음과 같다.
먼저, 상기 레벨시프트부(400)는 3개의 전원(5V, 3.5V, 0V)을 갖는 회로 즉, 내부에서는 3.5V로 동작하고, 포트(PORT)부분에서는 5V로 동작하도록 구성된 회로에서 내부회로와 포트를 연결시켜 주는 역할을 한다.
우선, 입력신호(IN)로 '로우'신호 즉, 0V가 들어오는 경우를 살펴보면, 그 '로우'신호는 제1인버터(100)를 통해 3.5V의 '하이'신호로 반전되어 출력되고, 이 '하이'신호는 제2인버터(200)를 통해 0V의 '로우'신호로 반전되어 출력된다.
이에 따라 상기 제1인버터(100)의 출력신호를 입력받는 풀-업 피-모스트랜지스터(PM4)는 오프되고 풀-다운 엔-모스트랜지스터(NM4)는 온되며, 상기 제2인버터(200)의 출력신호를 입력받는 풀-업 피-모스트랜지스터(PM5)는 온되고 풀-다운 엔-모스트랜지스터(NM5)는 오프된다.
이로 인해 접점(a)의 전위는 5V의 '하이'가 되어 이를 입력으로 받는 제3인버터(300)는 최종적으로 '로우'신호를 출력한다.
이때, 엔-모스트랜지스터(NM6)는 상기 접점(a)의 전위('하이')를 입력받기 때문에 온 상태가 되고, 엔-모스트랜지스터(NM7)는 상기 풀-업 피-모스트랜지스터(PM4)의 드레인과 연결되어 있기 때문에 오프상태가 된다.
그러나 입력신호(IN)로 '하이'신호가 들어오면, 이는 제1인버터(100)를 통해 '로우'신호로 반전되고 그 반전된 신호는 제2인버터(200)를 통해 3.5V의 '하이'신호로 반전된다.
이에 따라 상기 제1인버터(100)의 출력신호를 입력받는 풀-업 피-모스트랜지스터(PM4)는 온되고 풀-다운 엔-모스트랜지스터(NM4)는 오프되며, 상기 제2인버터(200)의 출력신호를 입력받는 풀-업 피-모스트랜지스터(PM5)는 오프되고 풀-다운 엔-모스트랜지스터(NM5)는 온된다.
이로 인해 접점(b)의 전위가 '하이'가 되어 이를 입력으로 받는 엔-모스트랜지스터(NM7)가 온 상태가 된다.
이로 인해 접점(a)의 전위는 '로우'상태가 되어 이를 입력받는 제3인버터(300)는 최종적으로 5V인 '하이'신호를 출력한다.
이때, 엔-모스트랜지스터(NM6)는 상기 접점(a)의 전위를 입력받기 때문에 오프 상태가 된다.
이를 제2도를 참조하여 좀더 자세히 설명하면 다음과 같다.
예를 들어 입력으로 I는 0V, 는 3.5V가 들어오면 풀-업 피-모스트랜지스터(PM4)와 풀-다운 엔-모스트랜지스터(NM5)가 턴-온되고, 풀-업 피-모스트랜지스터(PM5)와 풀-다운 엔-모스트랜지스터(NM4)가 오프되어야 한다.
그러나, 상기 풀-업 피-모스트랜지스터(PM5)의 게이트에 인가되는 전압이 3.5V이기 때문에 상기 풀-업 피-모스트랜지스터(PM5)도 같이 턴온되어 그 풀-업 피-모스트랜지스터(PM5)를 관통하는 전류(i)가 흐르게 된다.
이때, 상기 풀-업 피-모스트랜지스터(PM4)의 출력전압(5V)에 의해 엔-모스트랜지스터(NM7)가 턴-온되어 있고, 제2인버터(200)의 출력신호에 의해 상기 풀-다운 엔-모스트랜지스터(NM5)가 턴-온되어 있기 때문에, 상기 풀-업 피-모스트랜지스터(PM5)를 관통하는 전류(i)는 상기 엔-모스트랜지스터(NM7) 및 풀-다운 엔-모스트랜지스터(NM5)를 관통하게 된다.
이상에서 설명한 바와 같이 종래의 회로는 풀-업 피-모스트랜지스터가 온됨으로 인해 그 풀-업 피-모스트랜지스터를 관통하여 접지측으로 전류가 흐르게 되는 문제점이 있었다.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위하여 관통전류를 중간에서 차단하여 흐르지 못하게 함으로써 관통전류를 줄일 수 있도록 할 레벨시프트 회로를 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 레벨시프트 회로는 입력되는 신호의 레벨에 따라 소정레벨의 신호로 반전하는 제1인버터와; 상기 제1인버터의 출력신호의 레벨에 따라 소정레벨의 신호로 다시 반전하는 제2인버터와; 상기 제1, 제2인버터의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는 레벨시프트부와; 상기 레벨시프트부의 출력신호를 소정레벨의 신호로 반전하여 출력하는 제3인버터로 구성한 레벨시프트 회로에 있어서, 레벨시프트부는 소스가 서로 공통으로 연결되어 전원단자(5V)에 연결되고, 게이트는 상기 제1, 제2인버터의 출력단자와 각기 연결된 풀-업 피-모스트랜지스터(PM4,PM5)와; 소스는 상기 풀-업 피-모스트랜지스터(PM4,PM5)의 드레인과 각기 연결되고, 게이트는 서로의 드레인과 연결된; 피-모스트랜지스터(PM6,PM7)와, 소스가 서로 공통으로 연결되어 접지단자에 연결되고, 드레인은 상기 피-모스트랜지스터(PM6,PM7)의 드레인에 각기 연결되며, 게이트는 상기 제1, 제2인버터의 출력단자와 연결된 풀-다운 엔-모스트랜지스터(NM4,NM5)로 구성한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 일 실시예시도로서, 이에 도시한 바와 같이 피-모스트랜지스터(PM1)와 엔-모스트랜지스터(NM1)로 이루어져 외부에서 입력되는 신호(IN)를 소정레벨의 신호로 반전시켜 출력하는 제1인버터(100)와; 피-모스트랜지스터(PM2)와 엔-모스트랜지스터(NM2)로 이루어져 상기 제1인버터(100)의 출력신호를 소정레벨의 신호로 반전시켜 출력하는 제2인버터(200)와; 상기 제1, 제2인버터(100,200)의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는 레벨시프트부(400)와; 피-모스트랜지스터(PM3)와 엔-모스트랜지스터(NM3)로 이루어져 상기 레벨시프트부(400)의 출력신호를 소정레벨의 신호로 반전시켜 출력하는 제3인버터(300)로 구성하며, 상기 레벨시프트부(400)는 소스가 서로 공통으로 연결되어 전원단자(5V)에 연결되고, 게이트는 상기 제1, 제2인버터(100,200)의 출력단자와 각기 연결된 풀-업 피-모스트랜지스터(PM4, PM5)와; 소스는 상기 풀-업 피-모스트랜지스터(PM4,PM5)의 드레인과 각기 연결되고, 게이트는 서로의 드레인과 연결된 피-모스트랜지스터(PM6,PM7)와; 소스가 서로 공통으로 연결되어 접지단자에 연결되고, 드레인은 상기 피-모스트랜지스터(PM6,PM7)의 드레인에 각기 연결되며, 게이트는 상기 제1,제2인버터(100,200)의 출력단자와 연결된 풀-다운 엔-모스트랜지스터(NM4,NM5)로 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예의 동작을 살펴보면 다음과 같다.
먼저, 외부 입력신호(IN)로 '로우'신호가 입력되면 제1인버터(100)는 이를 '하이'신호로 반전하여 출력한다.
즉, 입력신호(IN)에 의해 피-모스트랜지스터(PM1)는 온되고, 엔-모스트랜지스터(NM1)는 오프되어 접점(a)을 통해 3.5V의 '하이'신호를 출력한다.
상기 '하이'신호를 입력받은 제2인버터(200)는 이를 '로우'신호로 반전하여 출력한다. 즉, 상기 '하이'신호에 의해 피-모스트랜지스터(PM2)는 오프되고, 엔-모스트랜지스터(NM2)는 온되어 접점(b)을 통해 '로우'신호를 출력한다.
이때, 레벨시프트부(400)는 상기 제1인버터(100)와 제2인버터(200)의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는데, 제1인버터(100)의 출력신호(하이)에 따라 풀-업 피-모스트랜지스터(PM4)는 오프되고, 풀-다운 엔-모스트랜지스터(NM4)는 온되며, 제2인버터(200)의 출력신호(로우)에 따라 풀-업 피-모스트랜지스터(PM5)는 온되고, 풀-다운 엔-모스트랜지스터(NM5)는 오프된다.
이로 인해 접점(e)의 전위는 '로우'레벨이 되는데, 이때, 피-모스트랜지스터(PM7)는 그 접점(e)의 전위를 게이트에 입력받기 때문에 온되어, 결국 접점(d)의 전위는 '하이'(5V)가 된다.
이때, 피-모스트랜지스터(PM6)는 상기 접점(d)의 전위를 게이트로 입력받기 때문에 오프상태가 된다.
제3인버터(300)는 상기 접점(d)의 전위를 입력받아 이를 반전하여 출력한다. 즉, 그 접점(d)의 전위에 의해 피-모스트랜지스터(PM3)는 오프되고, 엔-모스트랜지스터(NM3)는 온되어 출력단자(OUT)를 통해 '로우'신호를 출력한다.
이와 같은 입력신호(IN)로 '로우'신호가 입력되면 최종적으로 같은 '로우'신호가 출력된다.
그러나 입력신호(IN)로 '하이'신호가 입력되면 이는 제1인버터(100)에 의해 '로우'신호로 반전되고, 그 반전된 '로우'신호는 제2인버터(200)에 의해 소정레벨(3.5V)의 '하이'신호로 반전 및 변화되어 출력된다.
상기 제1인버터(100)의 출력신호에 따라 풀-업 피-모스트랜지스터(PM4)는 턴-온되고, 풀-다운 엔-모스트랜지스터(NM4)는 오프되며, 상기 제2인버터(200)의 출력은 신호에 따라 풀-업 피-모스트랜지스터(PM5)는 오프되고, 풀-다운 엔-모스트랜지스터(NM5)는 온된다.
이때, 상기 풀-다운 엔-모스트랜지스터(NM5)가 온됨으로 인해 접점(d)의 전위는 '로우'레벨이 되고, 상기 풀-업 피-모스트랜지스터(PM4)가 온됨으로 인해 접점(c)의 전위는 '하이'레벨이 된다.
이때, 피-모스트랜지스터(PM6)는 상기 접점(d)의 전위(로우)를 게이트로 입력받기 때문에 온되어 접점(e)의 전위는 '하이'레벨이 되고, 피-모스트랜지스터(PM7)는 상기 접점(e)의 전위(하이)를 게이트로 입력받기 때문에 오프상태가 된다.
따라서 제2인버터(200)의 출력신호(3.5V)를 입력받은 풀-업 피-모스트랜지스터(PM5)가 온되어 그 풀-업 피-모스트랜지스터(PM5)를 관통하는 전류(i)가 흘러도 상기와 같이 피-모스트랜지스터(PM7)가 오프되어 있기 때문에 접지측으로 흐르는 것을 방지할 수 있다.
한편, 제3인버터(300)는 상기 접점(d)의 전위를 입력받아 이를 소정레벨(5V)의 신호로 반전하여 출력단자(OUT)를 통해 출력한다.
즉, 상기 접점(d)의 전위에 의해 피-모스트랜지스터(PM3)가 온되어 전원단가(5V)의 전압이 출력단자(OUT)를 통해 출력된다.
이상에서 상세히 설명한 바와 같이 본 발명은 레벨시프트부의 풀-업 피-모스트랜지스터가 턴온됨으로 인해 발생하는 관통전류를 중간에서 차단하게 함으로써 관통전류를 줄일 수 있는 효과가 있다.
Claims (1)
- 입력되는 신호의 레벨에 따라 소정레벨의 신호로 반전하는 제1인버터와; 상기 제1인버터의 출력신호의 레벨에 따라 소정레벨의 신호로 다시 반전하는 제2인버터와; 상기 제1, 제2인버터의 출력신호를 입력받아 이를 소정레벨의 신호로 변환하여 출력하는 레벨시프트부와; 상기 레벨시프트부의 출력신호를 소정레벨의 신호로 반전하여 출력하는 제3인버터로 구성한 레벨시프트 회로에 있어서 레벨시프트부는 소스가 서로 공통으로 연결되어 전원단자(5V)에 연결되고, 게이트는 상기 제1, 제2인버터의 출력단자와 각기 연결된 복수개의 풀-업 피-모스트랜지스터와; 소스는 상기 복수개의 풀-업 피-모스트랜지스터의 드레인과 각기 연결되고, 게이트는 서로의 드레인과 연결된 복수개의 피-모스트랜지스터와; 소스가 서로 공통으로 연결되어 접지단자에 연결되고, 드레인은 상기 복수개의 피-모스트랜지스터의 드레인에 각기 연결되며, 게이트는 상기 제1, 제2인버터의 출력단자와 연결된 복수개의 풀-다운 엔-모스트랜지스터로 구성한 것을 특징으로 하는 레벨시프트 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040331A KR100218315B1 (ko) | 1996-09-17 | 1996-09-17 | 레벨시프트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040331A KR100218315B1 (ko) | 1996-09-17 | 1996-09-17 | 레벨시프트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980021470A KR19980021470A (ko) | 1998-06-25 |
| KR100218315B1 true KR100218315B1 (ko) | 1999-09-01 |
Family
ID=19474019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960040331A KR100218315B1 (ko) | 1996-09-17 | 1996-09-17 | 레벨시프트 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218315B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583141B1 (ko) * | 2004-06-28 | 2006-05-23 | 삼성에스디아이 주식회사 | 레벨 쉬프터와 이를 가지는 평판 표시장치 |
| KR100592643B1 (ko) * | 2004-07-28 | 2006-06-26 | 삼성에스디아이 주식회사 | 레벨 쉬프터와 이를 가지는 평판 표시장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960040331A (ko) * | 1995-05-24 | 1996-12-17 | 마크 워필드 | 자외선 흡수 콘택트 렌즈의 제조 방법 |
-
1996
- 1996-09-17 KR KR1019960040331A patent/KR100218315B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR960040331A (ko) * | 1995-05-24 | 1996-12-17 | 마크 워필드 | 자외선 흡수 콘택트 렌즈의 제조 방법 |
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|---|---|
| KR19980021470A (ko) | 1998-06-25 |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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