KR100592643B1 - 레벨 쉬프터와 이를 가지는 평판 표시장치 - Google Patents

Abstract

본 발명은 소비전력을 감소시킬 수 있도록 한 레벨 쉬프터와 이를 가지는 평판 표시장치에 관한 것이다.

본 발명에 따른 레벨 쉬프터는 제 1 입력신호에 따라 제 1 전압을 제 1 출력단에 인가하는 제 1 트랜지스터와, 게이트-소스간 전압에 따라 제 2 전압을 제 1 출력단에 인가하는 제 2 트랜지스터와, 상기 제 1 입력신호에 따라 상기 제 2 트랜지스터의 게이트-소스간 전압을 같게 하는 제 3 트랜지스터와, 제 2 입력신호에 따라 상기 제 2 트랜지스터가 온(On) 되도록 상기 제 2 트랜지스터의 게이트-소스간 전압을 유지하는 제 1 커패시터를 포함하는 제 1 변환부와, 상기 제 1 및 제 2 입력신호에 따라 상기 제 1 출력단으로부터 출력되는 전압과 반전되는 전압을 제 2 출력단으로 출력하는 제 2 변환부를 구비한다.

이러한 구성에 의하여 본 발명은 커패시터를 이용하여 풀다운(로우 레벨)되는 제 2 전압을 출력할 수 있으며, 트랜지스터를 이용하여 풀업(하이 레벨)되는 제 1 전압의 출력시 정적전류를 차단함으로써 PMOS/NMOS 트랜지스터 회로의 소비전력을 감소시킬 수 있다. 이에 따라, 본 발명은 2개의 다른 입력신호를 이용하여 서로 다른 제 1 및 제 2 전압을 제 1 및 제 2 출력단 각각으로 출력할 수 있다.

Description

레벨 쉬프터와 이를 가지는 평판 표시장치{LEVEL SHIFTER AND FLAT PANEL DISPLAY HAVING THE SAME}

도 1은 본 발명의 실시 예에 따른 PMOS 트랜지스터를 포함하는 레벨 쉬프터를 나타내는 회로도이다.

도 2는 도 1에 도시된 레벨 쉬프터의 입력전압 및 출력전압을 나타내는 파형도이다.

도 3은 본 발명의 제 2 실시 예에 따른 NMOS 트랜지스터를 포함하는 레벨 쉬프터를 나타내는 회로도이다.

도 4는 도 3에 도시된 레벨 쉬프터의 입력전압 및 출력전압을 나타내는 파형도이다.

도 5는 도 1 및 제 3에 도시된 레벨 쉬프터 중 어느 하나를 가지는 평판 표시장치를 나타내는 블록도이다.

도 6은 도 1 및 제 3에 도시된 레벨 쉬프터 중 어느 하나를 가지는 다른 평판 표시장치를 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

2, 102 : 제 1 변환부 4, 104 : 제 2 변환부

100 : 표시부 111 : 화소

120 : 주사 구동부 122 : 쉬프트 레지스터부

124 : 레벨 쉬프터부 130 : 데이터 구동부

108 : 제어부 140 : 레벨 쉬프터

본 발명은 레벨 쉬프터와 이를 가지는 평판 표시장치에 관한 것으로, 특히 소비전력을 감소시킬 수 있도록 한 레벨 쉬프터와 이를 가지는 평판 표시장치에 관한 것이다.

반도체 집적회로의 설계에서 상이한 전압레벨을 요구하는 회로들 간의 인터페이스를 위해 전압 레벨 변환기를 필요로 하는 경우가 있다. 예를 들어, 반도체 등과 같은 집적회로는 정해진 전압 범위에서 동작하지만 외부 회로들과 인터페이스하거나, 다른 회로들에 신호를 제공하기 위해서는 정해진 전압 범위 이상의 신호전압이 필요할 수 있다. 이러한 경우에 사용되는 레벨 쉬프터는 신호 전압의 크기가 서로 다른 두 시스템을 연결할 때 두 시스템 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로이다. 이러한 레벨 쉬프터는 특히 작은 전압 범위에서 큰 전압 범위로 신호 전압 크기를 바꾸어 주는 경우에 사용된다.

종래의 레벨 쉬프터는 제 1 및 제 2 PMOS 트랜지스터로 이루어지는 구조이다. 이때, 제 1 트랜지스터는 제 1 전원과 출력단 사이에 연결되어 있으며, 제 2 트랜지스터는 다이오드 연결된(diode-connected) 형태로 출력단과 제 2 전원 사이에 연결되어 있다.

이러한 종래의 레벨 쉬프터에서 로우(Low) 레벨의 입력전압이 제 1 트랜지스터의 게이트전극에 입력되면 제 1 및 제 2 트랜지스터의 온(On) 저항비에 의해 하이(High) 레벨의 출력전압이 결정된다.

그리고 하이 레벨의 입력전압이 제 1 트랜지스터의 게이트전극에 입력되면 로우 레벨의 출력전압은 로우 레벨보다 제 2 트랜지스터의 문턱 전압의 크기만큼 높은 전압, 즉 LVSS+|Vth|으로 된다. 여기서, LVSS는 제 2 전원으로부터 공급되는 로우 레벨의 전압이다.

이와 같은, 종래의 레벨 쉬프터는 PMOS 제 2 트랜지스터의 정적전류(Static Current)에 의한 누설전류(Leakage Current)로 인하여 소비전력이 많은 문제점이 있다.

또한, 종래의 레벨 쉬프터는 로우 레벨의 출력 전압이 로우 레벨보다 제 2 트랜지스터의 문턱 전압의 크기만큼 높은 전압(LVSS+|Vth|)으로 되기 때문에 원하는 로우 레벨의 출력전압을 얻을 수 없는 문제점이 있다.

따라서, 본 발명의 목적은 2개의 다른 입력신호를 이용하여 원하는 2개의 다 른 전압을 출력할 수 있도록 한 레벨 쉬프터와 이를 가지는 평판 표시장치를 제공하는데 있다.

또한, 본 발명의 다른 목적은 소비전력을 감소시킬 수 있도록 한 레벨 쉬프터와 이를 가지는 평판 표시장치를 제공하는데 있다.

상기 목적을 달성하기 위한 기술적 수단으로써, 본 발명의 제 1 측면은 제 1 입력신호에 따라 제 1 전압을 제 1 출력단에 인가하는 제 1 트랜지스터와, 게이트-소스간 전압에 따라 제 2 전압을 제 1 출력단에 인가하는 제 2 트랜지스터와, 상기 제 1 입력신호에 따라 상기 제 2 트랜지스터의 게이트-소스간 전압을 같게 하는 제 3 트랜지스터와, 제 2 입력신호에 따라 상기 제 2 트랜지스터가 온(On) 되도록 상기 제 2 트랜지스터의 게이트-소스간 전압을 유지하는 제 1 커패시터를 포함하는 제 1 변환부와, 상기 제 1 및 제 2 입력신호에 따라 상기 제 1 출력단으로부터 출력되는 전압과 반전되는 전압을 제 2 출력단으로 출력하는 제 2 변환부를 구비하는 레벨 쉬프터를 제공한다.

바람직하게, 상기 레벨 쉬프터는 상기 제 1 변환부는 상기 제 2 입력신호에 따라 상기 제 2 트랜지스터를 온(On)시키는 제 4 트랜지스터를 더 구비한다. 상기 레벨 쉬프터에서 상기 제 2 변환부는 상기 제 2 입력신호에 따라 상기 제 1 전압을 제 2 출력단에 인가하는 제 5 트랜지스터와, 게이트-소스간 전압에 따라 상기 제 2 전압을 제 2 출력단에 인가하는 제 6 트랜지스터와, 상기 제 2 입력신호에 따라 상 기 제 6 트랜지스터의 게이트-소스간 전압을 같게 하는 제 7 트랜지스터와, 상기 제 1 입력신호에 따라 상기 제 6 트랜지스터가 온(On) 되도록 상기 제 6 트랜지스터의 게이트-소스간 전압을 유지하는 제 2 커패시터를 구비한다. 상기 레벨 쉬프터에서 상기 제 2 변환부는 상기 제 1 입력신호에 따라 상기 제 6 트랜지스터를 온(On)시키는 제 8 트랜지스터를 더 구비한다.

본 발명의 제 2 측면은 제 1 입력신호에 의해 제어되며 제 1 전원과 제 1 출력단에 접속되는 제 1 트랜지스터와, 상기 제 1 출력단과 상기 제 1 전원과 다른 제 2 전원에 접속되는 제 2 트랜지스터와, 상기 제 1 입력신호에 의해 제어되며 상기 제 1 출력단과 상기 제 2 트랜지스터의 게이트에 접속되는 제 3 트랜지스터와, 제 2 입력신호에 의해 제어되며 상기 제 2 트랜지스터의 게이트와 상기 제 2 전원에 접속되는 제 4 트랜지스터와, 상기 제 1 출력단과 상기 제 2 트랜지스터의 게이트에 접속된 제 1 커패시터와, 상기 제 2 입력신호에 의해 제어되며 제 1 전원과 제 2 출력단에 접속되는 제 5 트랜지스터와, 상기 제 2 출력단과 상기 제 2 전원에 접속되는 제 6 트랜지스터와, 상기 제 2 입력신호에 의해 제어되며 상기 제 2 출력단과 상기 제 6 트랜지스터의 게이트에 접속되는 제 7 트랜지스터와, 상기 제 1 입력신호에 의해 제어되며 상기 제 6 트랜지스터의 게이트와 상기 제 2 전원에 접속되는 제 8 트랜지스터와, 상기 제 2 출력단과 상기 제 6 트랜지스터의 게이트에 접속된 제 2 커패시터를 구비하는 레벨 쉬프터를 제공한다.

본 발명의 제 3 측면은 데이터선들과 주사선들의 교차영역에 인접하도록 배치되는 복수의 화소를 포함하는 표시부와, 상기 데이터선에 데이터신호를 공급하는 데이터 구동부와, 입력되는 스타트 펄스를 순차적으로 쉬프트시키는 쉬프트 레지스터부와, 쉬프트 레지스터부로부터의 출력신호를 레벨 쉬프트시켜 상기 주사선들로 출력하는 상기 레벨 쉬프터가 복수로 구성된 레벨 쉬프터부를 구비하는 평판 표시장치를 제공한다.

바람직하게, 상기 평판 표시장치는 상기 데이터 구동부를 제어함과 아울러 상기 쉬프트 레지스터부에 상기 스타트 펄스를 공급하는 제어부를 더 구비한다. 상기 평판 표시장치는 상기 제어부와 상기 쉬프트 레지스터부 사이에 접속되고 상기 제어부로부터의 상기 스타트 펄스를 레벨 쉬프트시켜 상기 쉬프트 레지스터부에 공급하는 상기 레벨 쉬프터를 더 구비한다. 상기 평판 표시장치에서 상기 평판 표시장치는 발광 표시장치이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시 예를 첨부된 도 1 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 제 1 실시 예에 따른 PMOS 트랜지스터를 포함하는 레벨 쉬프터를 나타내는 회로도이다.

도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 레벨 쉬프터는 제 1 변환부(2) 및 제 2 변환부(4)를 구비한다.

제 1 변환부(2)는 제 1 내지 제 4 트랜지스터(M1 내지 M4) 및 제 1 커패시터 (C1)를 포함한다. 여기서, 제 1 내지 제 4 트랜지스터(M1, M2, M3, M4)는 PMOS 트랜지스터이다.

제 1 트랜지스터(M1)는 제 1 입력신호(Vin)에 따라 제어되며 제 1 전압을 제공하는 제 1 전원(HVDD)과 제 1 노드(N1)인 제 1 출력단(Vout1) 사이에 접속된다. 여기서, 제 1 입력신호(Vin)는 제 1 레벨의 전압과 제 1 레벨보다 작은 제 2 레벨이 교번적으로 반복되는 펄스 형태를 가지게 된다. 제 1 트랜지스터(M1)의 소스전극은 제 1 전원(HVDD)에 접속되고, 드레인전극은 제 1 출력단(Vout1)에 접속된다. 제 1 트랜지스터(M1)의 게이트전극에는 제 1 입력전압(Vin)이 공급된다. 이러한, 제 1 트랜지스터(M1)는 제 1 입력전압(Vin)의 레벨에 따라 제 1 전원(HVDD)으로부터 제공되는 제 1 전압을 제 1 출력단(Vout1)으로 공급한다.

제 2 트랜지스터(M2)는 자신의 게이트-소스간 전압에 따라 제어되며 제 1 출력단(Vout1)과 제 2 전압을 제공하는 제 2 전원(LVSS) 사이에 접속된다. 즉, 제 2 트랜지스터(M2)의 게이트 단자는 제 1 출력단(Vout1)에 접속되고, 소스전극은 제 1 출력단(Vout1)에 접속됨과 아울러 드레인전극은 제 2 전원(LVSS)에 접속된다. 이러한, 제 2 트랜지스터(M2)는 제 2 노드(N2), 즉 게이트전극의 전압에 따라 제 2 전원(LVSS)으로부터 제공되는 제 2 전압을 제 1 출력단(Vout1)에 공급한다.

제 3 트랜지스터(M3)는 제 1 입력신호(Vin)에 따라 제어되며 제 1 출력단(Vout1)과 제 1 커패시터(C1)의 제 1 전극에 접속된 제 2 노드(N2) 사이에 접속된다. 즉, 제 3 트랜지스터(M3)의 소스전극은 제 1 출력단(Vout1)에 접속되고, 드레인전극은 제 2 노드(N2)에 접속된다. 제 3 트랜지스터(M3)의 게이트전극에는 제 1 입력전압(Vin)이 공급된다. 이러한, 제 3 트랜지스터(M3)는 제 1 입력전압(Vin)에 따라 제 1 트랜지스터(M1)를 경유하여 공급되는 제 1 전압을 제 2 노드(N2)에 공급한다. 이에 따라, 제 3 트랜지스터(M3)는 로우 레벨의 제 1 입력전압(Vin)에 의해 턴-온되어 제 2 트랜지스터(M2)의 게이트-소스간의 전압(Vgs)이 동일하도록, 즉 제로(Zero)가 되도록 하여 정적전류를 차단하게 된다.

제 4 트랜지스터(M4)는 제 2 입력신호(Vinb)에 따라 제어되며 제 2 노드(N2)와 제 2 전원(LVSS) 사이에 접속된다. 여기서, 제 2 입력신호(Vinb)는 제 1 입력신호(Vin)의 반전된 형태가 된다. 제 4 트랜지스터(M4)의 소스전극은 제 2 노드(N2)에 접속되고, 드레인전극은 제 2 전원(LVSS)에 접속된다. 제 4 트랜지스터(M4)의 게이트전극에는 제 2 입력전압(Vinb)이 공급된다. 이러한, 제 4 트랜지스터(M4)는 제 2 입력전압(Vinb)에 따라 제 2 전압을 제 2 노드(N2)에 공급한다.

제 1 커패시터(C1)는 제 1 출력단(Vout1)에 접속되는 제 1 전극과 제 3 트랜지스터(M3)와 제 4 트랜지스터(M4) 사이인 제 2 노드(N2)에 접속되는 제 2 전극을 가진다. 이러한, 제 1 커패시터(C1)는 제 4 트랜지스터(M4)의 스위칭에 따라 제 2 트랜지스터(M2)의 게이트-소스간의 전압(Vgs)을 저장한 후, 제 2 트랜지스터(M2)의 게이트-소스간의 전압(Vgs)에 따라 제 2 트랜지스터(M2)를 스위칭시키는 역할을 한다. 즉, 제 1 커패시터(C1)는 제 4 트랜지스터(M4)의 스위칭에 따라 제 2 트랜지스터(M2)의 온(On) 상태를 지속적으로 유지시키게 된다.

제 2 변환부(4)는 제 5 내지 제 8 트랜지스터(M5 내지 M8) 및 제 2 커패시터 (C2)를 포함한다. 여기서, 제 5 내지 제 8 트랜지스터(M5, M6, M7, M8)는 PMOS 트랜지스터이다.

제 5 트랜지스터(M5)는 제 2 입력신호(Vinb)에 따라 제어되며 제 1 전원(HVDD)과 제 2 출력단(Vout2) 사이에 접속된다. 즉, 제 5 트랜지스터(M5)의 소스전극은 제 1 전원(HVDD)에 접속되고, 드레인전극은 제 2 출력단(Vout2)에 접속된다. 제 5 트랜지스터(M5)의 게이트전극에는 제 2 입력전압(Vinb)이 공급된다. 이러한, 제 5 트랜지스터(M5)는 제 2 입력전압(Vinb)의 레벨에 따라 제 1 전원(HVDD)으로부터 제공되는 제 1 전압을 제 2 출력단(Vout2)으로 공급한다.

제 6 트랜지스터(M6)는 자신의 게이트-소스간 전압에 따라 제어되며 제 2 출력단(Vout2)과 제 2 전원(LVSS) 사이에 접속된다. 즉, 제 6 트랜지스터(M6)의 게이트 단자는 제 2 출력단(Vout2)에 접속되고, 소스전극은 제 2 출력단(Vout2)에 접속됨과 아울러 드레인전극은 제 2 전원(LVSS)에 접속된다. 이러한, 제 6 트랜지스터(M6)는 제 4 노드(N4), 즉 게이트전극의 전압에 따라 제 2 전원(LVSS)으로부터 제공되는 제 2 전압을 제 2 출력단(Vout2)에 공급한다.

제 7 트랜지스터(M7)는 제 2 입력신호(Vinb)에 따라 제어되며 제 2 출력단(Vout2)과 제 2 커패시터(C2)의 제 1 전극에 접속된 제 4 노드(N4) 사이에 접속된다. 즉, 제 7 트랜지스터(M7)의 소스전극은 제 2 출력단(Vout2)에 접속되고, 드레인전극은 제 4 노드(N4)에 접속된다. 제 7 트랜지스터(M7)의 게이트전극에는 제 2 입력전압(Vinb)이 공급된다. 이러한, 제 7 트랜지스터(M7)는 제 2 입력전압(Vinb)에 따라 제 5 트랜지스터(M5)를 경유하여 공급되는 제 1 전압을 제 4 노드(N4)에 공급한다. 이에 따라, 제 7 트랜지스터(M7)는 로우 레벨의 제 2 입력전압(Vinb)에 의해 턴-온되어 제 6 트랜지스터(M6)의 게이트-소스간의 전압(Vgs)이 동일하도록, 즉 제로(Zero)가 되도록 하여 정적전류를 차단하게 된다.

제 8 트랜지스터(M8)는 제 1 입력신호(Vin)에 따라 제어되며 제 4 노드(N4)와 제 2 전원(LVSS) 사이에 접속된다. 즉, 제 8 트랜지스터(M8)의 소스전극은 제 4 노드(N4)에 접속되고, 드레인전극은 제 2 전원(LVSS)에 접속된다. 제 8 트랜지스터(M8)의 게이트전극에는 제 1 입력전압(Vin)이 공급된다. 이러한, 제 8 트랜지스터(M8)는 제 1 입력전압(Vin)에 따라 제 2 전압을 제 4 노드(N4)에 공급한다.

제 2 커패시터(C2)는 제 2 출력단(Vout2)에 접속되는 제 1 전극과 제 7 트랜지스터(M7)와 제 8 트랜지스터(M8) 사이인 제 4 노드(N4)에 접속되는 제 2 전극을 가진다. 이러한, 제 2 커패시터(C2)는 제 8 트랜지스터(M8)의 스위칭에 따라 제 6 트랜지스터(M6)의 게이트-소스간의 전압(Vgs)을 저장한 후, 제 6 트랜지스터(M6)의 게이트-소스간의 전압(Vgs)에 따라 제 6 트랜지스터(M6)를 스위칭시키는 역할을 한다. 즉, 제 2 커패시터(C2)는 제 8 트랜지스터(M8)의 스위칭에 따라 제 6 트랜지스터(M6)의 온(On) 상태를 지속적으로 유지시키게 된다.

도 2는 도 1에 도시된 레벨 쉬프터의 입력전압 및 출력전압을 나타내는 파형도이다.

도 2를 도 1과 결부하여 본 발명의 제 1 실시 예에 따른 레벨 쉬프터의 동작을 설명하면 다음과 같다.

먼저, T1 구간에서 제 1 변환부(2)는 제 1 및 제 2 입력전압(Vin, Vinb)에 따라 제 1 전압을 출력함과 동시에 제 2 변환부(4)는 제 2 전압을 출력한다. 구체적으로, T1 구간에서는 로우 레벨(VL)의 제 1 입력전압(Vin)에 의해 제 1 및 제 3 트랜지스터(M1, M3)가 턴-온되고, 하이 레벨(VH)의 제 2 입력전압(Vinb)에 의해 제 4 트랜지스터(M4)가 턴-오프된다. 이에 따라, 제 1 전원(HVDD)으로부터의 제 1 전압은 제 1 트랜지스터(M1)를 경유하여 제 1 출력단(Vout1)에 공급됨과 동시에 제 3 트랜지스터(M3)를 경유하여 제 2 노드(N2)에 공급된다. 따라서 T1 구간에서 제 1 출력단(Vout1)에는 제 1 전압이 출력된다.

또한, T1 구간에서 제 2 트랜지스터(M2)는 제 1 출력단(Vout1)과 제 2 전원(LVSS) 사이의 정적전류(Static Current) 패스를 차단하게 된다. 다시 말하여, 제 2 트랜지스터(M2)의 게이트전극에는 제 1 전원(HVDD)으로부터 제 1 및 제 3 트랜지스터(M1, M3)와 제 2 노드(N2)를 경유하여 제 1 전압이 공급되고, 소스전극에는 제 1 전원(HVDD)으로부터 제 1 트랜지스터(M1) 및 제 1 출력단(Vout1)을 경유하여 제 1 전압이 공급된다. 이로 인하여, T1 구간에서는 제 2 트랜지스터(M2)의 게이트-소스간의 전압(Vgs)이 제로(0)가 되기 때문에 제 2 트랜지스터(M2)의 패스가 차단되어 정적전류에 의한 전류손실이 감소하게 된다.

따라서 본 발명의 제 1 실시 예에 따른 레벨 쉬프터의 제 1 변환부(2)는 제 3 트랜지스터(M3)를 이용하여 제 1 전압을 제 1 출력단(Vout1)으로 출력하는 동안 제 2 트랜지스터(M2)의 게이트-소스간의 전압(Vgs)을 제로(0)로 하여 정적전류 패스를 차단함으로써 소비전력을 감소시킬 수 있다.

반면에, T1 구간에서 제 2 변환부(4)는 하이 레벨(VH)의 제 2 입력전압(Vinb)에 의해 제 5 및 제 7 트랜지스터(M5, M7)는 턴-오프되고, 로우 레벨(VL)의 제 1 입력전압(Vin)에 의해 제 8 트랜지스터(M4)가 턴-온된다.

제 8 트랜지스터(M8)가 턴-온됨에 따라 제 2 출력단(Vout2)의 전압이 강하하여, 제 2 커패시터(C2)의 제 2 전극과 제 1 전극 사이, 즉 제 6 트랜지스터(M6)의 소스와 게이트 사이에는 제 6 트랜지스터(M6)의 문턱전압의 절대값(|Vth|) 이상의 전압이 인가된다. 이와 같이 동작하여, 제 6 트랜지스터(M6)는 턴-온된다.

그 후, 제 2 출력단(Vout2)의 전압이 계속 강하하여 제 8 트랜지스터(M8)의 소스와 게이트 사이의 전압이 제 8 트랜지스터(M8)의 문턱전압의 절대값 이하가 되면, 제 8 트랜지스터(M8)는 턴-오프된다. 제 8 트랜지스터(M8)는 턴-오프되면, 제 2 커패시터(C2)의 제 1 전극은 플로팅(floating) 상태가 되어 제 2 커패시터(C2)의 전압은 일정하게 유지된다. 따라서, 제 2 커패시터(C2)의 제 2 전극과 제 1 전극 사이의 전압은 제 6 트랜지스터(M6)의 문턱전압의 절대값(|Vth|) 이상의 전압을 유지하게 되므로, 제 2 출력단(Vout2)의 전압이 풀-다운(Full-Down)되는 제 2 전압에 도달하도록 제 6 트랜지스터(M6)의 온(On) 상태를 유지하게 된다.

이와 같은, T1 구간에서는 제 3 트랜지스터(M3)를 이용하여 제 1 전압을 출력하는 동안에 제 2 트랜지스터(M2)의 정적전류 패스를 차단하여 전류손실을 감소시킴과 아울러 제 2 커패시터(C2)를 이용하여 제 6 트랜지스터(M6)의 온(On) 상태를 유지시켜 풀-다운되는 제 2 전압을 출력하게 된다. 결과적으로, 본 발명의 제 1 실시 예에 따른 레벨 쉬프터는 풀업(Full Up)되는 제 1 전압을 제 1 출력단(Vout1)으로 출력함과 동시에 풀다운(Full Down)되는 제 2 전압을 제 2 출력단(Vout2)으로 출력함으로써 PMOS 트랜지스터의 정적전류에 의한 전류손실을 줄여 소비전력이 감소된다.

그리고, T2 구간에서 레벨 쉬프터의 제 1 변환부(2)는 제 1 및 제 2 입력전압(Vin, Vinb)에 따라 제 2 전압을 출력함과 동시에 제 2 변환부(4)는 제 1 전압을 출력한다. 구체적으로, 제 1 변환부(2)는 하이 레벨(VH)의 제 1 입력전압(Vin)에 의해 제 1 및 제 3 트랜지스터(M1, M3)는 턴-오프되고, 로우 레벨(VL)의 제 2 입력전압(Vinb)에 의해 제 4 트랜지스터(M4)가 턴-온된다.

제 4 트랜지스터(M4)가 턴-온됨에 따라 제 1 출력단(Vout1)의 전압이 강하하여, 제 1 커패시터(C1)의 제 2 전극과 제 1 전극 사이, 즉 제 2 트랜지스터(M2)의 소스와 게이트 사이에는 제 2 트랜지스터(M2)의 문턱전압의 절대값(|Vth|) 이상의 전압이 인가된다. 이와 같이 동작하여, 제 2 트랜지스터(M2)는 턴-온된다.

그 후, 제 1 출력단(Vout1)의 전압이 계속 강하하여 제 4 트랜지스터(M4)의 소스와 게이트 사이의 전압이 제 4 트랜지스터(M4)의 문턱전압의 절대값 이하가 되면, 제 4 트랜지스터(M4)는 턴-오프된다. 제 4 트랜지스터(M4)는 턴-오프되면, 제 1 커패시터(C1)의 제 1 전극은 플로팅(floating) 상태가 되어 제 1 커패시터(C1)의 전압은 일정하게 유지된다. 따라서, 제 1 커패시터(C1)의 제 2 전극과 제 1 전극 사이의 전압은 제 2 트랜지스터(M2)의 문턱전압의 절대값(|Vth|) 이상의 전압을 유 지하게 되므로, 제 1 출력단(Vout1)의 전압이 풀-다운(Full-Down)되는 제 2 전압에 도달하도록 제 2 트랜지스터(M2)의 온(On) 상태를 유지하게 된다.

반면에, T2 구간에서 제 2 변환부(4)는 로우 레벨(VL)의 제 2 입력전압(Vinb)에 의해 제 5 및 제 7 트랜지스터(M5, M7)가 턴-온되고, 하이 레벨(VH)의 제 1 입력전압(Vin)에 의해 제 8 트랜지스터(M8)가 턴-오프된다. 이에 따라, 제 1 전원(HVDD)으로부터의 제 1 전압은 제 5 트랜지스터(M5)를 경유하여 제 2 출력단(Vout2)에 공급됨과 동시에 제 7 트랜지스터(M7)를 경유하여 제 4 노드(N4)에 공급된다. 따라서 T1 구간에서 제 2 출력단(Vout2)에는 제 1 전압이 출력된다.

또한, T2 구간에서 제 6 트랜지스터(M6)는 제 2 출력단(Vout2)과 제 2 전원(LVSS) 사이의 정적전류(Static Current) 패스를 차단하게 된다. 다시 말하여, 제 6 트랜지스터(M6)의 게이트전극에는 제 1 전원(HVDD)으로부터 제 5 및 제 7 트랜지스터(M5, M7)와 제 4 노드(N4)를 경유하여 제 1 전압이 공급되고, 소스전극에는 제 1 전원(HVDD)으로부터 제 5 트랜지스터(M5) 및 제 2 출력단(Vout2)을 경유하여 제 1 전압이 공급된다. 이로 인하여, T1 구간에서는 제 6 트랜지스터(M6)의 게이트-소스간의 전압(Vgs)이 제로(0)가 되기 때문에 제 6 트랜지스터(M6)의 패스가 차단되어 정적전류에 의한 전류손실이 감소하게 된다.

따라서 본 발명의 제 1 실시 예에 따른 레벨 쉬프터의 제 2 변환부(4)는 제 7 트랜지스터(M7)를 이용하여 제 1 전압을 제 2 출력단(Vout2)으로 출력하는 동안 제 6 트랜지스터(M6)의 게이트-소스간의 전압(Vgs)을 제로(0)로 하여 정적전류 패 스를 차단함으로써 소비전력을 감소시킬 수 있다.

이와 같은, T2 구간에서는 제 7 트랜지스터(M7)를 이용하여 제 1 전압을 출력하는 동안에 제 6 트랜지스터(M6)의 정적전류 패스를 차단하여 전류손실을 감소시킴과 아울러 제 1 커패시터(C1)를 이용하여 제 2 트랜지스터(M2)의 온(On) 상태를 유지시켜 풀-다운되는 제 2 전압을 출력하게 된다. 결과적으로, 본 발명의 제 1 실시 예에 따른 레벨 쉬프터는 T2 구간에서 풀다운(Full Down)되는 제 2 전압을 제 1 출력단(Vout1)으로 출력함과 동시에 풀업(Full Up)되는 제 1 전압을 제 2 출력단(Vout2)으로 출력함으로써 PMOS 트랜지스터의 정적전류에 의한 전류손실을 줄여 소비전력이 감소된다.

상술한 바와 같이 본 발명의 제 1 실시 예에 따른 레벨 쉬프트는 2개의 다른 입력신호(Vin, Vinb)를 이용하여 제 1 및 제 2 전압(HVDD, LVSS)을 제 1 및 제 2 출력단(Vout1, Vout2) 각각으로 출력할 수 있다. 또한, 본 발명의 제 1 실시 예에 따른 레벨 쉬프트는 커패시터(C1, C2)를 이용하여 풀다운(로우 레벨)되는 제 2 전압(LVSS)을 출력할 수 있으며, 풀업(하이 레벨)되는 제 1 전압(HVDD)의 출력시 정적전류를 차단함으로써 PMOS 트랜지스터 회로의 소비전력을 감소시킬 수 있다.

도 3은 본 발명의 제 2 실시 예에 따른 NMOS 트랜지스터를 포함하는 레벨 쉬프터를 나타내는 회로도이고, 도 4는 도 3에 도시된 레벨 쉬프터의 입력전압 및 출력전압을 나타내는 파형도이다.

도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 레벨 쉬프터는 제 1 및 제 2 변환부(102, 104)가 NMOS 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8)로 구성된 것을 제외하고는 상술한 본 발명의 실시 예에 따른 레벨 쉬프터와 동일하게 된다.

이에 따라, 본 발명의 제 2 실시 예에 따른 레벨 쉬프터에서 NMOS 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8)로 구성된 제 1 및 제 2 변환부(102) 각각은 도 4에 도시된 바와 같이 2개의 다른 입력신호(Vin, Vinb)를 이용하여 제 1 및 제 2 전압(HVDD, LVSS)을 제 1 및 제 2 출력단(Vout1, Vout2) 각각으로 출력할 수 있다. 또한, 본 발명의 실시 예에 따른 레벨 쉬프트는 커패시터(C1, C2)를 이용하여 풀업(하이 레벨)되는 제 1 전압(HVDD)을 출력할 수 있으며, 풀다운(로우 레벨)되는 제 2 전압(LVSS)의 출력시 정적전류를 차단함으로써 NMOS 트랜지스터 회로의 소비전력을 감소시킬 수 있다.

도 5는 본 발명의 제 1 및 제 2 실시 중 어느 하나의 레벨 쉬프터를 가지는 평판 표시장치를 나타내는 도면이다.

상술한 본 발명의 제 1 및 제 2 실시 예에 따른 레벨 쉬프터는 PMOS 트랜지스터를 이용하여 풀-다운되는 로우 레벨의 전압을 출력하는 구동회로와 레벨변환회로(승압회로) 및 평판 표시장치의 주사 구동회로에 포함되는 쉬프트 레지스터와 레벨 쉬프터에 구성될 수 있다.

일례로, 도 5를 참조하면 본 발명의 제 1 및 제 2 실시 중 어느 하나의 레벨 쉬프터를 가지는 평판 표시장치는 주사선(S)과 데이터선(D)의 교차영역에 형성된 화소들(111)을 포함하는 표시부(100)와, 주사선들(S)을 구동하기 위한 주사 구동부(120)와, 데이터선들(D)을 구동하기 위한 데이터 구동부(130)와, 주사 구동부(120)와 데이터 구동부(130)를 제어함과 아울러 데이터 구동부(130)에 데이터 신호를 공급하기 위한 제어부(108)를 구비한다.

화소들(111) 각각은 주사선(S)에 선택신호가 인가될 때 선택되고, 데이터선(D)에 공급되는 데이터 신호에 대응되는 화상을 표시하게 된다. 이러한, 화소들(111)은 액정 표시장치(Liquid Crystal Display)의 액정셀, 전계방출 표시장치(Field Emission Display)와 플라즈마 표시패널(Plasma Display Panel)의 방전셀, 발광 표시장치(Light Emitting Display)의 발광셀이 될 수 있다. 특히, 화소들(111) 각각은 PMOS 트랜지스터를 이용하여 화소를 구동하는 발광 표시장치를 포함하는 대형 평판 표시장치의 화소이다.

제어부(108)는 주사 구동부(120)의 구동 타이밍을 제어하기 위한 주사 제어신호들을 주사 구동부(120)에 공급하고, 데이터 구동부(120)의 구동 타이밍을 제어하기 위한 데이터 제어신호들을 데이터 구동부(130)에 공급함과 아울러 외부로부터의 데이터 신호를 데이터 구동부(130)에 공급한다.

데이터 구동부(130)는 제어부(108)로부터 공급되는 데이터 제어신호들에 응답하여 제어부(108)로부터의 데이터 신호를 데이터선들(D)을 통해 화소(111)에 공급한다. 이때, 데이터 구동부(130)는 1 수평기간 마다 1 수평라인 분씩의 데이터 신호를 데이터선들(DL)에 공급한다.

주사 구동부(120)는 제어부(108)로부터의 주사 제어신호들, 즉 스타트 펄스 와 클럭신호에 응답하여 주사선들(S)을 인에이블시키기 위한 선택신호를 발생하여 주사선들(S)에 순차적으로 공급한다.

이를 위해, 주사 구동부(120)는 제어부(108)로부터의 스타트 펄스를 순차적으로 쉬프트시키기 위한 쉬프트 레지스터부(122)와, 쉬프트 레지스터부(122)로부터 입력되는 입력신호를 레벨 쉬프팅시켜 주사선들(S)에 공급하는 레벨 쉬프터부(124)를 구비한다.

쉬프트 레지스터부(122)는 다수의 쉬프트 레지스터를 이용하여 스타트 펄스를 순차적으로 쉬프트시켜 레벨 쉬프터부(124)에 공급한다.

레벨 쉬프터부(124)는 상술한 본 발명의 실시 예에 따른 레벨 쉬프터가 다수로 구성된다. 이러한, 레벨 쉬프터 각각은 쉬프트 레지스터로부터 입력되는 입력신호의 전압 범위를 변환하여 주사선들(S)에 공급한다.

도 6은 본 발명의 제 1 및 제 2 실시 중 어느 하나에 따른 레벨 쉬프터를 가지는 다른 평판 표시장치를 나타내는 도면이다.

도 6을 참조하면, 본 발명의 실시 예에 따른 레벨 쉬프터를 가지는 다른 평판 표시장치는 제어부(108)와 주사 구동부(120) 사이에 본 발명의 실시 예에 따른 레벨 쉬프터(140)를 구성하여 제어부(108)로부터 출력되는 스타트 펄스의 전압 범위를 쉬프트 레지스터부(122)에서 사용되는 전압 범위로 변환할 수 있다.

상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.

상술한 바와 같이, 본 발명의 실시 예에 따른 레벨 쉬프터와 이를 가지는 평판 표시장치는 2개의 다른 입력신호를 이용하여 서로 다른 제 1 및 제 2 전압을 제 1 및 제 2 출력단 각각으로 출력할 수 있다. 또한, 본 발명은 커패시터를 이용하여 풀다운(로우 레벨)되는 제 2 전압을 출력할 수 있으며, 트랜지스터를 이용하여 풀업(하이 레벨)되는 제 1 전압의 출력시 정적전류를 차단함으로써 PMOS/NMOS 트랜지스터 회로의 소비전력을 감소시킬 수 있다.

Claims (15)

1. 제 1 입력신호에 따라 제 1 전압을 제 1 출력단에 인가하는 제 1 트랜지스터와, 게이트-소스간 전압에 따라 제 2 전압을 제 1 출력단에 인가하는 제 2 트랜지스터와, 상기 제 1 입력신호에 따라 상기 제 2 트랜지스터의 게이트-소스간 전압을 같게 하는 제 3 트랜지스터와, 제 2 입력신호에 따라 상기 제 2 트랜지스터가 온(On) 되도록 상기 제 2 트랜지스터의 게이트-소스간 전압을 유지하는 제 1 커패시터를 포함하는 제 1 변환부와;

   상기 제 1 및 제 2 입력신호에 따라 상기 제 1 출력단으로부터 출력되는 전압과 반전되는 전압을 제 2 출력단으로 출력하는 제 2 변환부를 구비하는 레벨 쉬프터.
2. 제 1 항에 있어서,

   상기 제 1 변환부는 상기 제 2 입력신호에 따라 상기 제 2 트랜지스터를 온(On)시키는 제 4 트랜지스터를 더 구비하는 레벨 쉬프터.
3. 제 2 항에 있어서,

   상기 제 2 변환부는,

   상기 제 2 입력신호에 따라 상기 제 1 전압을 제 2 출력단에 인가하는 제 5 트랜지스터와,

   게이트-소스간 전압에 따라 상기 제 2 전압을 제 2 출력단에 인가하는 제 6 트랜지스터와,

   상기 제 2 입력신호에 따라 상기 제 6 트랜지스터의 게이트-소스간 전압을 같게 하는 제 7 트랜지스터와,

   상기 제 1 입력신호에 따라 상기 제 6 트랜지스터가 온(On) 되도록 상기 제 6 트랜지스터의 게이트-소스간 전압을 유지하는 제 2 커패시터를 구비하는 레벨 쉬프터.
4. 제 3 항에 있어서,

   상기 제 2 변환부는 상기 제 1 입력신호에 따라 상기 제 6 트랜지스터를 온(On)시키는 제 8 트랜지스터를 더 구비하는 레벨 쉬프터.
5. 제 4 항에 있어서,

   상기 제 1 내지 제 8 트랜지스터는 피모스(PMOS) 트랜지스터 및 앤모스(NMOS) 트랜지스터 중 어느 하나인 레벨 쉬프터.
6. 제 1 항에 있어서,

   상기 제 1 입력신호와 상기 제 2 입력신호는 서로 반전되는 레벨 쉬프터.
7. 제 2 항에 있어서,

   상기 제 1 커패시터는 상기 제 4 트랜지스터의 온(On)에 따라 상기 제 2 트랜지스터의 게이트-소스간 전압을 저장하고, 저장된 전압을 이용하여 상기 제 1 출력단의 전압이 상기 제 2 전압의 레벨에 도달하도록 상기 제 2 트랜지스터의 온(On) 상태를 유지시키는 레벨 쉬프터.
8. 제 4 항에 있어서,

   상기 제 2 커패시터는 상기 제 8 트랜지스터의 온(On)에 따라 상기 제 6 트랜지스터의 게이트-소스간 전압을 저장하고, 저장된 전압을 이용하여 상기 제 2 출력단의 전압이 상기 제 2 전압의 레벨에 도달하도록 상기 제 6 트랜지스터의 온(On) 상태를 유지시키는 레벨 쉬프터.
9. 제 1 입력신호에 의해 제어되며 제 1 전원과 제 1 출력단에 접속되는 제 1 트랜지스터와,

   상기 제 1 출력단과 상기 제 1 전원과 다른 제 2 전원에 접속되는 제 2 트랜지스터와,

   상기 제 1 입력신호에 의해 제어되며 상기 제 1 출력단과 상기 제 2 트랜지스터의 게이트에 접속되는 제 3 트랜지스터와,

   제 2 입력신호에 의해 제어되며 상기 제 2 트랜지스터의 게이트와 상기 제 2 전원에 접속되는 제 4 트랜지스터와,

   상기 제 1 출력단과 상기 제 2 트랜지스터의 게이트에 접속된 제 1 커패시터 와,

   상기 제 2 입력신호에 의해 제어되며 제 1 전원과 제 2 출력단에 접속되는 제 5 트랜지스터와,

   상기 제 2 출력단과 상기 제 2 전원에 접속되는 제 6 트랜지스터와,

   상기 제 2 입력신호에 의해 제어되며 상기 제 2 출력단과 상기 제 6 트랜지스터의 게이트에 접속되는 제 7 트랜지스터와,

   상기 제 1 입력신호에 의해 제어되며 상기 제 6 트랜지스터의 게이트와 상기 제 2 전원에 접속되는 제 8 트랜지스터와,

   상기 제 2 출력단과 상기 제 6 트랜지스터의 게이트에 접속된 제 2 커패시터를 구비하는 레벨 쉬프터.
10. 제 9 항에 있어서,

    상기 제 1 내지 제 8 트랜지스터는 피모스(PMOS) 트랜지스터 및 앤모스(NMOS) 트랜지스터 중 어느 하나인 레벨 쉬프터.
11. 제 9 항에 있어서,

    상기 제 1 입력신호와 상기 제 2 입력신호는 서로 반전되는 레벨 쉬프터.
12. 데이터선들과 주사선들의 교차영역에 인접하도록 배치된 복수의 화소를 포함하는 표시부와,

    상기 데이터선에 데이터신호를 공급하는 데이터 구동부와,

    입력되는 스타트 펄스를 순차적으로 쉬프트시키는 쉬프트 레지스터부와,

    쉬프트 레지스터부로부터의 출력신호를 레벨 쉬프트시켜 상기 주사선들로 출력하는 제 1 항 내지 제 11 항 중 어느 한 항에 의한 레벨 쉬프터가 복수로 구성된 레벨 쉬프터부를 구비하는 평판 표시장치.
13. 제 12 항에 있어서,

    상기 데이터 구동부를 제어함과 아울러 상기 쉬프트 레지스터부에 상기 스타트 펄스를 공급하는 제어부를 더 구비하는 평판 표시장치.
14. 제 13 항에 있어서,

    상기 제어부와 상기 쉬프트 레지스터부 사이에 접속되고 상기 제어부로부터의 상기 스타트 펄스를 레벨 쉬프트시켜 상기 쉬프트 레지스터부에 공급하는 제 1 항 내지 제 11 항 중 어느 한 항에 의한 레벨 쉬프터를 더 구비하는 평판 표시장치.
15. 제 12 항에 있어서,

    상기 평판 표시장치는 발광 표시장치인 평판 표시장치.

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