KR101022173B1 - 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치 - Google Patents

쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치 Download PDF

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Abstract

본 발명에 의한 쉬프트 레지스터는, 스타트펄스의 입력라인에 종속적으로 접속되는 다수의 스테이지를 구비하며, 제1, 제2 및 제3 입력라인으로 입력되는 제1, 제2 및 제3 클럭신호에 의해 구동되는 것으로, 상기 스테이지는, 제1 전원(VGH)과 출력노드(Nout) 사이에 접속되며 게이트 전극이 제1 노드(N1)에 접속된 제1 트랜지스터와, 상기 출력노드(Nout)와 상기 제3 입력라인 사이에 접속되며 게이트 전극이 제2 노드(N2)에 접속된 제2 트랜지스터와, 상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속되며 게이트 전극이 상기 스타트펄스 또는 이전단 스테이지의 출력신호가 입력되는 입력단자에 접속된 제3 트랜지스터와, 상기 제1 노드(N1)와 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 제1 입력라인에 접속된 제4 트랜지스터와, 상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며 게이트 전극이 상기 제2 전원(VGL)에 접속된 제5 트랜지스터와, 상기 제3 노드(N3)와 상기 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 입력단자에 접속된 제6 트랜지스터와, 상기 제1 및 제2 전원(VGH, VGL) 사이에 접속되며 상기 입력단자, 상기 제1 입력라인 및 상기 제3 노드(N3)에 접속되어 상기 스타트펄스 또는 이전단 스테이지의 출력신호와 상기 제1 클럭신호에 대응하여 상기 제3 노드(N3)의 전압을 제어하는 전압제어부를 포함하며, 상기 전압제어부는, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속되며 게이트 전극이 제4 노드(N4)에 접속된 제7 트랜지스터와, 상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속되며 게이트 전극이 상기 입력단자에 접속된 제8 트랜지스터와, 상기 제4 노드(N4)와 상기 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 제1 입력라인에 접속된 제9 트랜지스터와, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속된 제1 커패시터를 포함한다.

Description

쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치{Shift Register and Organic Light Emitting Display Device Using the Same}
본 발명은 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치에 관한 것으로, 특히 유기전계발광 표시장치의 화소열을 구동하는 구동회로에 구비되는 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치에 관한 것이다.
유기전계발광 표시장치는 데이터선들과 주사선들의 교차부에 매트릭스 형태로 배열되는 화소 어레이(array)를 구비한다.
이와 같은 화소 어레이는 주사선들로 주사신호를 공급하는 주사 구동부와, 데이터선들로 데이터신호를 공급하는 데이터 구동부에 의해 구동된다.
여기서, 주사 구동부는 화소 어레이의 라인별로 데이터 신호를 공급받을 화소들을 선택하기 위하여 주사선들로 순차적으로 주사신호를 출력하는 쉬프트 레지스터를 구비한다.
쉬프트 레지스터는 다수의 트랜지스터를 포함하도록 구성되는 각 단의 스테 이지로 구성된다.
단, 쉬프트 레지스터 내에서 트랜지스터의 오프전류 등에 기인한 누설전류가 발생하는 경우, 쉬프트 레지스터의 출력이 불안정해질 수 있다.
따라서, 쉬프트 레지스터 내에서 누설전류가 발생하는 것을 최소화할 수 있는 방안을 모색할 필요성이 있다.
따라서, 본 발명의 목적은 누설전류를 최소화할 수 있도록 한 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명의 일 측면은, 스타트펄스의 입력라인에 종속적으로 접속되는 다수의 스테이지를 구비하며, 제1, 제2 및 제3 입력라인으로 입력되는 제1, 제2 및 제3 클럭신호에 의해 구동되는 쉬프트 레지스터에 있어서, 상기 스테이지는, 제1 전원(VGH)과 출력노드(Nout) 사이에 접속되며 게이트 전극이 제1 노드(N1)에 접속된 제1 트랜지스터와, 상기 출력노드(Nout)와 상기 제3 입력라인 사이에 접속되며 게이트 전극이 제2 노드(N2)에 접속된 제2 트랜지스터와, 상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속되며 게이트 전극이 상기 스타트펄스 또는 이전단 스테이지의 출력신호가 입력되는 입력단자에 접속된 제3 트랜지스터와, 상기 제1 노드(N1)와 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 제1 입력라인에 접속된 제4 트랜지스터와, 상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며 게이트 전극이 상기 제2 전원(VGL)에 접속된 제5 트랜지스터와, 상기 제3 노드(N3)와 상기 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 입력단자에 접속된 제6 트랜지스터와, 상기 제1 및 제2 전원(VGH, VGL) 사이에 접속되며 상기 입력단자, 상기 제1 입력라인 및 상기 제3 노드(N3)에 접속되어 상기 스타트펄스 또는 이전단 스테이지의 출력신호와 상기 제1 클럭신호에 대응하여 상기 제3 노드(N3)의 전압을 제어하는 전압제어부를 포함하며, 상기 전압제어부는, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속되며 게이트 전극이 제4 노드(N4)에 접속된 제7 트랜지스터와, 상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속되며 게이트 전극이 상기 입력단자에 접속된 제8 트랜지스터와, 상기 제4 노드(N4)와 상기 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 제1 입력라인에 접속된 제9 트랜지스터와, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속된 제1 커패시터를 포함할 수 있다.
삭제
본 발명의 다른 측면은, 주사선들 및 데이터선들의 교차부에 위치된 다수의 화소를 포함하는 화소부와, 상기 주사선들로 순차적으로 주사신호를 인가하는 쉬프트 레지스터를 포함하는 주사 구동부와, 상기 데이터선들로 데이터 신호를 인가하는 데이터 구동부를 포함하여 구성되고, 상기 쉬프트 레지스터는, 스타트펄스의 입력라인에 종속적으로 접속되는 다수의 스테이지를 구비하며 제1, 제2 및 제3 입력라인으로 입력되는 제1, 제2 및 제3 클럭신호에 의해 구동되고, 상기 스테이지는, 제1 전원(VGH)과 출력노드(Nout) 사이에 접속되며 게이트 전극이 제1 노드(N1)에 접속된 제1 트랜지스터와, 상기 출력노드(Nout)와 상기 제3 입력라인 사이에 접속되며 게이트 전극이 제2 노드(N2)에 접속된 제2 트랜지스터와, 상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속되며 게이트 전극이 상기 스타트펄스 또는 이전단 스테이지의 출력신호가 입력되는 입력단자에 접속된 제3 트랜지스터와, 상기 제1 노드(N1)와 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 제1 입력라인에 접속된 제4 트랜지스터와, 상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며 게이트 전극이 상기 제2 전원(VGL)에 접속된 제5 트랜지스터와, 상기 제3 노드(N3)와 상기 제2 전원(VGL) 사이에 접속되며 게이트 전극이 상기 입력단자에 접속된 제6 트랜지스터와, 상기 제1 및 제2 전원(VGH, VGL) 사이에 접속되며 상기 입력단자, 상기 제1 입력라인 및 상기 제3 노드(N3)에 접속되어, 상기 스타트펄스 또는 이전단 스테이지의 출력신호와 상기 제1 클럭신호에 대응하여 상기 제3 노드(N3)의 전압을 제어하는 전압제어부를 포함하며, 상기 전압제어부는, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속되며, 게이트 전극이 제4 노드(N4)에 접속된 제7 트랜지스터와, 상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속되며, 게이트 전극이 상기 입력단자에 접속된 제8 트랜지스터와, 상기 제4 노드(N4)와 상기 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 제1 입력라인에 접속된 제9 트랜지스터와, 상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속된 제1 커패시터를 포함한다.
이와 같은 본 발명에 의하면, 쉬프트 레지스터의 각 스테이지 내에서 트랜지스터의 오프전류에 기인한 누설전류를 방지하면서 누설전류의 경로가 최소화되도록 쉬프트 레지스터를 설계함으로써, 쉬프트 레지스터의 출력특성을 안정화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 블럭도 이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)에 의하여 구획된 영역에 형성되는 화소들(140)을 포함하는 화소부(130)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(110)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(120)와, 주사 구동부(110) 및 데이터 구동부(120)를 제어하기 위한 타이밍 제어부(150)를 포함한다.
주사 구동부(110)는 타이밍 제어부(150)로부터 스타트펄스(SP) 및 클럭신호(CLK) 등이 포함된 주사 구동 제어신호(SCS)를 공급받아 주사신호를 생성하고, 생성된 주사신호를 주사선들(S1 내지 Sn)로 공급한다.
이를 위하여, 주사 구동부(110)는 스타트펄스(SP) 및 클럭신호들(CLK)에 대응하여 순차적으로 주사신호를 생성하고 이를 주사선들(S1 내지 Sn)로 인가하는 쉬프트 레지스터를 포함하여 구성된다.
데이터 구동부(120)는 타이밍 제어부(150)로부터 데이터 구동 제어신호(DCS) 및 데이터(Data)를 공급받아 데이터 신호를 생성한다. 데이터 구동부(120)에서 생성된 데이터 신호는 주사신호와 동기되도록 데이터선들(D1 내지 Dm)로 공급된다.
타이밍 제어부(150)는 외부로부터 공급되는 동기 신호들에 대응하여 주사 구동 제어신호(SCS) 및 데이터 구동 제어신호(DCS)를 생성한다. 타이밍 제어부(150)에서 생성된 주사 구동 제어신호(SCS)는 주사 구동부(110)로 공급되고, 데이터 구동 제어신호(DCS)는 데이터 구동부(120)로 공급된다. 또한, 타이밍 제어부(150)는 외부로부터 공급되는 데이터(Data)를 데이터 구동부(120)로 공급한다.
화소부(130)는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차부에 위치된 다수의 화소(140)들을 포함한다. 각각의 화소(140)들은 외부로부터 제1 화소전원(ELVDD) 및 제2 화소전원(ELVSS)을 공급받고, 주사 구동부(110) 및 데이터 구동부(120)로부터 각각 주사신호 및 데이터신호를 공급받는다. 제1 및 제2 화소전원(ELVDD, ELVSS)과 주사신호 및 데이터신호를 공급받은 각각의 화소(140)들은 데이터 신호에 대응되는 빛을 생성한다.
도 2는 도 1의 주사 구동부에 포함된 쉬프트 레지스터의 일례를 나타내는 블럭도이다.
도 2를 참조하면, 쉬프트 레지스터는 스타트펄스(SP)의 입력라인에 종속적으로 접속되는 다수의 스테이지들(ST1 내지 STn)을 구비하며, 제1, 제2 및 제3 입력라인(10, 20, 30)으로부터 각각 입력되는 제1, 제2 및 제3 클럭신호(CLK1, CLK2, CLK3)에 의해 구동된다.
여기서, 3개의 클럭신호(CLK1, CLK2, CLK3)는 순차적으로 위상이 지연되는 형태로 공급되며, 각각의 스테이지(ST)는 3개의 클럭신호(CLK1, CLK2, CLK3) 중 두 개의 클럭신호의 공급라인에 각각 접속된다. 그리고, 각각의 스테이지(ST)로는 이전단 스테이지로 입력된 클럭신호(CLK)가 위상지연된 형태의 클럭신호가 공급된다.
예를 들어, 제1 스테이지(ST1)가 제1 및 제3 클럭신호(CLK1, CLK3)를 입력받아 구동되는 경우, 제2 스테이지(ST2)는 제1 스테이지(ST1)와 대응되는 클럭신호의 입력라인으로부터 각각 한 클럭만큼 위상 지연된 제2 및 제1 클럭신호(CLK2, CLK1)를 입력받을 수 있다. 그리고, 제3 내지 제n 스테이지(ST3 내지 STn)에도 같은 방식으로 순차적으로 한 클럭 만큼씩 위상 지연된 2개의 클럭신호가 입력될 수 있다.
이와 같은 쉬프트 레지스터로 스타트 펄스(SP)와 제1 내지 제3 클럭신호(CLK1, CLK2, CLK3)가 입력되면, 제1 스테이지(ST1)는 제1 및 제3 클럭신호(CLK1, CLK3)에 대응하여 자신에게 공급되는 스타트펄스(SP)를 한 클럭만큼 위상지연시켜 제1 주사신호(SS1)를 출력한다. 제1 주사신호(SS1)는 제1 주사선(도 1의 S1)으로 출력됨과 아울러, 제2 스테이지(ST2)로 공급된다.
그러면, 제2 스테이지(ST2)는 제2 및 제1 클럭신호(CLK2, CLK1)에 대응하여 자신에게 공급되는 제1 주사신호(SS1)를 한 클럭만큼 위상 지연시켜 제2 주사신호(SS2)를 출력한다. 제2 주사신호(SS2)는 제2 주사선(S2)으로 출력됨과 아울러, 제3 스테이지(ST3)로 공급된다.
전술한 바와 같은 방식으로 각 스테이지(ST)는 자신에게 공급되는 스타트 펄스(SP) 또는 이전단 스테이지의 출력신호(이전단 주사신호)를 한 클럭만큼 위상 지연시킴에 의해, 주사선들(S)로 순차적으로 주사신호(SS)를 출력한다.
도 3은 도 2에 도시된 임의의 스테이지의 일례를 나타내는 회로도이다.
도 3을 참조하면, 임의의 스테이지(STi)는 제1 내지 제6 트랜지스터(M1, M6)와, 전압제어부(40)와, 제3 및 제4 커패시터(C3, C4)를 포함한다.
제1 트랜지스터(M1)는 게이트 하이레벨 전압원인 제1 전원(VGH)과 스테이 지(STi)의 출력노드(Nout) 사이에 접속되며, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속된다.
이와 같은 제1 트랜지스터(M1)는 제1 노드(N1)의 전압레벨이 로우레벨일 때 턴-온되어, 제1 전원(VGH)과 출력노드(Nout)를 전기적으로 연결한다. 즉, 제1 트랜지스터(M1)가 턴-온되면, 출력노드(Nout)로는 하이레벨의 출력신호(SSi)가 출력된다.
제2 트랜지스터(M2)는 출력노드(Nout)와 제3 입력라인(30) 사이에 접속되며, 제2 트랜지스터(M2)의 게이트 전극은 제2 노드(N2)에 접속된다.
이와 같은 제2 트랜지스터(M2)는 제2 노드(N2)의 전압레벨이 로우레벨일 때 턴-온되어, 출력노드(Nout)와 제3 입력라인(30)을 전기적으로 연결한다. 즉, 제2 트랜지스터(M2)가 턴-온되면, 출력신호(SSi)의 파형이 제3 클럭신호(CLK3)의 파형을 따르게 된다.
제3 트랜지스터(M3)는 제1 전원(VGH)과 제1 노드(N1) 사이에 접속되며, 제3 트랜지스터(M3)의 게이트 전극은 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)가 입력되는 입력단자(I/P)에 접속된다.
이와 같은 제3 트랜지스터(M3)는 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)에 대응하여 제1 노드(N1)의 전압레벨을 제어한다.
제4 트랜지스터(M4)는 제1 노드(N1)와 게이트 로우레벨 전압원인 제2 전원(VGL) 사이에 접속되며, 제4 트랜지스터(M4)의 게이트 전극은 제1 입력라인(10)에 접속된다.
이와 같은 제4 트랜지스터(M4)는 제1 입력라인(10)으로부터 공급되는 제1 클럭신호(CLK1)에 대응하여 제1 노드(N1)의 전압레벨을 제어한다.
제5 트랜지스터(M5)는 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며, 제5 트랜지스터(M5)의 게이트 전극은 제2 전원(VGL)에 접속된다.
이와 같은 제5 트랜지스터(M5)는 제2 노드(N2) 또는 제3 노드(N3)의 전압이 제2 전원(VGL)의 전압보다 문턱전압 이상 높을 때 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 전기적으로 연결하고, 그 외의 경우에는 턴-오프되어 제2 노드(N2)와 제3 노드(N3)를 절연시킨다.
제6 트랜지스터(M6)는 제3 노드(N3)와 제2 전원(VGL) 사이에 접속되며, 제6 트랜지스터(M6)의 게이트 전극은 입력단자(I/P)에 연결된다.
이와 같은 제6 트랜지스터(M6)는 입력단자(I/P)로부터 공급되는 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)에 대응하여 제3 노드(N3)의 전압레벨을 제어한다.
전압제어부(40)는 제1 및 제2 전원(VGH, VGL) 사이에 접속되며 입력단자(I/P), 제1 입력라인(10) 및 제3 노드(N3)에 더 접속되어, 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)와 제1 클럭신호(CLK1)에 대응하여 제3 노드(N3)의 전압을 제어한다.
이를 위해, 전압제어부(40)는, 제7 내지 제9 트랜지스터(M7 내지 M9)와 제1 및 제2 커패시터(C1, C2)를 포함한다.
제7 트랜지스터(M7)는 제1 전원(VGH)과 제3 노드(N3) 사이에 접속되며, 제7 트랜지스터(M7)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제4 노드(N4)의 전압레벨에 대응하여 제3 노드(N3)의 전압레벨을 제어한다.
제8 트랜지스터(M8)는 제1 전원(VGH)과 제4 노드(N4) 사이에 접속되며, 제8 트랜지스터(M8)의 게이트 전극은 입력단자(I/P)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 입력단자(I/P)로부터 공급되는 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)에 대응하여 제4 노드(N4)의 전압레벨을 제어한다.
제9 트랜지스터(M9)는 제4 노드(N4)와 제2 전원(VGL) 사이에 접속되며, 제9 트랜지스터(M9)의 게이트 전극은 제1 입력라인(10)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제1 클럭신호(CLK1)에 대응하여 제4 노드(N4)의 전압레벨을 제어한다.
제1 커패시터(C1)는 제1 전원(VGH)과 제3 노드(N3) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제3 노드(N3)에 소정전압이 공급될 때 이를 저장하고, 제5 및 제6 트랜지스터(M5, M6)가 오프되는 기간 동안 이전 기간에 저장된 전압으로 제3 노드(N3)의 전압을 유지한다.
제2 커패시터(C2)는 제1 전원(VGH)과 제4 노드(N4) 사이에 접속된다. 이와 같은 제2 커패시터(C2)는 제7 트랜지스터(M7)의 동작을 안정화한다.
이와 같은 전압제어부(40)는 제1 트랜지스터(M1)에 의해 출력노드(Nout)로 제1 전원(VGH)의 하이레벨 전압이 출력되는 동안 제3 노드(N3)의 전압레벨을 안정적으로 하이레벨로 유지한다. 이때, 제5 트랜지스터(M5)는 턴-온 상태를 유지하므 로, 제2 노드(N2)의 전압레벨도 안정적으로 하이레벨로 유지된다.
또한, 전압제어부(40)는 출력노드(Nout)로 로우레벨의 출력신호(SSi), 즉 주사신호가 공급되는 기간 동안 오프 상태를 유지하는 제5 트랜지스터(M5)의 오프전류가 방지되도록 한다. 즉, 전압제어부(40)는 제5 트랜지스터(M5)가 오프되는 기간 동안 제5 트랜지스터(M5)를 통한 오프전류가 방지될 수 있는 정도의 낮은 드레인-소스 간 전압이 유지되도록 제3 노드(N3)의 전압을 제어한다.
전술한 전압제어부(40)의 상세동작은 도 4를 참조하여 후술하기로 한다.
제3 커패시터(C3)는 제2 노드(N2)와 출력노드(Nout) 사이에 접속된다. 이와 같은 제3 커패시터(C3)는 제2 트랜지스터(M2)가 턴-온된 상태에서 제3 클럭신호(CLK3)의 전압레벨이 변화될 때 커플링작용을 통해 제2 노드(N2)의 전압레벨을 동반 상승 또는 하강시킨다.
제4 커패시터(C4)는 제1 전원(VGH)과 제1 노드(N1) 사이에 접속된다. 즉, 제4 커패시터(C4)는 제1 트랜지스터(M1)의 게이트 전극과 소스 전극 사이에 접속되어, 제1 트랜지스터(M1)의 동작을 안정화한다.
전술한 바와 같은 본 발명의 실시예에 의하면, 출력노드(Nout)로 로우레벨의 출력신호(SSi), 즉 주사신호가 출력되는 동안 제2 노드(N2)를 통해 발생할 수 있는 누설전류의 경로가 최소화되도록 쉬프트 레지스터를 설계한다.
누설전류는 트랜지스터의 오프전류 등에 기인해 발생할 수 있는데, 제2 노드(N2)에 소스 또는 드레인 전극이 연결되는 트랜지스터의 수가 많아지면 주사신호가 출력되는 동안 제2 노드(N2)의 전압이 불안정해져 쉬프트 레지스터의 출력특성 이 저하될 수 있다.
하지만, 본 발명에서는 제2 노드(N2)에 소스 또는 드레인 전극이 연결되는 트랜지스터를 제5 트랜지스터(M5) 하나로 최소화하여 설계한다. 이에 의해, 제2 노드(N2)를 통해 발생할 수 있는 누설전류의 경로가 최소화되어 쉬프트 레지스터의 출력특성이 안정화된다.
또한, 본 발명에서는 제5 트랜지스터(M5)가 오프되는 기간 동안 전압제어부(40)에 의해 제5 트랜지스터(M5)를 통한 오프전류가 방지될 수 있는 정도의 낮은 드레인-소스 간 전압이 유지되도록 제3 노드(N3)의 전압을 제어한다. 이에 의해, 누설전류를 보다 효과적으로 차단할 수 있다.
이하에서는 도 3에 도시된 스테이지의 동작을 도 4에 도시된 입/출력 신호의 파형과 결부하여 상세히 설명하기로 한다.
도 4를 참조하면, 우선, 제1 기간(t1) 동안 제1 입력라인(10)으로 로우레벨의 제1 클럭신호(CLK1)가 공급된다. 이에 따라, 제4 및 제9 트랜지스터(M4, M9)가 턴-온된다.
제4 트랜지스터(M4)가 턴-온되면, 제1 노드(N1)와 제2 전원(VGL)이 전기적으로 연결되어 제1 노드(N1)의 전압(V(N1))이 로우레벨이 된다. 이에 따라, 제1 트랜지스터(M1)가 제1 기간(t1) 동안 턴-온 상태를 유지하면서 출력노드(Nout)를 통해 출력되는 출력신호(SSi)는 하이레벨로 유지된다.
제9 트랜지스터(M9)가 턴-온되면, 제4 노드(N4)와 제2 전원(VGL)이 전기적으 로 연결되어 제4 노드(N4)의 전압이 로우레벨이 된다. 이에 따라, 제7 트랜지스터(M7)가 턴-온되어 제3 노드(N3)와 제1 전원(VGH)이 전기적으로 연결되면서 제3 노드(N3)의 전압이 하이레벨이 된다.
그리고, 제3 노드(N3)의 전압이 하이레벨이 되면, 제5 트랜지스터(M5)가 턴-온 상태를 유지하여 제2 노드(N2)의 전압도 하이레벨이 된다. 이에 따라, 제2 트랜지스터(M2)는 오프 상태를 유지한다.
이후, 제2 기간(t2) 동안 입력단자(I/P)로 로우레벨의 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)가 공급된다. 이에 따라, 제3, 제6 및 제8 트랜지스터(M3, M6, M8)가 턴-온된다.
제3 트랜지스터(M3)가 턴-온되면, 제1 전원(VGH)과 제1 노드(N1)가 전기적으로 연결되어 제1 노드(N1)의 전압(V(N1))이 하이레벨이 된다. 이에 따라, 제1 트랜지스터(M1)가 턴-오프된다.
제8 트랜지스터(M3)가 턴-온되면, 제1 전원(VGH)과 제4 노드(N4)가 전기적으로 연결되어 제4 노드(N4)의 전압이 하이레벨이 된다. 이에 따라, 제7 트랜지스터(M7)가 턴-오프된다.
그리고, 제6 트랜지스터(M6)가 턴-온되면, 제3 노드(N3)가 제2 전원(VGL)과 전기적으로 연결되어 제3 노드(N3)의 전압이 로우레벨이 된다. 이때, 제3 노드(N3)의 전압은 제2 전원(VGL)의 전압보다 제6 트랜지스터(M6)의 문턱전압만큼 높은 정도의 로우레벨이 된다.
이와 같은 제2 기간(t2) 동안 제 7 트랜지스터(M7)는 오프되고 제1 커패시 터(C1)에는 제3 노드(N3)의 전압이 충전된다. 그리고, 제5 트랜지스터(M5)는 턴-온 상태를 유지하여 제2 노드(N2)의 전압(V(N2))이 하이레벨에서 로우레벨로 하강한다.
이에 따라, 제2 트랜지스터(M2)가 턴-온되어 제3 입력라인(30)과 출력노드(Nout)가 전기적으로 연결되고 제2 기간(t2) 동안 제3 클럭신호(CLK3)가 하이레벨로 설정되므로, 출력신호(SSi)는 하이레벨로 유지된다. 이때, 제3 커패시터(C3)에는 제2 트랜지스터(M2)가 턴-온될 수 있는 전압이 저장된다.
이후, 제3 기간(t3) 동안 제3 입력라인(30)으로 공급되는 제3 클럭신호(CLK3)의 전압레벨이 로우레벨로 천이되면, 제2 트랜지스터(M2)의 기생 커패시터(미도시) 및 제3 커패시터(C3)의 커플링 작용에 의해 제2 노드(N2)의 전압(V(N2))은 더 낮은 로우레벨로 하강된다. 이에 따라, 제2 트랜지스터(M2)가 안정적으로 턴-온 상태를 유지하면서 제3 클럭신호(CLK3)의 로우레벨 전압이 출력노드(Nout)로 출력된다. 즉, 제3 기간(t3) 동안에는 로우레벨의 주사신호(SSi)가 출력된다.
한편, 이와 같은 제3 기간(t3) 동안 제2 노드(N2)의 전압(V(N2))이 더 낮은 로우레벨로 하강됨에 따라, 제5 트랜지스터(M5)는 오프 상태가 된다.
이때, 제3 노드(N3)의 전압은 제1 커패시터(C1)에 의해 제2 기간(t2)과 같은 정도의 로우레벨로 유지되므로, 제5 트랜지스터(M5)의 드레인-소스 간 전압은 오프전류가 효과적으로 방지될 수 있는 정도로 작게 유지된다.
따라서, 쉬프트 레지스터 내에 구비되는 트랜지스터들의 오프특성, 특히 본 실시예의 경우에는 제2 노드(N2)에 연결되는 제5 트랜지스터(M5)의 오프전류 특성에 크게 영향을 받지않고 제2 노드(N2)를 통해 발생할 수 있는 누설전류를 효과적으로 차단할 수 있다.
이에 의해, 주사신호(SSi)가 출력되는 해당 주사기간(즉, 제3 기간(t3)) 동안 제2 노드(N2)의 전압(V(N2))이 안정적으로 낮게 유지되면서 쉬프트 레지스터의 출력특성이 안정화된다.
이후, 제4 기간(t4) 동안 제3 입력라인(30)으로 공급되는 제3 클럭신호(CLK3)의 전압레벨이 다시 하이레벨로 천이되면, 제2 노드(N2)의 전압(V(N2))은 제2 기간(t2)에서와 동일한 정도의 레벨로 상승한다. 이와 같은 제4 기간(t4) 동안에는 제2 트랜지스터(M2)가 턴-온 상태를 유지한다 하더라도, 제3 클럭신호(CLK3)의 전압레벨이 하이레벨로 천이되었으므로 출력신호(SSi)의 전압레벨은 다시 하이레벨로 천이된다.
이후, 제5 기간(t5) 동안 제1 입력라인(10)으로 다시 로우레벨의 제1 클럭신호(CLK1)가 공급된다. 이에 따라, 제4 및 제9 트랜지스터(M4, M9)가 턴-온된다.
제4 트랜지스터(M4)가 턴-온되면, 제1 노드(N1)의 전압(V(N1))은 다시 로우레벨이 된다. 그리고, 제9 트랜지스터(M9)가 턴-온되면, 제7 트랜지스터(M7)가 턴-온되면서 제3 노드(N3)의 전압은 하이레벨이 된다. 이와 같은 제5 기간(t5) 동안에는 제5 트랜지스터(M5)도 턴-온 상태를 유지하므로, 제2 노드(V(N2))의 전압은 다시 하이레벨이 된다.
그리고, 다음 프레임의 해당 주사기간이 될 때까지는 스테이지(STi)에 로우 레벨의 스타트펄스(SP) 또는 이전단 스테이지의 출력신호(SSi-1)가 공급되지 않으므로, 제1 및 제2 노드(N1, N2)의 전압(V(N1), V(N2))이 유지된다.
전술한 바와 같은 구동에 의하여, 본 발명에 의한 쉬프트 레지스터의 스테이지(ST)들은 자신에게 입력되는 스타트펄스(SP) 또는 이전단 출력신호(SSi-1)를 제1 내지 제3 클럭신호(CLK1 내지 CLK3)에 대응하여 한 클럭만큼 위상지연시켜 출력한다.
특히, 본 발명에 의하면 주사신호가 출력되는 동안 누설전류의 경로를 최소화함과 아울러, 누설전류가 발생할 수 있는 경로에 위치된 제5 트랜지스터(M5)의 오프시 드레인-소스 간 전압이 작게 유지되도록 함으로써 제5 트랜지스터(M5)의 오프전류를 방지한다. 이에 의해, 누설전류가 보다 효과적으로 차단되어 쉬프트 레지스터의 출력특성이 안정화된다.
한편, 누설전류 특성을 보다 향상시키기 위하여 미세한 정도라 할지라도 누설전류가 발생할 수 있는 경로에 배치되는 적어도 하나의 트랜지스터를 복수의 트랜지스터로 구현할 수도 있다.
예를 들어, 도 5에 도시된 바와 같이, 제7 트랜지스터(M7)를 복수의 트랜지스터들로 구현할 수 있다. 즉, 제7 트랜지스터(M7)는 게이트 전극이 제4 노드(N4)에 공통으로 접속되며 직렬연결되는 복수의 트랜지스터들((M7_1 및 M7_2)로 구현될 수 있다.
또한, 이와 같은 변형예는 그 외의 다른 트랜지스터에도 적용될 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 블럭도이다.
도 2는 도 1의 주사 구동부에 포함된 쉬프트 레지스터의 일례를 나타내는 블럭도이다.
도 3은 도 2에 도시된 임의의 스테이지의 일례를 나타내는 회로도이다.
도 4는 도 3에 도시된 스테이지의 입/출력 신호의 파형도이다.
도 5는 도 2에 도시된 임의의 스테이지의 다른 예를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
ST:쉬프트 레지스터의 스테이지 40: 전압제어부
110: 주사 구동부 120: 데이터 구동부
130: 화소부 140: 화소
150: 타이밍 제어부

Claims (12)

  1. 스타트펄스의 입력라인에 종속적으로 접속되는 다수의 스테이지를 구비하며, 제1, 제2 및 제3 입력라인으로 입력되는 제1, 제2 및 제3 클럭신호에 의해 구동되는 쉬프트 레지스터에 있어서, 상기 스테이지는,
    제1 전원(VGH)과 출력노드(Nout) 사이에 접속되며, 게이트 전극이 제1 노드(N1)에 접속된 제1 트랜지스터와,
    상기 출력노드(Nout)와 상기 제3 입력라인 사이에 접속되며, 게이트 전극이 제2 노드(N2)에 접속된 제2 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속되며, 게이트 전극이 상기 스타트펄스 또는 이전단 스테이지의 출력신호가 입력되는 입력단자에 접속된 제3 트랜지스터와,
    상기 제1 노드(N1)와 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 제1 입력라인에 접속된 제4 트랜지스터와,
    상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며, 게이트 전극이 상기 제2 전원(VGL)에 접속된 제5 트랜지스터와,
    상기 제3 노드(N3)와 상기 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 입력단자에 접속된 제6 트랜지스터와,
    상기 제1 및 제2 전원(VGH, VGL) 사이에 접속되며, 상기 입력단자, 상기 제1 입력라인 및 상기 제3 노드(N3)에 접속되어, 상기 스타트펄스 또는 이전단 스테이지의 출력신호와 상기 제1 클럭신호에 대응하여 상기 제3 노드(N3)의 전압을 제어하는 전압제어부를 포함하며,
    상기 전압제어부는,
    상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속되며, 게이트 전극이 제4 노드(N4)에 접속된 제7 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속되며, 게이트 전극이 상기 입력단자에 접속된 제8 트랜지스터와,
    상기 제4 노드(N4)와 상기 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 제1 입력라인에 접속된 제9 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속된 제1 커패시터를 포함하는 쉬프트 레지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제7 트랜지스터는 게이트 전극이 상기 제4 노드(N4)에 공통으로 접속되며 직렬연결된 복수의 트랜지스터들로 구현된 쉬프트 레지스터.
  4. 제1항에 있어서,
    상기 전압제어부는, 상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속된 제2 커패시터를 더 포함하는 쉬프트 레지스터.
  5. 제1항에 있어서,
    상기 스테이지는, 상기 제2 노드(N2)와 상기 출력노드(Nout) 사이에 접속된 제3 커패시터를 더 포함하는 쉬프트 레지스터.
  6. 제1항에 있어서,
    상기 스테이지는, 상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속된 제4 커패시터를 더 포함하는 쉬프트 레지스터.
  7. 제1항에 있어서,
    상기 제1, 제2 및 제3 클럭신호는 위상이 순차적으로 지연된 파형을 갖는 쉬프트 레지스터.
  8. 주사선들 및 데이터선들의 교차부에 위치된 다수의 화소를 포함하는 화소부와, 상기 주사선들로 순차적으로 주사신호를 인가하는 쉬프트 레지스터를 포함하는 주사 구동부와, 상기 데이터선들로 데이터 신호를 인가하는 데이터 구동부를 포함하여 구성되고,
    상기 쉬프트 레지스터는, 스타트펄스의 입력라인에 종속적으로 접속되는 다수의 스테이지를 구비하며, 제1, 제2 및 제3 입력라인으로 입력되는 제1, 제2 및 제3 클럭신호에 의해 구동되고,
    상기 스테이지는,
    제1 전원(VGH)과 출력노드(Nout) 사이에 접속되며, 게이트 전극이 제1 노드(N1)에 접속된 제1 트랜지스터와,
    상기 출력노드(Nout)와 상기 제3 입력라인 사이에 접속되며, 게이트 전극이 제2 노드(N2)에 접속된 제2 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속되며, 게이트 전극이 상기 스타트펄스 또는 이전단 스테이지의 출력신호가 입력되는 입력단자에 접속된 제3 트랜지스터와,
    상기 제1 노드(N1)와 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 제1 입력라인에 접속된 제4 트랜지스터와,
    상기 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며, 게이트 전극이 상기 제2 전원(VGL)에 접속된 제5 트랜지스터와,
    상기 제3 노드(N3)와 상기 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 입력단자에 접속된 제6 트랜지스터와,
    상기 제1 및 제2 전원(VGH, VGL) 사이에 접속되며, 상기 입력단자, 상기 제1 입력라인 및 상기 제3 노드(N3)에 접속되어, 상기 스타트펄스 또는 이전단 스테이지의 출력신호와 상기 제1 클럭신호에 대응하여 상기 제3 노드(N3)의 전압을 제어하는 전압제어부를 포함하며,
    상기 전압제어부는,
    상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속되며, 게이트 전극이 제4 노드(N4)에 접속된 제7 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속되며, 게이트 전극이 상기 입력단자에 접속된 제8 트랜지스터와,
    상기 제4 노드(N4)와 상기 제2 전원(VGL) 사이에 접속되며, 게이트 전극이 상기 제1 입력라인에 접속된 제9 트랜지스터와,
    상기 제1 전원(VGH)과 상기 제3 노드(N3) 사이에 접속된 제1 커패시터를 포함하는 유기전계발광 표시장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 전압제어부는, 상기 제1 전원(VGH)과 상기 제4 노드(N4) 사이에 접속된 제2 커패시터를 더 포함하는 유기전계발광 표시장치.
  11. 제8항에 있어서,
    상기 스테이지는, 상기 제2 노드(N2)와 상기 출력노드(Nout) 사이에 접속된 제3 커패시터를 더 포함하는 유기전계발광 표시장치.
  12. 제8항에 있어서,
    상기 스테이지는, 상기 제1 전원(VGH)과 상기 제1 노드(N1) 사이에 접속된 제4 커패시터를 더 포함하는 유기전계발광 표시장치.
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