JP7092279B2 - アレイ基板行駆動回路 - Google Patents

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Description

本発明は、ディスプレイ技術分野に関し、特に、アレイ基板行駆動（ＧａｔｅＤｒｉｖｅｒ ｏｎ Ａｒｒａｙ：ＧＯＡ）回路、アクティブマトリクス有機発光ダイオードディスプレイパネルの画素回路、アクティブマトリクス有機発光ダイオードディスプレイパネル、アクティブマトリクス有機発光ダイオードディスプレイパネルの画素回路の駆動方法に関する。
アクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイ装置は、広視野角、高飽和色、高速応答、高コントラスト比、超薄型パネルなどのような特性により、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ―ＬＣＤ）装置に比べて複数の利点を有する。有機発光ダイオード（ＯＬＥＤ）ディスプレイ装置は電流駆動型装置である。ＧＯＡ回路に通常形成される薄膜トランジスタ（ＴＦＴ）のアクティブマトリクスは、各画素においてプログラム可能な電流源を提供するように設計されている。ＧＯＡ回路は、直列にカスケード接続されたＮ個のＧＯＡユニットを含み、Ｎ行のＴＦＴを制御するためのＮ個のゲートラインに出力されるＮ個のゲート駆動信号を生成し、このＴＦＴが各行の各画素の対応する発光ダイオードを流れる電流を制御する。
一実施形態では、本発明はＧＯＡ回路を提供し、該ＧＯＡ回路が複数のＧＯＡユニットを備え、該複数のＧＯＡユニットは、複数のステージに対してステージ毎に１つずつ直列にカスケード接続され、ＡＭＯＬＥＤディスプレイパネルの１行の画素回路を駆動するために、タイミング配列の少なくとも２つの駆動信号を各ステージにおいて生成するように構成され、いずれかのステージの前記少なくとも２つの駆動信号が、本ステージのＧＯＡユニットからの少なくとも１つの出力信号と、前記いずれかのステージ前のステージのＧＯＡユニットからの少なくとも１つの出力信号とを含む。
選択的に、複数のＧＯＡユニットは、第１のＧＯＡユニットから第ＮのＧＯＡユニットまでのＮ個のＧＯＡユニットを含み、各ｎステージ目のＧＯＡユニットは、Ｎ個のＧＯＡユニットから選択され、Ｎが２より大きい整数であり、ｎが１からＮまで変化し、前記ＧＯＡユニットが、高レベルの電源電圧を受信するように構成される第１電源端子と、低レベルの電源電圧を受信するように構成される第２電源端子と、クロック信号を受信するように構成されるクロック信号端子と、前のステージのうち一つのステージのＧＯＡユニットからの出力信号を入力端子の入力信号として受信するように構成される入力端子と、後のステージのうち一つのステージのＧＯＡユニットからの出力信号をリセット端子のリセット信号として受信するように構成されるリセット端子と、ゲート駆動信号を出力するように構成される第１出力端子と、及びノード電圧信号を出力するように構成される第２出力端子を含む。
選択的に、ｎステージ目のＧＯＡユニットの入力端子は、ｎ－２ステージ目のＧＯＡユニットからの出力信号を入力信号として受信するように構成され、ｎステージ目のＧＯＡユニットのリセット端子は、ｎ＋２ステージ目のＧＯＡユニットの出力信号をリセット信号として受信するように構成されている。
選択的に、ｎステージ（２<ｎ≦Ｎ）目における少なくとも２つの駆動信号は、第１駆動信号、第２駆動信号及び第３駆動信号を含み、第１駆動信号は、ｎ－１ステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、第２駆動信号は、ｎステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、第３駆動信号は、ｎステージ目のＧＯＡユニットの第２出力端子からのノード電圧信号である。
選択的に、Ｎ個のＧＯＡユニットのうち１ステージ目のＧＯＡユニットおよび２ステージ目のＧＯＡユニットの入力端子は、それぞれコントローラによって提供される開始信号を１ステージ目のＧＯＡユニットおよび２ステージ目のＧＯＡユニットの入力信号として受信するように構成され、１ステージ目における少なくとも２つの駆動信号は、第１駆動信号、第２駆動信号、および第３駆動信号を含み、第１駆動信号が開始信号であり、第２駆動信号が１ステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、第３駆動信号が１ステージ目のＧＯＡユニットの第２出力端子からのノード電圧信号である。
選択的に、直列にカスケードされたＮ個のＧＯＡユニットは、直列にカスケード接続されたＭ組のＧＯＡユニットを含み、Ｍ組のＧＯＡユニットの各組は、直列にカスケード接続されたＪ個のＧＯＡユニットを含む。
選択的に、ＧＯＡ回路は、開始信号を供給する第１外部電圧線と、Ｎ個のＧＯＡユニットそれぞれの第１電源端子に共通に接続され、高レベルの電源電圧を供給する第２外部電圧線と、Ｎ個のＧＯＡユニットそれぞれの第２電源端子に共通に接続され、低レベルの電源電圧を供給する第３外部電圧線と、Ｍ組の各々におけるＪ個のＧＯＡユニットのクロック信号端子にそれぞれ接続され、Ｊ個のクロック信号を供給するＪ個のクロック信号線とをさらに備える。
選択的に、各組のＪ個のＧＯＡユニットの各々は、入力端子に共通に結合されたゲートおよび第１端子、プルアップノードに結合された第２端子とを有する第１トランジスタと、リセット端子に結合されたゲート、プルアップノードに結合された第１端子、及び第３外部電圧線に結合された第２端子を有する第２トランジスタと、プルアップノードに結合されたゲート、Ｋ個のクロック信号線のうち１つに結合された第１端子を有する第３トランジスタと、リセット端子に結合されたゲート、第１出力端子に結合された第１端子、及び第３外部電圧線に結合された第２端子を有する第４トランジスタと、プルダウンノードに結合されたゲート、プルアップノードに結合された第１端子、第３外部電圧線に結合された第２端子を有する第５トランジスタと、プルダウンノードに結合されたゲート、第１出力端子に結合された第１端子、第３外部電圧線に結合された第２端子を有する第６トランジスタと、第２外部電圧線に共通接続されたゲート及び第１端子、プルダウン制御ノードに結合された第２端子を有する第７トランジスタと、プルダウン制御ノードに結合されたゲート、第２外部電圧線に結合された第１端子、プルダウンノードに結合された第２端子を有する第８トランジスタと、プルアップノードに結合されたゲート、プルダウン制御ノードに結合された第１端子、第３外部電圧線に結合された第２端子を有する第９トランジスタと、プルアップノードに結合されたゲート、プルダウンノードに結合された第１端子、第３外部電圧線に結合された第２端子を有する第１０トランジスタと、プルアップノードに結合された第１端子、第１出力端子に結合された第２端子を有するコンデンサとを備える。
選択的に、プルダウンノードは、第２出力端子で出力されるノード電圧信号がプルダウンノードでの電圧レベルに等しくなるように、第２出力端子に結合される。
選択的に、Ｊ個のクロック信号は、第１クロック信号から第Ｊのクロック信号として順に供給され、後続のクロック信号がいずれも時間遅延を有し、第１のクロック信号は、開始信号に対して時間遅延を有するように供給される。
選択的に、時間遅延は１つのクロック周期の１／Ｊとなり、各クロック信号は１つのクロック周期内において１つの高レベルパルス電圧を有するように供給される。
選択的に、ｎステージ目における第１駆動信号は、画素駆動周期の第１時間帯の第１時点で第１立ち上がりを有する高レベルのパルス電圧であり、ｎステージ目における第１駆動信号は、ｎ－１ステージ目のＧＯＡユニットに供給されるクロック信号と同相である。ｎステージ目における第２駆動信号は、第１時間帯の第２時点で第２立ち上がりを有する高レベルのパルス電圧であり、ｎステージ目における第２駆動信号は、ｎステージ目のＧＯＡユニットに供給されるクロック信号と同相であり、第２時点が第１時点よりも時間的に遅いものであり、ｎステージ目における第３駆動信号は、第１時間帯における低レベル信号であり、第３駆動信号は、ｎステージ目のＧＯＡユニットのプルダウンノード電圧と同じである。
選択的に、第１時間帯が終了して画素駆動周期の第２時間帯が開始する第３時点で第１駆動信号が低レベル信号となり、第３時点が第２時点よりも時間的に遅いものであり、第２駆動信号は、第２時間帯中に高レベルのパルス電圧に維持され、第３駆動信号は、第２時間帯中に低レベル信号に維持される。
選択的に、第１駆動信号は、画素駆動周期の第３時間帯中に低レベル信号に維持され、第３時点が第２時点よりも時間的に遅いものである。第２駆動信号は、第２時間帯が終了して第３時間帯が開始する第４時点で低レベル信号となり、第３駆動信号は第４時点で高レベル信号となり、かつ第３時間帯中に高レベル信号に維持される。
本発明の他の態様は、本明細書に記載のＧＯＡ回路における１ステージの第１駆動信号、第２駆動信号、第３駆動信号によって駆動され、電流源の高レベル電圧、低レベル電圧、第１外部電圧、第２外部電圧、およびデータ信号を供給されるＡＭＯＬＥＤ表示パネルの画素回路を提供する。
選択的に、画素回路は、電流源の高レベル電圧が供給されるドレイン、第１ノードに結合されたゲート、第３ノードに結合されたソースを有する第１トランジスタと、第１外部電圧が供給されるドレイン、第２駆動信号を受信するゲート、第１ノードに結合されたソースを有する第２トランジスタと、データ信号が供給されるドレイン、第２駆動信号を受信するゲート、第２ノードに結合されたソースを有する第３トランジスタと、第１ノードに結合されたドレイン、第３駆動信号を受信するゲート、第２ノードに結合されるソースを有する第４トランジスタと、第２外部電圧が供給されるドレイン、第１駆動信号を受信するゲート、第３ノードに結合されたソースを有する第５トランジスタと、第２ノードに結合された第１端子および第３ノードに結合された第２端子を有する第１コンデンサと、第３ノードに結合された第１端子および低レベル電圧が供給される第２端子を有する第２コンデンサと、第３ノードに結合されたアノード、低レベル電圧が供給されるカソードを有する発光ダイオードとを備える。
選択的に、駆動周期の第１時間帯において、第１駆動信号は、第１時点からの高レベルパルス電圧として供給され、第２駆動信号は、最初に低レベルの信号になり、第１時間帯における第２時点から高レベルのパルス電圧になるように供給され、第３駆動信号は低レベルの信号として供給され、第１時間帯後の第２時間帯では、第１駆動信号が低レベル信号になり、第２駆動信号が高レベルパルス電圧に維持され、第３駆動信号が低レベル信号に維持され、第２時間帯後の第３時間帯では、第１駆動信号が低レベル信号に維持され、第２駆動信号が低レベル信号になり、第３駆動信号が高レベル信号になる。第２時点が第１時点よりも時間的に遅いものである。
選択的に、発光ダイオードは有機発光ダイオードである。
別の態様では、本発明は、Ｎ行に配列された画素マトリクスに結合された前記ＧＯＡ回路を含むＡＭＯＬＥＤディスプレイパネルを提供し、そのうち、各画素行は複数の画素回路を含み、Ｎ行のうち１行の各画素回路は、前記のＧＯＡ回路により２つの共通の外部電圧とデータ電圧とを用いて内部的に生成されたＮ組の駆動信号のうち１組の駆動信号によって駆動される。
別の態様では、本発明は、電流源の高レベル電圧、低レベル電圧、第１外部電圧、第２外部電圧、およびデータ信号を画素回路に提供するステップと、ＧＯＡ回路における１ステージの第１駆動信号、第２駆動信号及び第３駆動信号を画素回路に供給して画素回路を駆動するステップとを含む、ＡＭＯＬＥＤディスプレイパネルの画素回路を駆動する方法を提供し、ここで、前記ＧＯＡ回路は、複数のＧＯＡユニットを備え、該複数のＧＯＡユニットは、複数のステージに対してステージ毎に１つずつ直列にカスケード接続され、ＡＭＯＬＥＤディスプレイパネルの１行の画素回路を駆動するために、タイミング配列の少なくとも２つの駆動信号を各ステージにおいて生成するように構成され、いずれかのステージの前記少なくとも２つの駆動信号が、本ステージのＧＯＡユニットからの少なくとも１つの出力信号と、前記いずれかのステージ前のステージのＧＯＡユニットからの少なくとも１つの出力信号とを含む。
選択的に、画素回路は、電流源の高レベル電圧が供給されるドレイン、第１ノードに結合されたゲート、第３ノードに結合されたソースを有する第１トランジスタと、第１固定電圧が供給されるドレイン、第２制御線に結合されたゲート、第１ノードに結合されたソースを有する第２トランジスタと、データ信号が供給されるドレイン、第２制御線に結合されたゲート、第２ノードに結合されたソースを有する第３トランジスタと、第１ノードに結合されたドレイン、第３制御線に結合されたゲート、第２ノードに結合されたソースとを有する第４トランジスタと、第２固定電圧が供給されるドレイン、第１制御線に結合されたゲート、第３ノードに結合されたソースを有する第５トランジスタと、第２ノードに結合された第１端子、及び第３ノードに結合された第２端子を有する第１コンデンサと、第３ノードに結合された第１端子、及び低レベル電圧が供給される第２端子を有する第２コンデンサと、第３ノードに結合されたアノード、及び低レベル電圧が供給されるカソードを有する発光ダイオードと、を備え、複数のＧＯＡユニットが、第１ＧＯＡユニットから第ＮのＧＯＡユニットまでのＮ個のＧＯＡユニットを含み、各ｎステージ目のＧＯＡユニットは、Ｎ個のＧＯＡユニットから選択され、Ｎが２より大きい整数であり、ｎが１からＮまで変化し、前記ＧＯＡユニットが、高レベルの電源電圧を受信するように構成される第１電源端子と、低レベルの電源電圧を受信するように構成される第２電源端子と、クロック信号を受信するように構成されるクロック信号端子と、前のステージのうち一つのステージのＧＯＡユニットからの出力信号を入力端子の入力信号として受信するように構成される入力端子と、後のステージのうち一つのステージのＧＯＡユニットからの出力信号をリセット端子のリセット信号として受信するように構成されるリセット端子と、ゲート駆動信号を出力するように構成される第１出力端子と、及びノード電圧信号を出力するように構成される第２出力端子を含む。画素回路が、ＧＯＡ回路のｎステージ目に接続される。前記方法は、各ｎ組目の駆動信号のうち、開始信号である第１駆動信号を除いた第１駆動信号を、ｎ－１ステージ目のＧＯＡユニットの第１出力端子から第１出力線に出力するステップと、各ｎ組目の駆動信号のうち第２駆動信号を、ｎステージ目のＧＯＡユニットの第１出力端子から第２出力線に出力するステップと、各ｎ組目の駆動信号のうち第３駆動信号を、ｎステージ目のＧＯＡユニットの第２出力端子から第３出力線に出力するステップと、第１出力線を第１制御線に結合することにより第１駆動信号を第５トランジスタのゲートに供給するステップと、第２出力線を第２制御線に結合することにより第２駆動信号を第２トランジスタ及び第３トランジスタのゲートに供給するステップと、第３出力線を第３制御線に結合することにより第３駆動信号を第４トランジスタのゲートに供給するステップとを含む。
選択的に、第１固定電圧と第２固定電圧の両方が、外部電源から供給される。
選択的に、前記方法は、ＧＯＡ回路を駆動するように開始信号および１組のクロック信号を印加するステップと、ｎ－１ステージ目のＧＯＡユニットの第１出力端子から第１駆動信号を出力するステップと、ｎステージ目のＧＯＡユニットの第１出力端から第２駆動信号を出力するステップと、ｎステージ目のＧＯＡユニットの第２出力端から第３駆動信号を出力するステップと、を含む。
選択的に、前記方法は、駆動周期の第１時間帯において、第１駆動信号を第１時間帯における第１時点からの高レベルのパルス電圧として第１制御線に供給するステップと、第２駆動信号を、最初に低レベルになり、第１時間帯における第２時点で高レベルのパルス電圧になる信号として第２制御線に供給するステップと、第３駆動信号を第１時間帯における低レベル信号として第３制御線に供給するステップと、第１時間帯の後の第２時間帯において、第１駆動信号を第１制御線への低レベル信号に変更するステップと、第２駆動信号を第２制御線への高レベルのパルス電圧として維持するステップと、第３駆動信号を第３制御線への低レベル信号として維持するステップと、第２時間帯の後の第３時間帯において、第１駆動信号を第１制御線への低レベル信号として維持するステップと、第２駆動信号を第２制御線への低レベル信号に変更するステップと、第３駆動信号を第３制御線への高レベル信号に変更するステップと、を含む。
以下の図面は、開示された様々な実施形態による例示的な目的のための単なる例であり、本開示の範囲を限定するものではない。
トランジスタ閾値電圧補償機能を有するＡＭＯＬＥＤ画素の回路構造の一例である。 図１のＡＭＯＬＥＤ画素回路の発光を駆動するための複数の制御信号の例示的なタイミング波形である。 図１のＡＭＯＬＥＤ画素を駆動するためのゲート駆動信号を生成するＧＯＡ（Gate Driver On Array）ユニットの回路構成例である。 図３に示す複数のＧＯＡユニットが直列にカスケード接続されているＧＯＡ回路の回路構成例である。 本開示の実施形態によるＧＯＡ回路である。 本開示の実施形態による、図５のＧＯＡ回路を動作させるための複数の制御信号のタイミング波形である。 本開示の実施形態による、図５のＧＯＡ回路におけるＧＯＡユニットの回路構成である。 本開示の実施形態による、図５のＧＯＡ回路によって駆動されるＡＭＯＬＥＤ画素の回路構成である。 本開示の実施形態による、図８のＡＭＯＬＥＤ画素を動作させるためのタイミング波形である。
以下、本開示について、図面を参照して詳細に説明する。いくつかの実施形態に対する以下の説明は、例示および説明のみを目的として本明細書に提示されることに留意されたい。本開示を包括的な、または精確的な形態に限定することを意図するものではない。
ＯＬＥＤの輝度は、モアレ（Ｍｕｒａ）を引き起こす可能性のあるＴＦＴの時間的不安定性および空間的不均一性に対して非常に敏感である。TFTの不均一性の問題の一つは、トランジスタの閾値電圧Ｖｔｈの経時的なドリフトによって引き起こされる。ＴＦＴの閾値電圧ドリフトによって生じる発光の不均一性の問題を低減または排除するために、通常、ＧＯＡユニットからの基本ゲート駆動信号及び画像を表示するためのデータ信号の他に、外部信号線から供給されるいくつかの制御信号および固定電圧信号を含むＡＭＯＬＥＤ画素回路の多数の設計が提案されている。これらの外部信号線は、通常、表示パネルの辺縁に沿って表示パネル上に配置されなければならず、したがって、表示パネルのより広いフレームを要求する。
図１は、トランジスタ閾値電圧補償機能を有するＡＭＯＬＥＤ画素の回路構造の一例を示す。この例では、ＡＭＯＬＥＤ画素回路は、データ信号Ｖｄａｔａに基づいて発光ダイオードOLEDを発光させるために、３つの入力信号Ｓ１、Ｓ２、Ｓ３、電流源電圧Ｖｄｄ、３つの電圧源電圧Ｖｒｅｆ、Ｖｏｆｆ、Ｖｓｓを受信するように構成される。該ＡＭＯＬＥＤ画素回路は、５つのトランジスタおよび２つのコンデンサを含む電圧駆動回路である。図１に示すように、第１トランジスタＭ１は、第１ノードＮ１に接続されるゲートと、電圧Ｖｄｄが供給される第１電圧線に接続されるドレインと、第３ノードＮ３に接続されるソースとを有する。第１トランジスタＭ１は、ＡＭＯＬＥＤ画素の駆動トランジスタである。第２トランジスタＭ２および第３トランジスタＭ３のゲートは、第２入力信号S２が供給される第２信号線に共通に接続される。第２トランジスタＭ２は、電圧Ｖｒｅｆが供給される第２電圧線に接続されるドレインと、第１ノードN１に接続されるソースとを有する。第３トランジスタＭ３は、データ信号Ｖｄａｔａが供給される第３電圧線に接続されたドレインと、第２ノードＮ２に接続されたソースとを有する。第４トランジスタＭ４は、第３入力信号Ｓ３が供給される第４電圧線に接続されるゲートと、第１ノードN１及び第２ノードＮ２にそれぞれ接続されるドレイン及びソースとを有する。第５トランジスタＭ５は、第１入力信号Ｓ１が供給される第１電圧線に接続されるゲートと、電圧Ｖｏｆｆが供給される第５電圧線に接続されるドレインと、第３ノードN３に接続されるソースとを有する。コンデンサＣ１の２つの端子は、第２ノードＮ２及び第３ノードN３にそれぞれ接続されている。発光ダイオードOLEDのアノードは第３ノードN３に接続され、OLEDのカソードは電圧Ｖｓｓが供給される第６電圧線に接続されている。別のコンデンサＣＯＬＥＤは、OLEDと電気的に並列に結合されている。
図１のＡＭＯＬＥＤ画素回路は、駆動トランジスタＭ１の閾値電圧ドリフトを補償することにより、ＡＭＯＬＥＤ表示パネル上の異なる画素からの光強度の潜在的な不均一性を生じさせないような条件下でOLEDを発光させるように構成されている。図２は、図１のＡＭＯＬＥＤ画素回路の発光を駆動するための複数の制御信号の例示的なタイミング波形である。図２に示すように、複数の制御信号は、少なくとも入力信号Ｓ１、Ｓ２、Ｓ３およびデータ信号Ｖｄａｔａを含む。
タイミング波形は、１つの動作周期内に３つの時間帯を含むように説明される。初期化期間である第１時間帯ｔ１において、第１入力信号Ｓ１は、第５トランジスタＭ５をオンさせて第３ノードＮ３が電圧Ｖｏｆｆの電位レベルを有するように、ｔ１における第１時点からの高レベル信号として提供される。そして、第１時間帯ｔ１における第１時点の後の第２時点で、第２入力信号は、第２トランジスタＭ２をオンさせて第１ノードＮ１が電圧Ｖｒｅｆの電位レベルを有するように、高レベル信号として提供される。第１時間帯ｔ１では、第３入力信号Ｓ３は、第４トランジスタＭ４をオフするように低レベルの信号として供給される。
この初期化期間によって、２つのノードN１およびN３は、次の閾値電圧補償期間のために用意される２つの固定電位レベルになった。このＡＭＯＬＥＤ画素回路のセットアップ条件は、電圧源電圧Ｖｓｓが電圧Ｖｏｆｆに駆動トランジスタＭ１の閾値電圧Ｖｔｈを加算した値より大きくなければならず、すなわちＶｓｓ＞Ｖｏｆｆ＋｜Ｖｔｈ｜である。これにより、第１時間帯ｔ１において、OLEDは逆バイアスされ、発光がない。
第２時間帯ｔ２は、データ信号を供給し、閾値電圧補償を行うための書き込み期間である。第２時間帯ｔ２において、第１入力信号Ｓ１は、低レベル信号であり、第２入力信号S２は、高レベル信号である。Ｍ２およびＭ３がオンになる。第３入力信号Ｓ３は、M4がオフになるように低レベルの信号である。第１ノードN１は、Ｖｒｅｆの電位レベルに設定され、第３ノードN３は、Ｖｏｆｆの電位レベルに設定されることにより、トランジスタＭ１のゲート・ソース間電圧はＶｒｅｆ－Ｖｏｆｆ＞｜Ｖｔｈ｜となるので、閾値電圧Ｖｔｈが正電圧であっても負電圧であっても、Ｍ１はオン状態となる。これにより、第３ノードN３の電位レベルがＶｒｅｆ－Ｖｔｈに達するまでに、第３ノードN３は、トランジスタＭ１を介して電流源Ｖｄｄで充電されることができる。再び、Ｖｓｓ＞Ｖｒｅｆ＋｜Ｖｔｈ｜であるので、ＯＬＥＤは依然として逆バイアスされ、発光がない。ここで、コンデンサＣ１の両端間の電位差は、Ｖ（Ｎ２）－Ｖ（Ｎ３）＝Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔｈ）＝Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈとなる。
ＯＬＥＤの発光期間である第３時間帯ｔ３において、第３入力信号Ｓ３は、第４トランジスタＭ４をオンさせるように高レベルの信号である。第１入力信号Ｓ１及び第２入力信号Ｓ２は、Ｍ２、Ｍ３、Ｍ５をオフするように低レベルの信号である。Ｍ４がオンするので、コンデンサＣ１の一端の電位レベルが第１トランジスタＭ１のゲートに印加される。Ｍ１のゲート・ソース間電圧は、Ｖｇｓ＝Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈ＞Ｖｔｈとなる。また、ゲート－ソース間電圧Ｖｇｓから閾値電圧Ｖｔｈを減算した値がドレイン－ソース間電圧Ｖｄｓ以下であり、すなわち、Ｖｇｓ－Ｖｔｈ≦Ｖｄｓであるため、トランジスタＭ１は飽和状態であるべきである。したがって、ランジスタＭ１のオン電流は、以下のように示される。
Ｉ＝ｋ（Ｖｇｓ－Ｖｔｈ）２＝ｋ（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈ－Ｖｔｈ）２＝ｋ（Ｖｄａｔａ－Ｖｒｅf）２
ここで、ｋは、第１トランジスタＭ１のプロセスおよび形状に係るパラメータに依存する定数である。このオン電流Ｉは、トランジスタ閾値電圧Ｖｔｈに依存しないものである。ＯＬＥＤが発光するようにオン電流ＩがＯＬＥＤを流れると、ＯＬＥＤの光強度は、閾値電圧ドリフトの影響を受けず、ＡＭＯＬＥＤディスプレイパネルのＯＬＥＤ発光均一性を向上させた。
注目すべきは、ＡＭＯＬＥＤ画素回路を駆動するための一つの入力信号Ｓ２は、実際に、典型的なＡＭＯＬＥＤディスプレイパネルにおける、薄膜トランジスタのアクティブマトリクスによるＧＯＡ回路内のＧＯＡユニットによって生成される出力信号である。図３は、図１のＡＭＯＬＥＤ画素の駆動用のゲート駆動信号を生成するＧＯＡユニットの回路構成の一例である。図３に示すように、ＧＯＡユニットは、電圧信号Ｖｄｄ、クロック信号Ｃｌｋ＿Ｎ及び低レベル電圧Ｖｓｓを受信する１０個のトランジスタＴ１～Ｔ１０と１つのコンデンサＣとを含む回路ある。ＧＯＡユニットの回路は、入力端子Ｉｎｐｕｔ＿Ｎ、出力端子Ｏｕｔｐｕｔ＿Ｎ、及びリセット端子Ｒｅｓｅｔ＿Ｎを有するように構成される。Ｏｕｔｐｕｔ＿Ｎ端子は、図１におけるＡＭＯＬＥＤ画素回路の第２入力信号Ｓ２として使用される信号を出力するように構成されている。ここでは、Ｎは、Ｎステージ目のＧＯＡユニット（ＧＯＡ＿Ｎ）を表す。図３のＧＯＡユニットは、ＧＯＡ回路において複数のステージに対してステージ毎に１つずつ直列にカスケード接続された複数のＧＯＡユニットのうちいずれか１つであってもよい。図４は、直列にカスケード接続された複数のＧＯＡユニットを含む典型的なＧＯＡ回路の一例を示す。図４の各ステージにおける各ＧＯＡユニットは、図３に示すような同じ回路構成を有してもよい。
図４は、直列にカスケード接続されたＧＯＡユニットの複数の可能な構成の一例にすぎない。具体的に、ＧＯＡ回路は、ＧＯＡユニットのサブセットにそれぞれ時系列的に供給される１つ以上のクロック信号を利用する、Ｎ－２個の入力構成およびＮ＋２個のリセット構成を含む。１ステージ目のＧＯＡユニットは、外部から入力信号Ｖｓｔｖを受信し、内部から３ステージ目のＧＯＡユニットのＯｕｔｐｕｔ＿３端子からのリセット信号を受信し、出力信号Ｖｏｕｔ＿１を出力する。２ステージ目のＧＯＡユニットは、再び入力信号Ｖｓｔｖを受信するとともに、内部から４ステージ目のＧＯＡユニットのＯｕｔｐｕｔ＿４端子からのリセット信号を受信し、出力信号Ｖｏｕｔ＿２を出力する。Ｎ＞２の場合に、Nステージ目のＧＯＡユニットは、内部から直列にカスケード接続されたＮ－２ステージ目のＧＯＡユニットのＯｕｔｐｕｔ＿Ｎ－２端子からの入力信号を受信するとともに、内部から直列にカスケード接続された（Ｎ＋２）ステージ目のＧＯＡユニットのＯｕｔｐｕｔ＿Ｎ＋２端子からのリセット信号を受信し、出力信号Ｖｏｕｔ＿Ｎを出力する。
信号線の配置に関して、各ＧＯＡユニットは、高レベル電源電圧Ｖｄｄ、クロック信号Ｃｌｋ＿Ｎ、および低レベル電源電圧Ｖｓｓを受信する複数の入力信号線に関連する。選択的に、クロック信号Ｃｌｋ＿Ｎは、１組のＪ個のクロック信号のうち１つである。複数のＧＯＡユニットは、複数の組に分割され、各組が連続するＪ個のステージのＧＯＡユニットを含んでもよい。１からＪまでのＪ個のクロック信号の組は、１つの組に属するＪ個のＧＯＡユニットにそれぞれ順次に提供され、そして、１つの組から次の組に提供される。例えば、図４において、Ｊ＝４である。４つのクロック信号線は、カスケード接続された各組によって共有することができる。ＶｄｄとＶｓｓを受信する信号線は、カスケード接続された各ＧＯＡユニットで共有することができる。
図１のＡＭＯＬＥＤ画素回路を駆動するために、各Ｎステージ目のＧＯＡユニットのＯｕｔｐｕｔ＿Ｎ端子から出力される、ＡＭＯＬＥＤ画素を駆動するための入力信号Ｓ２として使用される単一の出力信号Ｖｏｕｔ＿Ｎ以外に、２つの追加信号Ｓ１及びＳ３と、２つの電圧Ｖｒｅｆ及びＶｏｆｆを信号Ｓ２と共に用いる必要がある。これらの信号の各々に対しては、外部ソースからの信号または電圧を受信するように、個別の導電線を配置する必要がある。一部の信号は、DC信号ではなく、特殊な集積駆動回路によって供給される必要がある可能性がある。これらの外部信号線は、表示パネル上に余分なレイアウトスペースを必要とするので、狭い枠または枠のないディスプレイパネルを作ることは、非常に困難である。
したがって、本発明は、ＧＯＡ回路、それを備えたＡＭＯＬＥＤディスプレイ装置、及び該ＧＯＡ回路によって駆動されるＡＭＯＬＥＤ画素及びその駆動方法を提供することにより、従来技術の限界や欠点に起因する１つ又は複数の問題点を解決することができる。実施形態として、本開示は、ＧＯＡ回路を提供する。実施形態として、ＧＯＡ回路が、複数のＧＯＡユニットを備え、該複数のＧＯＡユニットは、複数のステージに対してステージ毎に１つずつ直列にカスケード接続され、ＡＭＯＬＥＤディスプレイパネルの１行の画素回路を駆動するために、タイミング配列の少なくとも２つの駆動信号を各ステージにおいて生成するように構成される。いずれかのステージの前記少なくとも２つ（例えば、３つ）の駆動信号が、本ステージのＧＯＡユニットからの少なくとも１つ（例えば、２つ）の出力信号と、前記いずれかのステージ前のステージのＧＯＡユニットからの少なくとも１つ（例えば、１つ）の出力信号とを含む。
一態様において、ＧＯＡ回路は、ＡＭＯＬＥＤ画素パネルを駆動するのに必要とする余分な駆動信号を供給することにより、ＡＭＯＬＥＤ表示パネル内の外部信号線の数を減らすように設計される。図５は、本開示の実施形態によるＧＯＡ回路である。ＧＯＡ回路は、複数のステージの内部の入力/リセット配置により直列にカスケード接続された複数のＧＯＡユニットを含み、各ＧＯＡユニットは、少なくとも２つの出力信号を生成するようにいくつかの外部駆動信号によって駆動される。実施形態として、図５のＧＯＡ回路は、Ｎ個のＧＯＡユニットが、複数のステージに対してステージ毎に１つずつ直列にカスケード接続されるように、1ステージ目のＧＯＡユニットＧＯＡ＿１からＮステージ目のＧＯＡユニットＧＯＡ＿Ｎまでカスケード接続されることにより形成され、ＡＭＯＬＥＤ表示パネルの画素マトリックスのＮ行の発光をそれぞれ制御するためのＮ組の駆動信号をそれぞれ生成する。Ｎ個のＧＯＡユニットのうちのいずれか１つは、ｎステージ目のＧＯＡユニットと記述されることができ、Ｎは、ディスプレイパネルのピクセル解像度に依存する整数であり、ｎは、１からＮまで変化する。以下の図７に示すように、各ＧＯＡユニットは、第１電源端子ｐｓ１、第２電源端子ｐｓ２、クロック信号端子ｃｌｋｊ（ｊは１からJまで変化し、Ｊは１より大きい整数である）、入力端子Ｉｎ、リセット端子Ｒｓ、第１出力端子Ｏｕｔ、第２出力端子ＰＤｏを有する。
より具体的には、図5に示すように、第１電源端子ｐｓ１は、高レベルの電圧信号Ｖｄｄが供給される第１電圧線に接続されている。第２電源端子pｓ２は、低レベルの電圧信号Ｖｓｓが供給される第２電圧線に接続されている。第１電圧線および第２電圧線は、カスケード接続されたすべてのＧＯＡユニットによって共有される。電圧信号ＶｄｄおよびＶｓｓの両方は、外部コントローラからの外部電圧線を介して供給され、ＧＯＡ回路におけるすべてのＧＯＡユニットによって共有される。外部とは、表示パネルのレイアウト領域の外にあることを意味する。コントローラは、ディスプレイパネルの近くに配置されたＩＣチップまたはモジュールとして提供されてもよい。
一実施形態では、N個のＧＯＡユニットは、直列に接続されたＭ組に分割されてもよく、各組は、連続して直列にカスケード接続されたＪ個のＧＯＡユニットを含む。ＭとＪは整数である。Ｍ×Ｊ＝Ｎである。図５は、Ｊ＝４の場合の例を示す。他の代替の構成も可能であり、例えば、Ｊは６つのクロック信号に関する６であってもよい。１組内の４つのＧＯＡユニットの各々は、クロック信号Ｃｌｋ＿ｊが供給される１つのクロック信号線に個別に接続された１つのクロック信号端子ｃｌｋｊを有し、ｊが１からＪまで変化する。例えば、ＧＯＡ＿１の端子ｃｌｋ１は、クロック信号Ｃｌｋ＿１が供給される第１クロック信号線に接続された。同様に、端子ｃｌｋ２、ｃｌｋ３、ｃｌｋ４は、それぞれＣｌｋ＿２、Ｃｌｋ＿３、Ｃｌｋ＿４が供給される第２、第３、第４クロック信号線に接続された。Ｍ組（直列にカスケード接続されたＮ個のＧＯＡユニット）のうち異なる組のＧＯＡユニットのクロック信号端子は、同じ４つのクロック信号線にそれぞれ接続された。
図６は、本開示の実施形態による、図５の直列にカスケード接続されたＧＯＡ回路を動作させるための複数の制御信号のタイミング波形である。図６に示すように、４つのクロック信号Ｃｌｋ＿１、Ｃｌｋ＿２、Ｃｌｋ＿３、およびＣｌｋ＿４は、外部コントローラから１組内の４つのＧＯＡユニットに時系列的に供給され、いずれかのクロック信号が該いずれかのクロック信号前のクロック信号に対する時間遅延を有する。また、次の組の４つのＧＯＡユニットには、同じ４つのクロック信号がそれぞれ出力される。前記クロック信号のタイミングパターンは、最後の組またはＭ組目の最後または４番目のＧＯＡユニットに最後のクロック信号Ｃｌｋ＿４が出力されるまでに維持される。
実施形態として、ＧＯＡ回路は、ｎ－２個の入力構成とｎ＋２個のリセット構成とを有するように、Ｎ個のＧＯＡユニットが直列にカスケード接続されるように構成される。具体的には、各第ｎのＧＯＡユニットの入力端子Ｉｎは、出力信号Ｖｏｕｔ＿ｎ－２を第ｎのＧＯＡユニットに対する入力信号として受信するように、直列にカスケード接続された第ｎ－２のＧＯＡユニットの第１出力端子Ｏｕｔに内部信号線を介して接続される。また、第ｎのＧＯＡユニットのリセット端子は、出力信号Ｖｏｕｔ＿ｎ＋ ２を第ｎのＧＯＡユニットに対するリセット信号として受信するように、直列にカスケード接続された第ｎ＋ ２のＧＯＡユニットの第１出力端子Ｏｕｔに別の内部信号線を介して接続される。直列にカスケード接続された最初の２つのＧＯＡユニット（ＧＯＡ＿１およびＧＯＡ＿２）について、入力端子Ｉｎは、コントローラからの開始信号を外部から受信するように構成される。
実施形態として、図5に示すように、各第ｎのＧＯＡユニットの第１出力端子Ｏｕｔは、第１駆動信号Ｖｏｕｔ＿ｎを出力するための出力信号線に接続されている。各第ｎのＧＯＡユニットの第２出力端子PDoは、第２駆動信号Ｖｐｄ＿ｎを出力するための他の出力信号線に接続されている。なお、ここでいう駆動信号は、いずれも一定期間内に出力される高レベルのパルス電圧と、別の一定期間内に出力される低レベル信号であり、別の一定期間内は、制御目的を達成するための１組の複数の駆動信号のうち別の駆動信号に対する特定のタイミングに依存する。
図６に示すように、第１出力信号Ｖｏｕｔ＿ｎと第２出力信号Ｖｐｄ＿ｎは、図５のＧＯＡ回路におけるＮ個のＧＯＡユニットのＭ組のうち１つの組におけるＪ個のクロック信号Ｃｌｋ＿ｊ（ｊ＝１，２，３，４）のうち該当する１つのクロック信号に従って設定されたタイミングに基づいて生成される。図６のタイミング波形によれば、第１クロック信号Ｃｌｋ＿１から第４クロック信号Ｃｌｋ＿４まで時間遅延を順次に有する４つのクロック信号Ｃｌｋ＿１、Ｃｌｋ＿２、Ｃｌｋ＿３、Ｃｌｋ＿４は、それぞれ各組の４つのＧＯＡユニットに順次に供給され、４つの第１出力信号Ｖｏｕｔ＿１、Ｖｏｕｔ＿２ 、Ｖｏｕｔ＿３、およびＶｏｕｔ＿４は、それぞれ４つのクロック信号と同相となるように組内の４つのＧＯＡユニットによって時間的に順次に生成される。Ｖｏｕｔ＿１は、時間帯ｔ１の開始時に立ち上がりを有し、Ｖｏｕｔ＿２は、次の時間帯ｔ２の開始時に立ち上がりを有し、Ｖｏｕｔ＿３は、次の時間帯ｔ３の開始時に立ち上がりを有し、Ｖｏｕｔ＿４は、次の時間帯ｔ４の開始時に立ち上がりを有する。４つのクロック信号Ｃｌｋ＿１、Ｃｌｋ＿２、Ｃｌｋ＿３、およびＣｌｋ＿４によるこのタイミングに従って、４つのＧＯＡユニットは、それぞれ対応する４つの第１出力信号Ｖｏｕｔ＿１、Ｖｏｕｔ＿２、Ｖｏｕｔ＿３、Ｖｏｕｔ＿４に対して時間遅延を有するような４つの第２出力信号Ｖｐｄ＿１、Ｖｐｄ＿２、Ｖｐｄ＿３、およびＶｐｄ＿４も生成する。特に、４つの第２出力信号の立ち上がりは、それぞれ第１出力信号Ｖｏｕｔ＿１、Ｖｏｕｔ＿２、Ｖｏｕｔ＿３、Ｖｏｕｔ＿４の４つの立ち下がりと同相である。ＧＯＡユニットのＭ個の組のうち残りの組についても、このパターンが繰り返される。一般的に、第ｎのＧＯＡユニットの第１出力信号Ｖｏｕｔ＿ｎは、第ｎ－１のＧＯＡユニットの第１出力信号Ｖｏｕｔ＿ｎ－１に対する時間遅延を有し、第１出力信号Ｖｏｕｔ＿ｎが低レベルの信号になると、第２出力信号Ｖｐｄ＿ｎは、高レベルになる。
図７は、本開示の実施形態による、図５のＧＯＡ回路におけるＧＯＡユニットの回路構成である。図７のＧＯＡユニットの回路構成は、基本的に図３のＧＯＡユニットと同様であり、１０個のトランジスタＴ１～端子Ｔ１０と、１つのコンデンサＣとを備え、入力端子Ｉｎと、リセット端子Ｒｓと、クロック信号端子ｃｌｋｊと、第１電源端子ｐｓ１と、第２電源端子ｐｓ２と、第１出力端子Ｏｕｔと、第２出力端子ＰＤｏとが配置され、さらに、少なくてもプルアップノードＰＵ及びプルダウンノードＰＤを含む。ＧＯＡユニットの入力信号、リセット信号、電源信号、またはクロック信号は、図５に示す信号線構成及び図６で定義された信号タイミングに従って供給される。図３に示す回路と比較すると、図７のＧＯＡユニットは、ゲート駆動信号を第１出力信号Ｖｏｕｔ＿ｎとして出力する第１出力端子Ｏｕｔが設けられていることだけでなく、そのプルダウンノードＰＤから接続される、ノード電圧信号を第２出力信号Ｖｐｄ＿ｎとして出力する第２出力端子ＰＤｏが設けられている点で異なっている。図５に示すように、ＧＯＡ回路のＮ個のＧＯＡユニットのすべては、ＡＭＯＬＥＤディスプレイパネルの画素マトリクスの発光を制御するためのＮ組の駆動信号をそれぞれ提供するように、マルチステージ出力として構成される。各組の駆動信号は、少なくとも２つ（例えば、３つ）の駆動信号を含む。出力構成の別の実施例では、Ｎ個のＧＯＡユニットの各々は、少なくとも２つ（例えば３つ）の駆動信号をそれぞれＡＭＯＬＥＤディスプレイパネルの画素マトリクスにおける１行の各ＡＭＯＬＥＤ画素回路に供給するための少なくとも２つ（例えば３つ）の出力信号線に関連つけられている。各第ｎのＧＯＡユニットに関連する第１出力信号線は、第ｎ－１のＧＯＡユニットの第１出力端子からの第１出力信号Ｖｏｕｔ＿ｎ－１である第１駆動信号を提供するように構成される。第ｎのＧＯＡユニットに関連する第２出力信号線は、第ｎのＧＯＡユニットの第１出力端子からの第１出力信号Ｖｏｕｔ＿ｎである第２駆動信号を提供するように構成される。第ｎのＧＯＡユニットに関連する第３出力信号線は、第ｎのＧＯＡユニットの第２出力端子からの第２出力信号Ｖｐｄ＿ｎである第３駆動信号を提供するように構成される。マルチステージ出力構成の例外として、第１のＧＯＡユニットに関連する第１出力信号線が、開始信号Ｖｓｔｖを第１駆動信号として直接に伝達するように構成される。
本開示のＧＯＡ回路（図５）と図４に示すＧＯＡ回路とを比較すると、図５のＧＯＡ回路は、ＧＯＡ回路の各ステージに、１つの駆動信号Ｖｏｕｔ＿ｎだけでなく、２つの追加駆動信号が提供されるように有利に構成されている。第１追加駆動信号は、直列にカスケード接続された前ステージのＧＯＡユニットの第１出力端子から出力されるＶｏｕｔ＿ｎ－１である。第２追加駆動信号は、直列にカスケード接続された本ステージのＧＯＡユニットの第２出力端子から出力されるＶｐｄ＿ｎである。２つの追加駆動信号は、図５のＧＯＡ回路によって内部的に生成される。図４におけるＧＯＡ回路によって生成されるものではなく２つの外部信号線からの２つの信号であるＳ１、Ｓ３とは異なっている。したがって、これらの駆動信号、すなわちＶｏｕｔ＿ｎ－１、Ｖｏｕｔ＿ｎ、Ｖｐｄ＿ｎが内部信号線を介してＡＭＯＬＥＤ画素回路（以下に示す）に供給されるので、少なくとも２つの外部信号線を削減することができる。
図８は、本開示の実施形態による、図５のＧＯＡ回路によって駆動されるＡＭＯＬＥＤ画素の回路構成である。ＡＭＯＬＥＤ画素の回路構成は、図1と実質的に同じであり、５個のトランジスタＭ１～Ｍ５と、２つのコンデンサＣ１及びＣＯＥＬＤとを備え、電流源電圧Ｖｄｄ、３つの電圧源電圧Ｖｒｅｆ、Ｖｏｆｆ、Ｖｓｓが供給され、データ信号Ｖｄａｔａに基づいて発光ダイオードＯＬＥＤを発光するように制御するように、３つの駆動信号によって駆動される。図８に示すＡＭＯＬＥＤ画素は、２つの外部駆動信号Ｓ１およびＳ３を、残りの駆動信号Ｓ２を提供するための同一ＧＯＡ回路からの２つの内部駆動信号に置き換える点で、図１の従来の画素回路とは異なる。信号Ｓ１は第１駆動信号Ｖｏｕｔ＿ｎ－１に置き換えられ、信号Ｓ３は第３駆動信号Ｖｐｄ＿ｎに置き換えられる。信号Ｓ２は、第２駆動信号Ｖｏｕｔ＿ｎによる信号と同一である。すべての駆動信号は、図５のＧＯＡ回路における各ＧＯＡユニットに対する１組の駆動信号として生成される。
図９は、本開示の実施形態による、図８のＡＭＯＬＥＤ画素を動作させるためのタイミング波形である。このタイミング波形は、３つの駆動信号Ｓ１、Ｓ２、Ｓ３を、ＡＭＯＬＥＤディスプレイパネルの画素マトリクスにおけるｎ行目のＡＭＯＬＥＤ画素回路に対してＧＯＡ回路により完全に内部的に生成されたＶｏｕｔ＿ｎ－１、Ｖｏｕｔ＿ｎ、Ｖｐｄ＿ｎに置き換えた以外に、基本的に図２のタイミング波形と同様である。特に、第１行の画素回路を駆動するために、第１駆動信号は直接に開始信号Ｖｓｔｖであるべきであることに注意されたい。
図７に示すＧＯＡユニットおよび図６に示す対応のタイミング波形を参照すると、図５のＧＯＡ回路が図９のタイミングに基づいて図８のＡＭＯＬＥＤ画素を駆動するための３つの駆動信号の組を生成することをさらに詳細的に示すことができる。実際には、各組の駆動信号は、ＡＭＯＬＥＤディスプレイパネル内の画素マトリクスにおける１行のＡＭＯＬＥＤ画素回路のすべてを駆動するために印加される。簡略化のために、１つのＡＭＯＬＥＤ画素回路のみが図８に示されている。
直列にカスケード接続された第１のＧＯＡユニットＧＯＡ＿１のプリチャージ期間である時間帯ｔ０（図６）では、第１のＧＯＡユニットＧＯＡ＿１（図７）の入力端子Ｉｎに高レベル信号である入力信号Ｖｓｔｖが供給される。トランジスタＴ１は、プルアップノードＰＵを高レベル電圧にプルアップするようにオンされる。これにより、トランジスタＴ３、Ｔ９、Ｔ１０がオンする。トランジスタＴ７のソースおよびトランジスタＴ８のゲートの電位レベルは、すべて低レベル電圧Ｖｓｓの電位レベルにプルダウンされる。プルダウンノードＰＤも低レベル電圧Ｖｓｓにプルダウンされる。この期間において、ＶｓｔｖはＡＭＯＬＥＤ画素回路（図８）に対する第１組の駆動信号における第１の駆動信号として伝達されてトランジスタＭ５をオンさせる。Ｍ５がオンして固定電圧ＶｏｆｆがノードN３に書き込まれる（図８）。
時間帯ｔ１（図６）では、ＶｓｔｖとＣｌｋ＿１が高レベル信号として供給される。第１のＧＯＡユニットＧＯＡ＿１は、ＡＭＯＬＥＤ画素回路（図８）が受信する第２駆動信号として、第１出力端子Ｏｕｔを介して出力されるゲート駆動信号Ｖｏｕｔ＿１を生成する。第２駆動信号Ｖｏｕｔ＿１に対する第１駆動信号Ｖｓｔｖのタイミングは、図３に示す信号Ｓ２に対する信号Ｓ１のタイミングと全く同じである。高レベル信号である第２駆動信号Ｖｏｕｔ＿１は、ノードN１の電位レベルが固定電圧Ｖｒｅｆの電位レベルに設定され、かつノードＮ２の電位レベルがデータ信号Ｖｄａｔａの電位レベルに設定されるようにトランジスタＭ２、Ｍ３をオン状態にする。このとき、１行の全てのＡＭＯＬＥＤ画素回路は、ノードN１、Ｎ２、N３のそれぞれの電位レベルを設定するために初期化される。初期化後、トランジスタＭ１をオンして、ノードN３を充電する準備が整う。Ｖｏｕｔ＿１の高レベル信号も、第３のＧＯＡユニットＧＯＡ＿３の入力信号として入力され、対応するプルアップノードＰＵを高レベルにプルアップして、第３のＧＯＡユニットＧＯＡ＿３のプリチャージ期間を開始する。
時間帯ｔ２において、第１クロック信号Ｃｌｋ＿１は高レベル信号のままであり、Ｖｏｕｔ＿１を高レベルの信号に維持する。Ｖｓｔｖが低レベルに変化するとＭ５がオフになる。ＡＭＯＬＥＤ画素回路内のトランジスタＭ２およびＭ３はオンのままである。ノードＮ２には、データ信号Ｖｄａｔａの電位レベルが供給される。ノードN３はトランジスタＭ１を介して充電され、N３の電位レベルがＶｒｅｆ－Ｖｔｈに達する。ここで、ＶｔｈはトランジスタＭ１の閾値電圧である。１行の各画素回路について、ノードＮ２とノードN３との間の電位差は、ＶＮ２－ＶＮ３＝Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔｈ）＝Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈと表すことができる。この時間帯では、第２クロック信号Ｃｌｋ＿２が高レベルの信号として供給され、時間帯ｔ１においてＶｓｔｖによりプルアップされた第２のＧＯＡユニットＧＯＡ＿２のプルアップノードＰＵは、依然としてＶｏｕｔ＿２を、第２クロック信号Ｃｌｋ＿２と同相の信号として出力することができる。第３のＧＯＡユニットのノードＰＵの電位レベルは高レベルに維持される。
時間帯ｔ３では、ＧＯＡユニットがリセットを行い、ＡＭＯＬＥＤ画素回路のＯＬＥＤが発光駆動される。第３クロック信号Ｃｌｋ＿３は、高レベル信号となる。その結果、第３のＧＯＡユニットＧＯＡ＿３は、Ｖｏｕｔ＿３を高レベル信号として出力する。図５によれば、Ｖｏｕｔ＿３は、第１のＧＯＡユニットＧＯＡ＿１のリセット信号として使用される。そして、ＧＯＡ＿１のトランジスタＴ２およびＴ４がオンされ、プルアップノードＰＵの電位レベル及び出力（Ｖｏｕｔ＿１）が低レベル電圧Ｖｓｓにプルダウンされる。同時に、ＧＯＡ＿１のプルダウンノードＰＤは、ＡＭＯＬＥＤ画素回路（図８）が受信する第３駆動信号Ｖｐｄ＿１として端子ＰＤｏを介して出力される高レベル電圧までプルアップされる。Ｖｐｄ＿１は、ＶＮ２＝ＶＮ１とするようにトランジスタＭ４をオンにして、Ｍ１のゲート・ソース間電圧Ｖｇｓ=ＶＮ１－ＶＮ３＝Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈとする。ＯＬＥＤは、オン電流Ｉ＝ｋ（Ｖｄａｔａ－Ｖｒｅｆ）２が流れるとオンになることにより、Ｍ１の閾値電圧が実質的に補償されるとともに、発光が誘発される。第３駆動信号Ｖｐｄ＿１の電圧レベル及びタイミングは、図３に示された外部信号Ｓ３と同様に、ＯＬＥＤを発光状態にすることができる。
したがって、第１ＧＯＡユニットからの、ＡＭＯＬＥＤディスプレイパネルにおける１行目のＡＭＯＬＥＤ画素回路を駆動するための３つの駆動信号Ｖｓｔｖ、Ｖｏｕｔ＿１、およびＶｐｄ＿１は、図９で設定されたタイミング要件に完全に適合することが十分に確認された。同様に、第ｎのＧＯＡユニットの各々について、３つの駆動信号Ｖｏｕｔ＿ｎ－１、Ｖｏｕｔ＿ｎおよびＶｐｄ＿ｎは、ＡＭＯＬＥＤディスプレイパネルにおけるｎ行目のＡＭＯＬＥＤ画素回路を駆動するためのタイミングに完全に適合する。２つの駆動信号Ｓ１およびＳ３を提供するための外部信号線は必要ではなくなった。
別の態様では、本開示は、本開示による複数のステージに直列にカスケード接続されたＮ個のＧＯＡユニットからなるＧＯＡ回路の１ステージにより生成された、第１駆動信号、第２駆動信号、および第３駆動信号を含む少なくとも２つ（例えば、３つ）の駆動信号によって、一定のタイミングに従って駆動されるように構成されるＡＭＯＬＥＤディスプレイパネルの画素回路を提供する。ＧＯＡ回路の1ステージは、対応して１行の画素回路を駆動するためのものである。１行内のどの画素回路も、対応するステージの同じ少なくとも２つ（例えば、３つ）の駆動信号を受信する。ＧＯＡ回路における複数のステージに直列にカスケード接続されたＧＯＡユニットのうち各ｎステージ目のＧＯＡユニットについて、少なくとも２つ（例えば３つ）の駆動信号のうち第１駆動信号は、前のｎ－１ステージ目のＧＯＡユニットの第１駆動信号であり、少なくとも２つ（例えば３つ）の駆動信号のうち第２駆動信号は、本ｎステージ目のＧＯＡユニットの第１出力信号であり、少なくとも２つ（例えば３つ）の駆動信号のうち第３駆動信号は、本ｎステージ目のＧＯＡユニットの第２出力信号である。
一実施形態では、少なくとも２つ（例えば３つ）の駆動信号は、（画像の１ラインの）各画素の駆動周期に基づくタイミングに従って供給される。駆動周期の第１時間帯において、第１駆動信号は、第１時点から開始する高レベルのパルス電圧として供給され、第２駆動信号は、最初に低レベル信号になり、そして第１時間帯における第１時点よりも時間的に遅い第２時点から高レベルのパルス電圧になるように供給される。第３駆動信号は、低レベル信号として供給される。第１時間帯の後の第２時間帯において、第１駆動信号は低レベル信号となり、第２駆動信号は高レベルのパルス電圧のままであり、第３駆動信号は低レベル信号のままである。第２時間帯の後の第３時間帯において、第１駆動信号は低レベルのままであり、第２駆動信号は低レベル信号となり、第３駆動信号は高レベル信号となる。
画素回路には、第１外部電圧Ｖｒｅｆ、第２外部電圧Ｖｏｆｆ、データ信号Ｖｄａｔａが供給される。図８に示すように、画素回路は、電流源の高レベル電圧Ｖｄｄが供給されるドレインと、第１ノードＮ１に結合されるゲートと、第３ノードN３に結合されるソースとを有する第１トランジスタＭ１を含む。画素回路は、第１外部電圧Ｖｒｅｆが供給されるドレインと、タイミングに基づいて第２駆動信号を受信するゲートと、第１ノードＮ１に結合されるソースとを有する第２トランジスタＭ２を含む。画素回路は、タイミングに基づいてデータ信号Ｖｄａｔａが供給されるドレインと、第２駆動信号を受信するゲートと、第２ノードＮ２に結合されるソースとを有する第３トランジスタＭ３をさらに含む。また、画素回路は、第１ノードＮ１に結合されるドレインと、タイミングに基づいて第３駆動信号を受信するゲートと、第２ノードＮ２に結合されるソースとを有する第４トランジスタＭ４を含む。また、画素回路は、第２外部電圧Ｖｏｆｆが供給されるドレインと、タイミングに基づいて第１駆動信号を受信するゲートと、第３ノードＮ３が結合されるソースとを有する第５トランジスタＭ５を含む。画素回路はさらに、第２ノードＮ２に結合される第１端子と第３ノードＮ３に結合される第２端子とを有する第１コンデンサＣ１を含む。なお、画素回路は、第３ノードN３に結合される第１端子と、低レベル電圧Ｖｓｓが供給される第２端子とを有する第２コンデンサＣＯＬＥＤを含む。さらに、画素回路は、第３ノードN３に結合されるアノードと、低レベル電圧Ｖｓｓが供給されるカソードとを有する発光ダイオードを含む。発光ダイオードは有機発光ダイオード（ＯＬＥＤ）である。
さらに別の態様では、本開示は、Ｎ行に配列された画素マトリクスに結合されたＧＯＡ回路を含むＡＭＯＬＥＤディスプレイパネルを提供し、そのうち、各行の画素は図８に示す複数の画素回路を含む。Ｎ行のうち１行の各画素回路は、それぞれＧＯＡ回路により適切なタイミングに従って２つの共通の外部電圧とデータ電圧を使用して内部的に生成されたＮ組の駆動信号のうち１組の駆動信号によって駆動される。
さらに別の態様では、本開示は、本明細書に記載のＡＭＯＬＥＤディスプレイパネルを有するディスプレイ装置を提供する。適切なディスプレイ装置の例としては、電子ペーパー、携帯電話、タブレットコンピュータ、テレビジョン、モニタ、ノートブックコンピュータ、デジタルアルバム、ＧＰＳなどが挙げられるが、これらに限定されない。
さらに別の態様において、本開示は、ＡＭＯＬＥＤ画素回路を駆動するための方法を提供する。この方法は、図８に示すＡＭＯＬＥＤ画素を提供するとともに、直列にカスケード接続された１からＮまでのＮ個のＧＯＡユニットを含むＧＯＡ回路を形成することによりＮ組の駆動信号を出力するステップを含む。この方法は、各ＧＯＡユニットが少なくとも２つ（例えば３つ）の駆動信号を出力するように、Ｎ組の駆動信号の各ｎ組目の駆動信号のうち、開始信号である第１駆動信号を除いた第１駆動信号を、ｎ－１ステージ目のＧＯＡユニットの第１出力端子から第１出力線に出力するステップをさらに含む。さらに、この方法は、各ｎ組目の駆動信号の第２駆動信号を、ｎステージ目のＧＯＡユニットの第１出力端子から第２出力線に出力するステップを含む。この方法はさらに、各ｎ組目の駆動信号の第３駆動信号を、ｎステージ目のＧＯＡユニットの第２出力端子から第３出力線に出力するステップを含む。さらに、この方法は、第１出力線を第１制御線に結合することにより、第１駆動信号を第５トランジスタのゲートに供給するステップを含む。この方法はまた、第２出力線を第２制御線に結合することにより、第２駆動信号を第２トランジスタおよび第３トランジスタのゲートに供給するステップを含む。さらに、この方法は、第３出力線を第３制御線に結合することにより、第３駆動信号を第４トランジスタのゲートに供給するステップを含む。
特定の実施形態では、この方法は、開始信号及びＧＯＡ回路を駆動するための１組のクロック信号を印加して、画素回路を駆動する要件を満たすタイミングに従って第１駆動信号、第２駆動信号、および第３駆動信号を生成するステップを含む。タイミングの第１時間帯において、第１駆動信号は、第１時点から開始する高レベルのパルス電圧として提供され、第２駆動信号は、最初に低レベル信号になり、そして第１時間帯における第１時点よりも時間的に遅い第２時点から高レベルのパルス電圧になるように供給される。第３駆動信号は、低レベル信号として供給される。第１時間帯の後の第２時間帯において、第１駆動信号は低レベル信号となり、第２駆動信号は高レベルのパルス電圧のままであり、第３駆動信号は低レベル信号のままである。第２時間帯の後の第３時間帯において、第１駆動信号は低レベルのままであり、第２駆動信号は低レベル信号となり、第３駆動信号は高レベル信号となる。
本発明の実施形態に対する前記の説明は、例示および説明のために提示されたものである。本発明を包括的な、または精確的な形態に限定することを意図するものではない。したがって、前記の説明は、限定的ではなく例示的なものとみなされるべきである。明らかに、当業者には複数の修正および変更が明らかであろう。実施形態は、当業者が本発明を理解するように本発明の原理および最良の形態の実用的な適用を説明するために選択して説明され、本発明は、様々な実施形態に適用可能であり、本発明の様々な変更が、想定された特定の応用または実施に適している。本発明の範囲は、添付の特許請求の範囲およびそれらの均等物によって定義されることが意図されており、ただし、すべての用語は、特に明記しない限り、最も広い合理的な意味である。したがって、「発明」、「本発明」などの用語は、特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施形態への言及は本発明の限定や制限を意味するものではない。本発明は、添付の特許請求の範囲の精神および範囲によってのみ限定される。さらに、これらの請求項は、名詞または要素の前に「第１」、「第２」などを使用する可能性がある。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって改変される要素の数に制限を与えるものと解釈されるべきではない。記載された利点および利益は、本発明のすべての実施形態に適用されるわけではない。以下の請求項によって定義される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。さらに、本開示における要素および構成要素は、その要素または構成要素が以下の請求項において明示的に列挙されているかどうかにかかわらず、公衆に専用されることを意図していない。

Claims (10)

  1. 複数のステージに対してステージ毎に１つずつ直列にカスケード接続され、ＡＭＯＬＥＤディスプレイパネルの１行の画素回路を駆動するために、タイミング配列の少なくとも２つの駆動信号をステージ毎に生成するように構成される複数のＧＯＡユニットを備え、
    いずれかのステージの前記少なくとも２つの駆動信号が、本ステージのＧＯＡユニットからの少なくとも１つの出力信号と、前記いずれかのステージ前のステージのＧＯＡユニットからの少なくとも１つの出力信号とを含み、
    前記複数のＧＯＡユニットは、第１のＧＯＡユニットから第ＮのＧＯＡユニットまでのＮ個のＧＯＡユニットを含み、各ｎステージ目のＧＯＡユニットは、Ｎ個のＧＯＡユニットから選択され、Ｎが２より大きい整数であり、ｎが１からＮまで変化し、
    前記ＧＯＡユニットが、高レベルの電源電圧を受信するように構成される第１電源端子と、低レベルの電源電圧を受信するように構成される第２電源端子と、クロック信号を受信するように構成されるクロック信号端子と、前のステージのうち一つのステージのＧＯＡユニットからの出力信号を入力端子の入力信号として受信するように構成される入力端子と、後のステージのうち一つのステージのＧＯＡユニットからの出力信号をリセット端子のリセット信号として受信するように構成されるリセット端子と、ゲート駆動信号を出力するように構成される第１出力端子と、及びノード電圧信号を出力するように構成される第２出力端子を含み、
    Ｎ個のＧＯＡユニットのうち１ステージ目のＧＯＡユニットおよび２ステージ目のＧＯＡユニットの入力端子は、それぞれコントローラによって提供される開始信号を１ステージ目のＧＯＡユニットおよび２ステージ目のＧＯＡユニットの入力信号として受信するように構成され、
    １ステージ目における少なくとも２つの駆動信号は、第１駆動信号、第２駆動信号、および第３駆動信号を含み、
    第１駆動信号が開始信号であり、第２駆動信号が１ステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、第３駆動信号が１ステージ目のＧＯＡユニットの第２出力端子からのノード電圧信号であり、
    直列にカスケードされたＮ個のＧＯＡユニットは、直列にカスケード接続されたＭ組のＧＯＡユニットを含み、
    Ｍ組のＧＯＡユニットの各組は、直列にカスケード接続されたＪ個のＧＯＡユニットを含み、
    各組のＪ個のＧＯＡユニットの各々は、
    入力端子に共通に結合されたゲートおよび第１端子、プルアップノードに結合された第２端子を有する第１トランジスタと、
    リセット端子に結合されたゲート、プルアップノードに結合された第１端子、及び第３外部電圧線に結合された第２端子を有する第２トランジスタと、
    プルアップノードに結合されたゲート、Ｋ個のクロック信号線のうち１つに結合された第１端子、および第１出力端子に結合された第２端子を有する第３トランジスタと、
    リセット端子に結合されたゲート、第１出力端子に結合された第１端子、および第３外部電圧線に結合された第２端子を有する第４トランジスタと、
    プルダウンノードに結合されたゲート、プルアップノードに結合された第１端子、および第３外部電圧線に結合された第２端子を有する第５トランジスタと、
    プルダウンノードに結合されたゲート、第１出力端子に結合された第１端子、および第３外部電圧線に結合された第２端子を有する第６トランジスタと、
    第２外部電圧線に共通接続されたゲートおよび第１端子、ならびにプルダウン制御ノードに結合された第２端子を有する第７トランジスタと、
    プルダウン制御ノードに結合されたゲート、第２外部電圧線に結合された第１端子、およびプルダウンノードに結合された第２端子を有する第８トランジスタと、
    プルアップノードに結合されたゲート、プルダウン制御ノードに結合された第１端子、および第３外部電圧線に結合された第２端子を有する第９トランジスタと、
    プルアップノードに結合されたゲート、プルダウンノードに結合された第１端子、および第３外部電圧線に結合された第２端子を有する第１０トランジスタと、
    プルアップノードに結合された第１端子と第１出力端子に結合された第２端子を有するコンデンサと
    を備える
    ことを特徴とするＧＯＡ回路。
  2. 請求項１に記載のＧＯＡ回路において、
    ｎステージ目のＧＯＡユニットの入力端子は、ｎ－２ステージ目のＧＯＡユニットからの出力信号を入力信号として受信するように構成され、
    ｎステージ目のＧＯＡユニットのリセット端子は、ｎ＋２ステージ目のＧＯＡユニットの出力信号をリセット信号として受信するように構成されている
    ことを特徴とするＧＯＡ回路。
  3. 請求項１に記載のＧＯＡ回路において、
    ｎステージ目における少なくとも２つの駆動信号は、第１駆動信号、第２駆動信号及び第３駆動信号を含み、ｎは、２<ｎ≦Ｎであり、
    第１駆動信号は、ｎ－１ステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、
    第２駆動信号は、ｎステージ目のＧＯＡユニットの第１出力端子からのゲート駆動信号であり、
    第３駆動信号は、ｎステージ目のＧＯＡユニットの第２出力端子からのノード電圧信号である
    ことを特徴とするＧＯＡ回路。
  4. 請求項１に記載のＧＯＡ回路において、
    開始信号を供給する第１外部電圧線と、
    Ｎ個のＧＯＡユニットそれぞれの第１電源端子に共通に接続され、高レベルの電源電圧を供給する第２外部電圧線と、
    Ｎ個のＧＯＡユニットそれぞれの第２電源端子に共通に接続され、低レベルの電源電圧を供給する第３外部電圧線と、
    Ｍ組の各々におけるＪ個のＧＯＡユニットのクロック信号端子にそれぞれ接続され、Ｊ個のクロック信号を供給するＪ個のクロック信号線と
    をさらに備えることを特徴とするＧＯＡ回路。
  5. 請求項１に記載のＧＯＡ回路において、
    プルダウンノードは、第２出力端子で出力されるノード電圧信号がプルダウンノードでの電圧レベルに等しくなるように、第２出力端子に結合される
    ことを特徴とするＧＯＡ回路。
  6. 請求項４に記載のＧＯＡ回路において、
    前記Ｊ個のクロック信号は、第１クロック信号から第Ｊのクロック信号として順に供給され、後続のクロック信号がいずれも時間遅延を有し、第１のクロック信号は、開始信号に対して時間遅延を有するように供給される
    ことを特徴とするＧＯＡ回路。
  7. 請求項６に記載のＧＯＡ回路において、
    時間遅延は１つのクロック周期の１／Ｊとなり、
    各クロック信号は、１つのクロック周期内において１つの高レベルパルス電圧があるように供給される
    ことを特徴とするＧＯＡ回路。
  8. 請求項３に記載のＧＯＡ回路において、
    ｎステージ目における第１駆動信号は、画素駆動周期の第１時間帯の第１時点で第１立ち上がりを有する高レベルのパルス電圧であり、ｎステージ目における第１駆動信号は、ｎ－１ステージ目のＧＯＡユニットに供給されるクロック信号と同相であり、
    ｎステージ目における第２駆動信号は、第１時間帯の第２時点で第２立ち上がりを有する高レベルのパルス電圧であり、ｎステージ目における第２駆動信号は、ｎステージ目のＧＯＡユニットに供給されるクロック信号と同相であり、
    第２時点が第１時点よりも時間的に遅いものであり、
    ｎステージ目における第３駆動信号は、第１時間帯における低レベル信号であり、第３駆動信号は、ｎステージ目のＧＯＡユニットのプルダウンノード電圧と同じである
    ことを特徴とするＧＯＡ回路。
  9. 請求項８に記載のＧＯＡ回路において、
    第１時間帯が終了して画素駆動周期の第２時間帯が開始する第３時点で第１駆動信号が低レベル信号となり、第３時点が第２時点よりも時間的に遅いものであり、
    第２駆動信号は、第２時間帯中に高レベルのパルス電圧に維持され、
    第３駆動信号は、第２時間帯中に低レベル信号に維持される
    ことを特徴とするＧＯＡ回路。
  10. 請求項９に記載のＧＯＡ回路において、
    第１駆動信号は、画素駆動周期の第３時間帯中に低レベル信号に維持され、第３時点が第２時点よりも時間的に遅いものであり、
    第２駆動信号は、第２時間帯が終了して第３時間帯が開始する第４時点で低レベル信号となり、
    第３駆動信号は第４時点で高レベル信号となり、かつ第３時間帯中に高レベル信号に維持される
    ことを特徴とするＧＯＡ回路。
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