CN106782267B - 一种移位寄存器、其驱动方法、栅极驱动电路及显示面板 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示面板，包括：第一控制模块、第二控制模块、第三控制模块、输入模块、第一复位模块、第一驱动信号输出模块、第二驱动信号输出模块以及级联信号输出模块；其中，通过上述八个模块的相互配合，提供了一种新的移位寄存器，从而可以输出两种驱动信号。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示面板

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示面板。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的每个像素中的显示TFT进行扫描驱动。

目前，显示面板一般采用图1所示结构中的显示晶体管TFT1为像素充电，显示晶体管TFT1对应的移位寄存器输出的驱动信号的时序图如图2所示。其中，在显示一帧时间OneFrame内，显示晶体管TFT1仅在驱动信号为高电位时开始，即时间t时开启，其余时间均为关闭状态。由于显示晶体管TFT1需要承受负向高温与光照偏置影响，导致显示晶体管TFT1的阈值电压会负向漂移，严重时甚至会导致显示晶体管TFT1不能正常关闭，从而造成显示异常。为了对显示晶体管TFT1进行负向高温与光照偏置的补偿，技术人员在显示面板中的每个像素中分别设置两个显示晶体管，如图3所示，显示面板还包括：多个像素单元、与每行像素单元对应的两条栅线Gate1a、Gate1b以及与每列像素对应的数据线Data；其中，每个像素单元包括：显示晶体管TFT1a与显示晶体管TFT1b。显示晶体管TFT1a的栅极与栅线Gate1a相连，源极与数据线 Data相连用于接收数据线Data上的数据信号，漏极与显示晶体管TFT1b的源极相连，显示晶体管TFT1b的栅极与栅线Gate1b相连，漏极用于向像素单元中的像素电极提供数据信号。图3所示显示面板中显示晶体管TFT1a与显示晶体管TFT1b对应的扫描信号的时序如图4所示，其中G1a为对应显示晶体管 TFT1a的扫描信号，G1b为对应显示晶体管TFT1b的扫描信号，具体工作过程为：在一帧时间F1的F11阶段内，显示晶体管TFT1a的栅极与显示晶体管 TFT1b的栅极均为高电位，以向像素电极输入数据信号；在F12阶段内，显示晶体管TFT1a的栅极为低电位，显示晶体管TFT1b的栅极为高电位，以停止向像素电极输入数据信号，并且可以保证显示晶体管TFT1b的栅极为高电位，以实现对显示晶体管TFT1b负向高温与光照偏置的补偿。同理，在下一帧时间内，G1a与G1b的电位相反，以实现向像素电极输入数据信号以及对显示晶体管TFT1a负向高温与光照偏置的补偿的功能。

因此，如何设计移位寄存器的结构满足图3所示显示面板中的两行栅线的扫描信号的需求，是本领域技术人员亟需解决的问题。

发明内容

本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示面板，用以提供一种新结构的移位寄存器以向显示面板中的两行栅线提供驱动信号。

因此，本发明实施例提供了一种移位寄存器，包括：第一控制模块、第二控制模块、第三控制模块、输入模块、第一复位模块、第一驱动信号输出模块、第二驱动信号输出模块以及级联信号输出模块；其中，

所述第一控制模块分别与第一控制信号端、第一参考信号端、第一节点、第二节点以及第三节点相连；所述第一控制模块用于在所述第一控制信号端的控制下将所述第一控制信号端的信号提供给所述第二节点，分别在所述第一节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述第二节点；

所述第二控制模块分别与第二控制信号端、所述第一参考信号端、所述第一节点、所述第二节点以及所述第三节点相连；所述第二控制模块用于在所述第二控制信号端的控制下将所述第二控制信号端的信号提供给所述第三节点，分别在所述第一节点的信号与所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第三节点；

所述第三控制模块分别与所述第一参考信号端、所述第一节点、所述第二节点以及所述第三节点相连；所述第三控制模块用于分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述输入模块分别与输入信号端以及所述第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；

所述第一复位模块分别与第一复位信号端、所述第一参考信号端以及所述第一节点相连；所述第一复位模块用于在所述第一复位信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述第一驱动信号输出模块分别与时钟信号端、第二参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的第一驱动信号输出端相连；所述第一驱动信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述第一驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第一节点与所述第一驱动信号输出端之间的电压差稳定，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第二参考信号端的信号提供给所述第一驱动信号输出端；

所述第二驱动信号输出模块分别与所述时钟信号端、第三参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的第二驱动信号输出端相连；所述第二驱动信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述第二驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第一节点与所述第二驱动信号输出端之间的电压差稳定，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第三参考信号端的信号提供给所述第二驱动信号输出端；

所述级联信号输出模块分别与所述时钟信号端、所述第一参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的级联信号输出端相连；所述级联信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述级联信号输出端，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述级联信号输出端。

优选地，在本发明实施例提供的上述移位寄存器中，所述第一控制模块包括：第一开关晶体管、第二开关晶体管以及第三开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与所述第一控制信号端相连，漏极与所述第二节点相连；

所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连；

所述第三开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述第二控制模块包括：第四开关晶体管、第五开关晶体管以及第六开关晶体管；其中，

所述第四开关晶体管的栅极和源极均与所述第二控制信号端相连，漏极与所述第三节点相连；

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述第三节点相连；

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第三节点相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述第三控制模块包括：第七开关晶体管与第八开关晶体管；其中，

所述第七开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连；

所述第八开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述第一驱动信号输出模块包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管以及第一电容；其中，

所述第九开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十一开关晶体管的栅极与所述第三节点相连，源极与所述第二参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第一电容的第一端与所述第一节点相连，第二端与所述第一驱动信号输出端相连；和/或，

所述第二驱动信号输出模块包括：第十二开关晶体管、第十三开关晶体管、第十四开关晶体管以及第二电容；其中，

所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述第二驱动信号输出端相连；

所述第十三开关晶体管的栅极与所述第二节点相连，源极与所述第三参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第十四开关晶体管的栅极与所述第三节点相连，源极与所述第三参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二电容的第一端与所述第一节点相连，第二端与所述第二驱动信号输出端相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述级联信号输出模块包括：第十五开关晶体管、第十六开关晶体管以及第十七开关晶体管；其中，

所述第十五开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述级联信号输出端相连；

所述第十六开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述级联信号输出端相连；

所述第十七开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述级联信号输出端相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第十八开关晶体管；其中，所述第十八开关晶体管的栅极和漏极均与所述输入信号端相连，源极与所述第一节点相连；和/或，

所述第一复位模块包括：第十九开关晶体管；其中，所述第十九开关晶体管的栅极与所述第一复位信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，

第一级移位寄存器的输入信号端与帧触发信号端相连；

除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其连接的上一级移位寄存器的级联信号输出端相连；

相邻的三个移位寄存器中，第一个移位寄存器的第一复位信号端与第三个移位寄存器的级联信号输出端相连。

相应地，本发明实施例还提供了一种显示面板，包括：多个具有第一栅线与第二栅线的栅线组，还包括本发明实施例提供的上述栅极驱动电路；其中，

每一栅线组对应所述栅极驱动电路中的一个移位寄存器；

属于同一栅线组的第一栅线与对应的移位寄存器的第一驱动信号输出端相连，第二栅线与所述对应的移位寄存器的第二驱动信号输出端相连。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，包括：第一阶段和第二阶段；其中，

在所述第一阶段，在所述输入模块、所述第一控制模块、所述第二控制模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块中相互组合的作用下，使所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相同；

在所述第二阶段，在所述第一控制模块、所述第二控制模块、所述第三控制模块、所述第一复位模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块中相互组合的作用下，使所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相反。

本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示面板，包括：第一控制模块、第二控制模块、第三控制模块、输入模块、第一复位模块、第一驱动信号输出模块、第二驱动信号输出模块以及级联信号输出模块；其中，第一控制模块用于在第一控制信号端的控制下将第一控制信号端的信号提供给第二节点，分别在第一节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给第二节点；第二控制模块用于在第二控制信号端的控制下将第二控制信号端的信号提供给第三节点，分别在第一节点的信号与第二节点的信号的控制下将第一参考信号端的信号提供给第三节点；第三控制模块用于分别在第二节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给第一节点；输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在第一复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一驱动信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给第一驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第一驱动信号输出端之间的电压差稳定，以及分别在第二节点的信号与第三节点的信号的控制下将第二参考信号端的信号提供给第一驱动信号输出端；第二驱动信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给第二驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第二驱动信号输出端之间的电压差稳定，以及分别在第二节点的信号与第三节点的信号的控制下将第三参考信号端的信号提供给第二驱动信号输出端；级联信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给级联信号输出端，以及分别在第二节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端。因此通过上述八个模块的相互配合，提供了一种新的移位寄存器，从而可以输出两种驱动信号。

附图说明

图1为现有技术中的显示面板的结构示意图之一；

图2为图1所示的显示面板的扫描信号的示意图；

图3为现有技术中的显示面板的结构示意图之二；

图4为图3所示的显示面板的扫描信号的示意图

图5a为本发明实施例提供的移位寄存器的结构示意图之一；

图5b为本发明实施例提供的移位寄存器的结构示意图之二；

图6a为图5a所示的移位寄存器的具体结构示意图；

图6b为图5b所示的移位寄存器的具体结构示意图；

图7为图6b所示的移位寄存器的输入输出的电路时序图；

图8为本发明实施例提供的驱动方法的流程图；

图9为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示面板的具体实施方式进行详细的说明。应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供了一种移位寄存器，如图5a所示，包括：第一控制模块1、第二控制模块2、第三控制模块3、输入模块4、第一复位模块5、第一驱动信号输出模块6、第二驱动信号输出模块7以及级联信号输出模块8；其中，

第一控制模块1分别与第一控制信号端CS1、第一参考信号端VSS1、第一节点A、第二节点B以及第三节点C相连；第一控制模块1用于在第一控制信号端CS1的控制下将第一控制信号端CS1的信号提供给第二节点B，分别在第一节点A的信号与第三节点C的信号的控制下将第一参考信号端VSS1 的信号提供给第二节点B；

第二控制模块2分别与第二控制信号端CS2、第一参考信号端VSS1、第一节点A、第二节点B以及第三节点C相连；第二控制模块2用于在第二控制信号端CS2的控制下将第二控制信号端CS2的信号提供给第三节点C，分别在第一节点A的信号与第二节点B的信号的控制下将第一参考信号端VSS1 的信号提供给第三节点C；

第三控制模块3分别与第一参考信号端VSS1、第一节点A、第二节点B 以及第三节点C相连；第三控制模块3用于分别在第二节点B的信号与第三节点C的信号的控制下将第一参考信号端VSS1的信号提供给第一节点A；

输入模块4分别与输入信号端Input以及第一节点A相连；输入模块4用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；

第一复位模块5分别与第一复位信号端RST1、第一参考信号端VSS1以及第一节点A相连；第一复位模块5用于在第一复位信号端RST1的控制下将第一参考信号端VSS1的信号提供给第一节点A；

第一驱动信号输出模块6分别与时钟信号端CLK、第二参考信号端VSS2、第一节点A、第二节点B、第三节点C以及移位寄存器的第一驱动信号输出端 Output1相连；第一驱动信号输出模块6用于在第一节点A的信号的控制下将时钟信号端CLK的信号提供给第一驱动信号输出端Output1，在第一节点A处于浮接状态时，保持第一节点A与第一驱动信号输出端Output1之间的电压差稳定，以及分别在第二节点B的信号与第三节点C的信号的控制下将第二参考信号端VSS2的信号提供给第一驱动信号输出端Output1；

第二驱动信号输出模块7分别与时钟信号端CLK、第三参考信号端VSS3、第一节点A、第二节点B、第三节点C以及移位寄存器的第二驱动信号输出端 Output2相连；第二驱动信号输出模块7用于在第一节点A的信号的控制下将时钟信号端CLK的信号提供给第二驱动信号输出端Output2，在第一节点A处于浮接状态时，保持第一节点A与第二驱动信号输出端Output2之间的电压差稳定，以及分别在第二节点B的信号与第三节点C的信号的控制下将第三参考信号端VSS3的信号提供给第二驱动信号输出端Output2；

级联信号输出模块8分别与时钟信号端CLK、第一参考信号端VSS1、第一节点A、第二节点B、第三节点C以及移位寄存器的级联信号输出端Output3 相连；级联信号输出模块8用于在第一节点A的信号的控制下将时钟信号端 CLK的信号提供给级联信号输出端Output3，以及分别在第二节点B的信号与第三节点C的信号的控制下将第一参考信号端VSS1的信号提供给级联信号输出端Output3。

本发明实施例提供的上述移位寄存器，通过上述八个模块的相互配合，提供了一种新的移位寄存器，从而可以输出两种驱动信号。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端的有效脉冲信号的电位为高电位时，第一参考信号端的电位为低电位。在当前预设间隔时长内，第二参考信号端的电位为高电位(或低电位)且第三参考信号端的电位为低电位(或高电位)，以及第一控制信号端的电位为高电位(或低电位)且第二控制信号端的电位为低电位(或高电位)；在下一个预设间隔时长内，第二参考信号端的电位为低电位(或高电位)且第三参考信号端的电位为高电位(或低电位)，以及第一控制信号端的电位为低电位(或高电位) 且第二控制信号端的电位为高电位(或低电位)；并在下一个预设间隔时长之后，一直重复执行上述当前预设间隔时长和下一个预设间隔时长的工作过程，直至停止显示。其中，预设间隔时长为显示N帧的时间。其中，预设间隔时长为显示N帧的时间；其中N为大于或等于1的整数。在实际应用中，预设间隔时长的具体时间需要根据实际应用环境进行设计确定，在此不作限定。

进一步地，为了使第二节点B的电位与第三节点C的电位处于稳定状态，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5b所示，还可以包括：节点稳定模块9；其中，

节点稳定模块9分别与输入信号端Input、第一参考信号端VSS1、第二节点B以及第三节点C相连；节点稳定模块9用于在输入信号端Input的控制下将第一参考信号端VSS1的信号分别提供给第二节点B与第三节点C。

进一步地，为了使第一节点的电位处于稳定状态，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5b所示，还可以包括：第二复位模块10；其中，

第二复位模块10分别与第二复位信号端RST2、第一参考信号端VSS1以及第一节点A相连；第二复位模块10用于在第二复位信号端RST2的控制下将第一参考信号端VSS1的信号提供给第一节点A。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6a和图6b所示，第一控制模块1具体可以包括：第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3；其中，

第一开关晶体管M1的栅极和源极均与第一控制信号端CS1相连，漏极与第二节点B相连；

第二开关晶体管M2的栅极与第一节点A相连，源极与第一参考信号端 VSS1相连，漏极与第二节点B相连；

第三开关晶体管M3的栅极与第三节点C相连，源极与第一参考信号端 VSS1相连，漏极与第二节点B相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，一般在工艺制备时第二开关晶体管的尺寸设置的比第一开关晶体管的尺寸大，这样设置使得当第一节点的电位为高电位时，第二开关晶体管在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点的速率大于第一开关晶体管在第一控制信号端的控制下将第一控制信号端的信号提供给第二节点的速率，从而保证第二节点的电位为低电位。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，第二控制模块2具体可以包括：第四开关晶体管M4、第五开关晶体管M5以及第六开关晶体管M6；其中，

第四开关晶体管M4的栅极和源极均与第二控制信号端CS2相连，漏极与第三节点C相连；

第五开关晶体管M5的栅极与第一节点A相连，源极与第一参考信号端 VSS1相连，漏极与第三节点C相连；

第六开关晶体管M6的栅极与第二节点B相连，源极与第一参考信号端 VSS1相连，漏极与第三节点C相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，一般在工艺制备时第五开关晶体管的尺寸设置的比第四开关晶体管的尺寸大，这样设置使得当第一节点的电位为高电位时，第五开关晶体管在第一节点的信号的控制下将第一参考信号端的信号提供给第三节点的速率大于第四开关晶体管在第二控制信号端的控制下将第二控制信号端的信号提供给第三节点的速率，从而保证第三节点的电位为低电位。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，第三控制模块3具体可以包括：第七开关晶体管M7与第八开关晶体管M8；其中，

第七开关晶体管M7的栅极与第二节点B相连，源极与第一参考信号端 VSS1相连，漏极与第一节点A相连；

第八开关晶体管M8的栅极与第三节点C相连，源极与第一参考信号端VSS1相连，漏极与第一节点A相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，输入模块4具体可以包括：第十八开关晶体管M18；其中，

第十八开关晶体管M18的栅极和漏极均与输入信号端Input相连，源极与第一节点A相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，第一复位模块5具体可以包括：第十九开关晶体管M19；其中，

第十九开关晶体管M19的栅极与第一复位信号端RST1相连，源极与第一参考信号端VSS1相连，漏极与第一节点A相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，第一驱动信号输出模块6具体可以包括：第九开关晶体管 M9、第十开关晶体管M10、第十一开关晶体管M11以及第一电容C1；其中，

第九开关晶体管M9的栅极与第一节点A相连，源极与时钟信号端CLK 相连，漏极与第一驱动信号输出端Output1相连；

第十开关晶体管M10的栅极与第二节点B相连，源极与第二参考信号端 VSS2相连，漏极与第一驱动信号输出端Output1相连；

第十一开关晶体管M11的栅极与第三节点C相连，源极与第二参考信号端VSS2相连，漏极与第一驱动信号输出端Output1相连；

第一电容C1的第一端与第一节点A相连，第二端与第一驱动信号输出端 Output1相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6a和图6b所示，第二驱动信号输出模块7具体可以包括：第十二开关晶体管 M12、第十三开关晶体管M13、第十四开关晶体管M14以及第二电容C2；其中，

第十二开关晶体管M12的栅极与第一节点A相连，源极与时钟信号端CLK 相连，漏极与第二驱动信号输出端Output2相连；

第十三开关晶体管M13的栅极与第二节点B相连，源极与第三参考信号端VSS3相连，漏极与第二驱动信号输出端Output2相连；

第十四开关晶体管M14的栅极与第三节点C相连，源极与第三参考信号端VSS3相连，漏极与第二驱动信号输出端Output2相连；

第二电容C2的第一端与第一节点A相连，第二端与第二驱动信号输出端 Output2相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6a和图6b所示，级联信号输出模块5具体可以包括：第十五开关晶体管M15、第十六开关晶体管M16以及第十七开关晶体管M17；其中，

第十五开关晶体管M15的栅极与第一节点A相连，源极与时钟信号端CLK 相连，漏极与级联信号输出端Output3相连；

第十六开关晶体管M16的栅极与第二节点B相连，源极与第一参考信号端VSS1相连，漏极与级联信号输出端Output3相连；

第十七开关晶体管M17的栅极与第三节点C相连，源极与第一参考信号端VSS1相连，漏极与级联信号输出端Output3相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6b所示，节点稳定模块9具体可以包括：第二十开关晶体管M20与第二十一开关晶体管M21；其中，

第二十开关晶体管M20的栅极与输入信号端Input相连，源极与第一参考信号端VSS1相连，漏极与第二节点B相连；

第二十一开关晶体管M21的栅极与输入信号端Input相连，源极与第一参考信号端VSS1相连，漏极与第三节点C相连。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图 6b所示，第二复位模块10具体可以包括：第二十二开关晶体管M22；其中，

第二十二开关晶体管M22的栅极与第二复位信号端RST2相连，源极与第一参考信号端VSS1相连，漏极与第一节点A相连。

以上仅是举例说明移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6a和图 6b所示，所有开关晶体管均可以为N型开关晶体管，输入信号端Input的有效脉冲信号为高电位。当然，所有开关晶体管均可以为P型开关晶体管，输入信号端Input的有效脉冲信号为低电位，并且输入移位寄存器的其余信号的电位与输入信号端Input的有效脉冲信号为高电位时的其余信号的电位相反。

进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N 型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在低电位作用下导通，在高电位作用下截止。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是非晶硅薄膜晶体管(a-Si TFT)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面以图6b所示的移位寄存器的结构为例，结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。其中，以预设间隔时长为显示一帧的时间为例。下述描述中以1表示高电位，0表示低电位，其中，1和0 代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。对应的输入输出时序图如图7所示，具体地，选取如图7所示的输入输出时序图中的当前显示一帧时间T1内的T11与T12两个阶段、以及下一个显示一帧时间T2 内的T21与T22两个阶段。其中，第一参考信号端VSS1的电位为低电位，在当前显示一帧时间T1内，第二参考信号端VSS2的电位为高电位，第三参考信号端VSS3的电位为低电位；在下一个显示一帧时间T2内，第二参考信号端VSS2的电位为低电位，第三参考信号端VSS3的电位为高电位。

在T11阶段，前阶段，Input＝1，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝0。

由于Input＝1，因此第十八开关晶体管M18导通并将高电位的输入信号端 Input的信号提供给第一节点A，使得第一节点A的电位为高电位，第二开关晶体管M2、第五开关晶体管M5、第九开关晶体管M9、第十二开关晶体管 M12以及第十五开关晶体管M15均导通。由于第九开关晶体管M9导通并将低电位的时钟信号端CLK的信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1为低电位，第一电容C1充电，即第一驱动信号输出端Output1输出低电位的第一驱动信号。由于第十二开关晶体管M12导通并将低电位的时钟信号端CLK的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2为低电位，第二电容C2充电，即第二驱动信号输出端Output2输出低电位的第二驱动信号。由于第十五开关晶体管M15导通并将低电位的时钟信号端CLK的信号提供给级联信号输出端Output3，因此级联信号输出端Output3为低电位，即级联信号输出端Output3输出低电位的级联信号。其中，在实际应用时，由于第十八开关晶体管M18的栅极与漏极均与输入信号端Input相连，在第十八开关晶体管M18的栅极与源极之间的栅源电压V_gs(M18)大于其阈值电压V_th(M18)时，第十八开关晶体管M18导通并将高电位的输入信号端Input提供给第一节点A，直至第一节点A处于高电位时的电压V_A＝V_Input-V_th(M18)时，第十八开关晶体管M18截止。由于第二开关晶体管M2导通并将低电位的第一参考信号端VSS1的信号提供给第二节点B，因此第二节点B的电位为低电位。由于Input＝1，因此第二十开关晶体管M20导通并将低电位的第一参考信号端VSS1的信号提供给第二节点B，进一步保证第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6、第七开关晶体管M7、第十开关晶体管M10、第十三开关晶体管M13、第十六开关晶体管M16均截止。由于第五开关晶体管M5 导通并将低电位的第一参考信号端VSS1的信号提供给第三节点C，因此第三节点C的电位为低电位。由于Input＝1，因此第二十一开关晶体管M21导通并将低电位的第一参考信号端VSS1的信号提供给第三节点C，进一步保证第三节点C的电位为低电位。由于第三节点C的电位为低电位，因此第三开关晶体管M3、第八开关晶体管M8、第十一开关晶体管M11、第十四开关晶体管 M14以及第十七开关晶体管M17均截止。由于RST1＝0，因此第十九开关晶体管M19截止。由于RST2＝0，因此第二十二开关晶体管M22截止。

后阶段，Input＝1，RST1＝0，CLK＝1，CS1＝1，CS2＝0，RST2＝0与Input＝0， RST1＝0，CLK＝1，CS1＝1，CS2＝0，RST2＝0。

由于第一电容C1与第二电容C2的自举作用可以保持第一节点A的电位为高电位，因此第二开关晶体管M2、第五开关晶体管M5、第九开关晶体管 M9、第十二开关晶体管M12以及第十五开关晶体管M15均导通。由于第九开关晶体管M9导通并将高电位的时钟信号端CLK的信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1为高电位，第一电容C1充电，即第一驱动信号输出端Output1输出高电位的第一驱动信号。由于第十二开关晶体管M12导通并将高电位的时钟信号端CLK的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2为高电位，第二电容C2 充电，即第二驱动信号输出端Output2输出高电位的第二驱动信号。由于第十五开关晶体管M15导通并将高电位的时钟信号端CLK的信号提供给级联信号输出端Output3，因此级联信号输出端Output3为高电位，即级联信号输出端 Output3输出高电位的级联信号。由于第一电容C1和第二电容C2的自举作用，使第一节点A的电位被进一步拉高，以保证第二开关晶体管M2、第五开关晶体管M5、第九开关晶体管M9、第十二开关晶体管M12以及第十五开关晶体管M15完全导通。由于第二开关晶体管M2导通并将低电位的第一参考信号端 VSS1的信号提供给第二节点B，因此第二节点B的电位为低电位。由于 Input＝1，因此第二十开关晶体管M20导通并将低电位的第一参考信号端VSS1 的信号提供给第二节点B，进一步保证第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6、第七开关晶体管M7、第十开关晶体管M10、第十三开关晶体管M13、第十六开关晶体管M16均截止。由于第五开关晶体管M5导通并将低电位的第一参考信号端VSS1的信号提供给第三节点C，因此第三节点C的电位为低电位。由于Input＝1，因此第二十一开关晶体管M21导通并将低电位的第一参考信号端VSS1的信号提供给第三节点C，进一步保证第三节点C的电位为低电位。由于第三节点C的电位为低电位，因此第三开关晶体管M3、第八开关晶体管M8、第十一开关晶体管M11、第十四开关晶体管M14以及第十七开关晶体管M17均截止。由于RST1＝0，因此第十九开关晶体管M19截止。由于RST2＝0，因此第二十二开关晶体管 M22截止。

在T12阶段，前阶段，Input＝0，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝0。

由于CS1＝1，因此第一开关晶体管M1导通并将高电位的第一控制信号端 CS1的信号提供给第二节点B，因此第二节点B的电位为高电位，第六开关晶体管M6、第七开关晶体管M7、第十开关晶体管M10、第十三开关晶体管M13、第十六开关晶体管M16均导通。由于第十开关晶体管M10导通并将高电位的第二参考信号端VSS2的信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1为高电位，即第一驱动信号输出端Output1输出高电位的第一驱动信号。由于第十三开关晶体管M13导通并将低电位的第三参考信号端VSS3的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2为低电位，即第二驱动信号输出端Output2输出低电位的第二驱动信号。由于第十六开关晶体管M16导通并将低电位的第一参考信号端 VSS1的信号提供给级联信号输出端Output3，因此级联信号输出端Output3为低电位，即级联信号输出端Output3输出低电位的级联信号。由于第七开关晶体管M7导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，因此第一节点A的电位为低电位，第二开关晶体管M2、第五开关晶体管M5、第九开关晶体管M9、第十二开关晶体管M12以及第十五开关晶体管M15均截止。由于第六开关晶体管M6导通并将低电位的第一参考信号端VSS1的信号提供给第三节点C，因此第三节点C的电位为低电位，第三开关晶体管M3、第八开关晶体管M8、第十一开关晶体管M11、第十四开关晶体管M14以及第十七开关晶体管M17均截止。由于Input＝0，因此第十八开关晶体管M18、第二十开关晶体管M20以及第二十一开关晶体管M21均截止。由于RST1＝0，因此第十九开关晶体管M19截止。由于RST2＝0，因此第二十二开关晶体管 M22截止。

后阶段，Input＝0，RST1＝1，CLK＝1，CS1＝1，CS2＝0，RST2＝0。由于RST1＝1，因此第十九开关晶体管M19导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，进一步保证第一节点A的电位为低电位。本阶段其余具体工作过程均与T12阶段中前阶段的工作过程基本相同，在此不作赘述。

在T12阶段之后，由于Input＝0，RST1＝0，CLK＝1或CLK＝0，CS1＝1， CS2＝0，RST2＝0，其具体工作过程与T12阶段中前阶段的工作过程基本相同，即本级移位寄存器重复执行T12阶段中前阶段的工作过程，在此不作赘述。直至级联的最后一级移位寄存器输出高电位的级联信号，然后各级移位寄存器会进入在Input＝0，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝1时的整体复位阶段。在该整体复位阶段中，由于RST2＝1，因此第二十二开关晶体管M22导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，进一步保证第一节点A的电位为低电位，以使各级移位寄存器中第一节点A的电位稳定为低电位。并且，本阶段具体工作过程与T12阶段中前阶段的工作过程基本相同，在此不作赘述。

在下一个显示一帧时间T2内，在T21阶段，前阶段，Input＝1，RST1＝0， CLK＝0，CS1＝0，CS2＝1，RST2＝0。后阶段，Input＝1，RST1＝0，CLK＝1，CS1＝0， CS2＝1，RST2＝0与Input＝0，RST1＝0，CLK＝1，CS1＝0，CS2＝1，RST2＝0。本阶段的具体工作过程与T11阶段的工作过程相同，在此不作赘述。

在T22阶段，前阶段，Input＝0，RST1＝0，CLK＝0，CS1＝0，CS2＝1，RST2＝0。

由于CS2＝1，因此第四开关晶体管M4导通并将高电位的第二控制信号端 CS2的信号提供给第三节点C，因此第三节点C的电位为高电位。由于第三节点C的电位为高电位，因此第三开关晶体管M3、第八开关晶体管M8、第十一开关晶体管M11、第十四开关晶体管M14以及第十七开关晶体管M17均导通。由于第十一开关晶体管M11导通并将低电位的第二参考信号端VSS2的信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1为低电位，即第一驱动信号输出端Output1输出低电位的第一驱动信号。由于第十四开关晶体管M14导通并将高电位的第三参考信号端VSS3的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2为高电位，即第二驱动信号输出端Output2输出高电位的第二驱动信号。由于第十七开关晶体管 M17导通并将低电位的第一参考信号端VSS1的信号提供给级联信号输出端 Output3，因此级联信号输出端Output3为低电位，即级联信号输出端Output3 输出低电位的级联信号。由于第八开关晶体管M8导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，因此第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第二开关晶体管M2、第五开关晶体管 M5、第九开关晶体管M9、第十二开关晶体管M12以及第十五开关晶体管M15 均截止。由于第三开关晶体管M3导通并将低电位的第一参考信号端VSS1的信号提供给第二节点B，因此第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6、第七开关晶体管M7、第十开关晶体管M10、第十三开关晶体管M13、第十六开关晶体管M16均截止。由于Input＝0，因此第十八开关晶体管M18、第二十开关晶体管M20以及第二十一开关晶体管M21均截止。由于RST1＝0，因此第十九开关晶体管M19截止。由于RST2＝0，因此第二十二开关晶体管M22截止。

后阶段，Input＝0，RST1＝1，CLK＝0，CS1＝0，CS2＝1，RST2＝0。由于RST1＝1，因此第十九开关晶体管M19导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，进一步保证第一节点A的电位为低电位。本阶段其余具体工作过程与T22阶段中前阶段的工作过程基本相同，在此不作赘述。

在T12阶段之后，由于Input＝0，RST1＝0，CLK＝1或CLK＝0，CS1＝0， CS2＝1，RST2＝0，其具体工作过程与T22阶段中前阶段的工作过程基本相同，在此不作赘述。直至级联的最后一级移位寄存器输出高电位的级联信号，然后各级移位寄存器会进入在Input＝0，RST1＝0，CLK＝0，CS1＝0，CS2＝1，RST2＝1 时的整体复位阶段。在该整体复位阶段中，由于RST2＝1，因此第二十二开关晶体管M22导通并将低电位的第一参考信号端VSS1的信号提供给第一节点 A，进一步保证第一节点A的电位为低电位。因此本阶段具体工作过程与T22 阶段中前阶段的工作过程基本相同，在此不作赘述。

在具体实施时，也可以在当前显示一帧的时间内CS1＝0，CS2＝1，移位寄存器的具体工作过程与下一个显示一帧时间T2的工作过程相同；在下一个显示一帧的时间内CS1＝1，CS2＝0，移位寄存器的具体工作过程与当前显示一帧时间T1的工作过程相同，在此不作赘述。

在具体实施时，预设间隔时长可以为多个显示一帧时间。在当前预设间隔时长内CS1＝1，CS2＝0(或CS1＝0，CS2＝1)，其中在每个显示一帧时间，图 6b所示的移位寄存器重复执行实施例二中当前显示一帧时间T1(或下一个显示一帧时间T2)内的工作过程。在下一个预设间隔时长内CS1＝0，CS2＝1(或 CS1＝1，CS2＝0)，其中在每个显示一帧时间，图6b所示的移位寄存器重复执行实施例二中的下一个显示一帧时间T2(当前显示一帧时间T1)内的工作过程，在此不作赘述。

本发明实施例提供的上述移位寄存器，在当前显示一帧的时间内，在T11 阶段中后阶段，第一驱动信号与第二驱动信号均为高电位，可以向对应的像素中的像素电极充电。除T11阶段中前阶段之外，其余阶段中第一驱动信号均为高电位；除T11阶段中后阶段之外，其余阶段中第二驱动信号均为低电位，因此不会造成向像素电极充电的情况，可以避免显示出现异常。在下一个显示一帧的时间内，在T21阶段中后阶段中，第一驱动信号与第二驱动信号均为高电位，可以向对应的像素中的像素电极充电。除T21阶段中后阶段之外，其余阶段中第一驱动信号均为低电位；除T21阶段中前阶段之外，其余阶段中第二驱动信号均为高电位，因此不会造成向像素电极充电的情况，可以避免显示出现异常。因此，本发明实施例提供的上述移位寄存器可以实现两种驱动信号的输出，满足图3所示的显示面板的驱动信号的需求。

如图7所示，一般在相邻显示帧之间会设置一个暗态时间Blacking Time。在具体实施时，第一控制信号端的电位、第二控制信号端的电位、第一参考信号端的电位以及第二参考信号端的电位均在该暗态时间Blacking Time阶段进行切换。

基于同一发明构思，本发明实施例还提供了一种上述任一种移位寄存器的驱动方法，如图8所示，包括：第一阶段和第二阶段；其中，

S801、在第一阶段，在输入模块、第一控制模块、第二控制模块、级联信号输出模块、第一驱动信号输出模块以及第二驱动信号输出模块中相互组合的作用下，使第一驱动信号输出端的电位与第二驱动信号输出端的电位相同；

S802、在第二阶段，在第一控制模块、第二控制模块、第三控制模块、第一复位模块、级联信号输出模块、第一驱动信号输出模块以及第二驱动信号输出模块中相互组合的作用下，使第一驱动信号输出端的电位与第二驱动信号输出端的电位相反。

在具体实施时，在本发明实施例提供的上述驱动方法中，第一阶段具体可以包括：前阶段和后阶段；其中，

在前阶段、输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第二控制模块在第一节点的信号的控制下将第一参考信号端的信号提供给第三节点；级联信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给级联信号输出端；第一驱动信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给第一驱动信号输出端；第二驱动信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给第二驱动信号输出端；

在后阶段、第一驱动信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给第一驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第一驱动信号输出端之间的电压差稳定；第二驱动信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给第二驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第二驱动信号输出端之间的电压差稳定；级联信号输出模块在第一节点的信号的控制下将时钟信号端的信号提供给级联信号输出端；第一控制模块在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第二控制模块在第一节点的信号的控制下将第一参考信号端的信号提供给第三节点。

在具体实施时，在本发明实施例提供的上述驱动方法中，第二阶段具体可以包括：前阶段和后阶段；其中，

在前阶段、第一控制模块在第一控制信号端的控制下将第一控制信号端的信号提供给第二节点；第三控制模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二控制模块在第二节点的信号的控制下将第一参考信号端的信号提供给第三节点；级联信号输出模块在第二节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端；第一驱动信号输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给第一驱动信号输出端；第二驱动信号输出模块在第二节点的信号的控制下将第三参考信号端的信号提供给第二驱动信号输出端；

在后阶段、第一复位模块在第一复位信号端的控制下将第一参考信号端的信号提供给第一节点；其余工作过程与前阶段相同。

或者，在前阶段、第二控制模块在第二控制信号端的控制下将第二控制信号端的信号提供给第三节点；第三控制模块分别在第三节点的信号的控制下将第一参考信号端的信号提供给第一节点；第一控制模块在第三节点的信号的控制下将第一参考信号端的信号提供给第二节点；级联信号输出模块在第三节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端；第一驱动信号输出模块在第三节点的信号的控制下将第二参考信号端的信号提供给第一驱动信号输出端；第二驱动信号输出模块在第三节点的信号的控制下将第三参考信号端的信号提供给第二驱动信号输出端；

在后阶段、第一复位模块在第一复位信号端的控制下将第一参考信号端的信号提供给第一节点，其余工作过程与前阶段相同。

进一步地，在具体实施时，在本发明实施例提供的上述驱动方法中，在各移位寄存器还包括节点稳定模块时，驱动方法还可以包括：

在第一阶段，节点稳定模块在输入信号端的控制下将第一参考信号端的信号分别提供给第二节点与第三节点。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图9所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器：SR(1)、SR(2)、 SR(3)…SR(n-1)、SR(n)…SR(N-2)、SR(N-1)、SR(N)(共N个移位寄存器，1 ≤n≤N)；其中，N为大于0的正整数；

第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连；

除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端 Input分别与其连接的上一级移位寄存器SR(n-1)的级联信号输出端相连 Output3；

相邻的三个移位寄存器中，第一个移位寄存器SR(n-1)的第一复位信号端 RST1与第三个移位寄存器SR(n+1)的级联信号输出端Output3相连。上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

进一步地，在具体实施时，在本发明实施例提供的上述栅极驱动电路中，当各移位寄存器还包括第二复位模块时，栅极驱动电路中各移位寄存器的第二复位信号端均与同一信号端即第二复位端相连。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图9所示，第3m+1级移位寄存器的时钟信号端CLK与同一个时钟端ck1相连；第3m+2 级移位寄存器的时钟信号端CLK与同一个时钟端ck2相连；第3m+3级移位寄存器的时钟信号端CLK与同一个时钟端ck3相连；其中，m为大于或等于0 的整数。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图9所示，包括：多个具有第一栅线Gate(n)a与第二栅线Gate(n)b的栅线组G(n)，还包括本发明实施例提供的上述任一种栅极驱动电路；其中，

每一栅线组G(n)对应栅极驱动电路中的一个移位寄存器SR(n)；

属于同一栅线组G(n)的第一栅线Gate(n)a与对应的移位寄存器SR(n)的第一驱动信号输出端Output1_n相连，第二栅线Gate(n)b与对应的移位寄存器 SR(n)的第二驱动信号输出端Output2_n相连。

在具体实施时，在本发明实施例提供的显示面板可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示面板，包括：第一控制模块、第二控制模块、第三控制模块、输入模块、第一复位模块、第一驱动信号输出模块、第二驱动信号输出模块以及级联信号输出模块；其中，第一控制模块用于在第一控制信号端的控制下将第一控制信号端的信号提供给第二节点，分别在第一节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给第二节点；第二控制模块用于在第二控制信号端的控制下将第二控制信号端的信号提供给第三节点，分别在第一节点的信号与第二节点的信号的控制下将第一参考信号端的信号提供给第三节点；第三控制模块用于分别在第二节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给第一节点；输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在第一复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一驱动信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给第一驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第一驱动信号输出端之间的电压差稳定，以及分别在第二节点的信号与第三节点的信号的控制下将第二参考信号端的信号提供给第一驱动信号输出端；第二驱动信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给第二驱动信号输出端，在第一节点处于浮接状态时，保持第一节点与第二驱动信号输出端之间的电压差稳定，以及分别在第二节点的信号与第三节点的信号的控制下将第三参考信号端的信号提供给第二驱动信号输出端；级联信号输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给级联信号输出端，以及分别在第二节点的信号与第三节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端。因此，本发明实施例提供的上述移位寄存器，通过上述八个模块的相互配合，提供了一种新的移位寄存器，从而可以输出两种驱动信号。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种移位寄存器，其特征在于，包括：第一控制模块、第二控制模块、第三控制模块、输入模块、第一复位模块、第一驱动信号输出模块、第二驱动信号输出模块以及级联信号输出模块；其中，

所述第一控制模块分别与第一控制信号端、第一参考信号端、第一节点、第二节点以及第三节点相连；所述第一控制模块用于在所述第一控制信号端的控制下将所述第一控制信号端的信号提供给所述第二节点，分别在所述第一节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述第二节点；

所述第二控制模块分别与第二控制信号端、所述第一参考信号端、所述第一节点、所述第二节点以及所述第三节点相连；所述第二控制模块用于在所述第二控制信号端的控制下将所述第二控制信号端的信号提供给所述第三节点，分别在所述第一节点的信号与所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第三节点；

所述第三控制模块分别与所述第一参考信号端、所述第一节点、所述第二节点以及所述第三节点相连；所述第三控制模块用于分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述输入模块分别与输入信号端以及所述第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；

所述第一复位模块分别与第一复位信号端、所述第一参考信号端以及所述第一节点相连；所述第一复位模块用于在所述第一复位信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述第一驱动信号输出模块分别与时钟信号端、第二参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的第一驱动信号输出端相连；所述第一驱动信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述第一驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第一节点与所述第一驱动信号输出端之间的电压差稳定，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第二参考信号端的信号提供给所述第一驱动信号输出端；

所述第二驱动信号输出模块分别与所述时钟信号端、第三参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的第二驱动信号输出端相连；所述第二驱动信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述第二驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第一节点与所述第二驱动信号输出端之间的电压差稳定，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第三参考信号端的信号提供给所述第二驱动信号输出端；

所述级联信号输出模块分别与所述时钟信号端、所述第一参考信号端、所述第一节点、所述第二节点、所述第三节点以及所述移位寄存器的级联信号输出端相连；所述级联信号输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述级联信号输出端，以及分别在所述第二节点的信号与所述第三节点的信号的控制下将所述第一参考信号端的信号提供给所述级联信号输出端；

所述第一驱动信号输出模块包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管以及第一电容；其中，

所述第九开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十一开关晶体管的栅极与所述第三节点相连，源极与所述第二参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第一电容的第一端与所述第一节点相连，第二端与所述第一驱动信号输出端相连；和/或，

所述第二驱动信号输出模块包括：第十二开关晶体管、第十三开关晶体管、第十四开关晶体管以及第二电容；其中，

所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述第二驱动信号输出端相连；

所述第十三开关晶体管的栅极与所述第二节点相连，源极与所述第三参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第十四开关晶体管的栅极与所述第三节点相连，源极与所述第三参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二电容的第一端与所述第一节点相连，第二端与所述第二驱动信号输出端相连；

所述输入模块、所述第一控制模块、所述第二控制模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块被配置为在第一阶段控制所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相同；

所述第一控制模块、所述第二控制模块、所述第三控制模块、所述第一复位模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块被配置为在第二阶段控制所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相反。

2.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第一开关晶体管、第二开关晶体管以及第三开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与所述第一控制信号端相连，漏极与所述第二节点相连；

所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连；

所述第三开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第四开关晶体管、第五开关晶体管以及第六开关晶体管；其中，

所述第四开关晶体管的栅极和源极均与所述第二控制信号端相连，漏极与所述第三节点相连；

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述第三节点相连；

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第三节点相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述第三控制模块包括：第七开关晶体管与第八开关晶体管；其中，

所述第七开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连；

所述第八开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述级联信号输出模块包括：第十五开关晶体管、第十六开关晶体管以及第十七开关晶体管；其中，

所述第十五开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述级联信号输出端相连；

所述第十六开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述级联信号输出端相连；

所述第十七开关晶体管的栅极与所述第三节点相连，源极与所述第一参考信号端相连，漏极与所述级联信号输出端相连。

6.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第十八开关晶体管；其中，所述第十八开关晶体管的栅极和漏极均与所述输入信号端相连，源极与所述第一节点相连；和/或，

所述第一复位模块包括：第十九开关晶体管；其中，所述第十九开关晶体管的栅极与所述第一复位信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

7.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-6任一项所述的移位寄存器；其中，

第一级移位寄存器的输入信号端与帧触发信号端相连；

除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其连接的上一级移位寄存器的级联信号输出端相连；

相邻的三个移位寄存器中，第一个移位寄存器的第一复位信号端与第三个移位寄存器的级联信号输出端相连。

8.一种显示面板，包括：多个具有第一栅线与第二栅线的栅线组，其特征在于，还包括如权利要求7所述的栅极驱动电路；其中，

每一栅线组对应所述栅极驱动电路中的一个移位寄存器；

属于同一栅线组的第一栅线与对应的移位寄存器的第一驱动信号输出端相连，第二栅线与所述对应的移位寄存器的第二驱动信号输出端相连。

9.一种如权利要求1-6任一项所述的移位寄存器的驱动方法，其特征在于，包括：第一阶段和第二阶段；其中，

在所述第一阶段，在所述输入模块、所述第一控制模块、所述第二控制模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块中相互组合的作用下，使所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相同；

在所述第二阶段，在所述第一控制模块、所述第二控制模块、所述第三控制模块、所述第一复位模块、所述级联信号输出模块、所述第一驱动信号输出模块以及所述第二驱动信号输出模块中相互组合的作用下，使所述第一驱动信号输出端的电位与所述第二驱动信号输出端的电位相反。

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