CN111971737A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括消隐输入电路、消隐上拉电路、显示输入电路和输出电路。消隐输入电路对上拉控制节点进行充电并保持上拉控制节点的电平；消隐上拉电路利用第一时钟信号对上拉节点进行充电；显示输入电路对上拉节点进行充电；输出电路将多个输出时钟信号分别输出至多个输出端。多个输出端包括移位信号输出端和多个像素信号输出端。多个像素信号输出端被配置为分别向多行像素单元输出多个像素信号。该移位寄存器单元可以实现随机补偿。此外，该移位寄存器单元还可以实现多行像素单元的驱动，减小显示面板中驱动电路所需要的面积。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。

背景技术

在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在栅极驱动芯片(GATE IC)中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的耦接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。

发明内容

本公开的第一个方面提供一种移位寄存器单元，包括消隐输入电路、消隐上拉电路、显示输入电路和输出电路。消隐输入电路被配置为响应于补偿选择控制信号对上拉控制节点进行充电并保持上拉控制节点的电平。消隐上拉电路被配置为在上拉控制节点的电平和第一时钟信号的控制下，利用第一时钟信号对上拉节点进行充电。显示输入电路被配置为响应于显示输入信号对上拉节点进行充电。输出电路被配置为在上拉节点的电平和多个输出时钟信号的控制下，将多个输出时钟信号分别输出至多个输出端。多个输出端包括移位信号输出端和多个像素信号输出端。多个像素信号输出端被配置为分别向多行像素单元输出多个像素信号。

在本公开的实施例中，消隐输入电路包括第一晶体管和第一电容。第一晶体管的控制极和补偿选择控制端耦接以接收补偿选择控制信号，第一晶体管的第一极和消隐输入信号端耦接，第一晶体管的第二极和上拉控制节点耦接。第一电容的第一极和上拉控制节点耦接，第一电容的第二极和第一电压端耦接。

在本公开的实施例中，消隐上拉电路包括第二晶体管和第三晶体管。第二晶体管的控制极和上拉控制节点耦接，第二晶体管的第一极和第一时钟信号端耦接以接收第一时钟信号，第二晶体管的第二极和第三晶体管的第一极耦接。第三晶体管的控制极和第一时钟信号端耦接以接收第一时钟信号，第三晶体管的第二极和上拉节点耦接。

在本公开的实施例中，移位寄存器单元还包括：消隐上拉保持电路。消隐上拉保持电路与上拉控制节点耦接，且被配置为响应于第一时钟信号对上拉控制节点进行上拉保持。消隐上拉保持电路包括第一耦合电容。第一耦合电容的第一极和第一时钟信号端耦接以接收第一时钟信号，第一耦合电容的第二极和上拉控制节点耦接。

在本公开的实施例中，消隐上拉保持电路还包括第二耦合电容。第二耦合电容的第一极和第二晶体管的第二极耦接，第二耦合电容的第二极和上拉控制节点耦接。

在本公开的实施例中，显示输入电路包括第四晶体管。第四晶体管的控制极和显示输入信号端耦接以接收显示输入信号，第四晶体管的第一极和第二电压端耦接以接收第二电压，第四晶体管的第二极和上拉节点耦接。

在本公开的实施例中，移位信号输出子电路包括第五晶体管，第五晶体管的控制极和上拉节点耦接，第五晶体管的第一极和移位时钟信号端耦接以接收移位时钟信号，第五晶体管的第二极和移位信号输出端耦接。多个像素信号输出子电路中的一个包括：第六晶体管，第六晶体管的控制极和上拉节点耦接，第六晶体管的第一极和多个像素时钟信号端中的一个耦接以接收多个像素时钟信号中的一个，第六晶体管的第二极和多个像素信号输出端中的一个耦接。

在本公开的实施例中，移位寄存器单元，还包括第一下拉控制电路和下拉电路。第一下拉控制电路被配置为在上拉节点的电平的控制下，对下拉节点的电平进行控制。下拉电路被配置为在下拉节点的电平的控制下，对上拉节点、移位信号输出端和多个像素信号输出端进行下拉复位。

在本公开的实施例中，第一下拉控制电路包括第七晶体管、第八晶体管和第九晶体管。第七晶体管的控制极和第一极耦接且被配置为和第三电压端耦接以接收第三电压，第七晶体管的第二极和下拉节点耦接。第八晶体管的控制极和第一极耦接且被配置为和第四电压端耦接以接收第四电压，第八晶体管的第二极和下拉节点耦接。第九晶体管的控制极和上拉节点耦接，第九晶体管的第一极和下拉节点耦接，第九晶体管的第二极和第五电压端耦接以接收第五电压。

在本公开的实施例中，下拉电路包括第十晶体管、第十一晶体管和第十二晶体管。第十晶体管的控制极和下拉节点耦接，第十晶体管的第一极和上拉节点耦接，第十晶体管的第二极和第五电压端耦接以接收第五电压。第十一晶体管的控制极和下拉节点耦接，第十一晶体管的第一极和移位信号输出端耦接，第十一晶体管的第二极和第五电压端耦接以接收第五电压。第十二晶体管的控制极和下拉节点耦接，第十二晶体管的第一极和多个像素信号输出端中的一个耦接，第十二晶体管的第二极和第五电压端耦接以接收第五电压。

在本公开的实施例中，移位寄存器单元，还包括第二下拉控制电路和第三下拉控制电路。第二下拉控制电路被配置为响应于第一时钟信号对下拉节点的电平进行控制。第三下拉控制电路被配置为响应于显示输入信号对下拉节点的电平进行控制。

在本公开的实施例中，第二下拉控制电路包括第十三晶体管，第三下拉控制电路包括第十四晶体管。第十三晶体管的控制极和第一时钟信号端耦接以接收第一时钟信号，第十三晶体管的第一极和下拉节点耦接，第十三晶体管的第二极和第五电压端耦接以接收第五电压。第十四晶体管的控制极和显示输入信号端耦接以接收显示输入信号，第十四晶体管的第一极和下拉节点耦接，第十四晶体管的第二极和第五电压端耦接以接收第五电压。

在本公开的实施例中，第二下拉控制电路包括第十三晶体管和第十七晶体管，第三下拉控制电路包括第十四晶体管。第十三晶体管的控制极和第一时钟信号端耦接以接收第一时钟信号，第十三晶体管的第一极和下拉节点耦接，第十三晶体管的第二极和第十七晶体管的第一极耦接。第十七晶体管的控制极和上拉控制节点耦接，第十七晶体管的第二极和第五电压端耦接以接收第五电压。第十四晶体管的控制极和显示输入信号端耦接以接收所述显示输入信号，第十四晶体管的第一极和下拉节点耦接，第十四晶体管的第二极和第五电压端耦接以接收第五电压。

在本公开的实施例中，移位寄存器单元，还包括显示复位电路和全局复位电路。显示复位电路被配置为响应于显示复位信号对上拉节点进行复位。全局复位信号被配置为响应于全局复位信号对上拉节点进行复位。

在本公开的实施例中，显示复位电路包括第十五晶体管，全局复位电路包括第十六晶体管。第十五晶体管的控制极和显示复位信号端耦接以接收显示复位信号，第十五晶体管的第一极和上拉节点耦接，第十五晶体管的第二极和第五电压端耦接以接收第五电压。第十六晶体管的控制极和全局复位信号端耦接以接收全局复位信号，第十六晶体管的第一极和上拉节点耦接，第十六晶体管的第二极和第五电压端耦接以接收第五电压。

本公开的第二个方面提供一种栅极驱动电路，包括多个上述任一项的移位寄存器单元。

在本公开的实施例中，第M级的移位寄存器单元输出用于第2M-1行的像素单元的像素信号、以及用于第2M行的像素单元的像素信号。第M级的移位寄存器单元的移位信号输出端与第M+1级的移位寄存器单元的显示输入信号端耦接。第M级的移位寄存器单元的显示复位信号端与第M+2级的移位寄存器单元的移位信号输出端耦接。M是大于零的整数。

本公开的第三个方面提供一种显示装置，包括上述任一项的栅极驱动电路。

本公开的第四个方面提供一种上述任一项的移位寄存器单元的驱动方法，包括：在一帧的显示时段，通过移位信号输出端向另一个移位寄存器单元输出移位信号；以及在一帧的显示时段，通过多个像素信号输出端分别向多行像素单元输出多个像素信号。多个像素信号包括多个显示输出信号。

在本公开的实施例中，在一帧的显示时段，基于多行像素单元的显示时序，多个像素时钟信号被分别输入到多个像素信号输出子电路。显示时序是使得多行像素单元的每一行依次进行显示的行扫描显示时序。在一帧的显示时段，多个像素信号输出子电路在多个输出时钟信号的控制下，将多个输出时钟信号分别输出至多个输出端，以作为多个显示输出信号。

在本公开的实施例中，移位寄存器单元的驱动方法，还包括：在一帧的显示时段，由消隐输入电路响应于补偿选择控制信号对上拉控制节点进行充电并保持上拉控制节点的电平；在一帧的消隐时段，由消隐上拉电路在上拉控制节点的电平和第一时钟信号的控制下，利用第一时钟信号对上拉节点进行充电；在一帧的消隐时段，由多个像素信号输出端中的一个向多行像素单元中的一行输出像素信号，其中，像素信号包括消隐输出信号。

在本公开的实施例中，在一帧的消隐时段，多个像素时钟信号中的一个被输入至多个像素信号输出子电路中的一个。在一帧的消隐时段，多个像素信号输出子电路中的一个在多个像素时钟信号中的一个的控制下，将多个输出时钟信号中的一个输出至多个输出端中的一个，以作为消隐输出信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开的实施例提供的一种移位寄存器单元的示意图；

图2为本公开的实施例提供的另一种移位寄存器单元的示意图；

图3为本公开的实施例提供的一种移位寄存器单元的电路图；

图4为本公开的实施例提供的另一种移位寄存器单元的电路图；

图5为本公开实施例提供的显示输入电路的多个示例；

图6为第二晶体管的第一极和第二电压端耦接时移位寄存器单元的电路图；

图7为本公开的实施例提供的再一种移位寄存器单元的电路图；图7(a)示出了除了输出电路300和用于对其进行下拉的晶体管以外的其它部分，图7(b)示出了输出电路300和用于对其进行下拉的晶体管；

图8为本公开的实施例提供的再一种移位寄存器单元的电路图；图8(a)示出了除了输出电路300和用于对其进行下拉的晶体管以外的其它部分，图8(b)示出了输出电路300和用于对其进行下拉的晶体管；

图9为本公开的实施例提供的消隐输入电路、消隐上拉电路的多个示例；在图9(a)，9(b)，9(c)中，示出了包括第一耦合电容CST1的消隐上拉保持电路，在图9(d)中，示出了包括第一耦合电容CST1和第二耦合电容CST2的消隐上拉保持电路，在图9(e)，9(f)中，示出了未包含消隐上拉保持电路的情况；

图10为本公开的实施例提供的下拉控制电路的多个示例；图10(a)中增加了M13_b、M14_b与第二下拉节点QB2配合工作，图10(b)中，减少了晶体管M13、M13_b的使用；

图11为本公开的实施例提供的一种栅极驱动电路的示意图；

图12为图11的栅极驱动电路的时序图；

图13为本公开的实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段(Display)提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段(Blank)提供用于感测晶体管的感测驱动信号。

在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对显示面板的逐行顺序补偿。

但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。

另外，例如在一种移位寄存器单元中，由于晶体管可能存在阈值电压漂移(例如，负向漂移)，从而导致上拉控制节点可能会发生漏电。例如在一帧的消隐时段中，在上拉控制节点发生漏电时，对上拉节点的充电不充分，从而可能导致该移位寄存器单元无法正常输出用于感测晶体管的感测驱动信号。

针对上述问题，本公开的实施例提供一种移位寄存器单元，包括消隐输入电路、消隐上拉电路、显示输入电路和输出电路。消隐输入电路被配置为响应于补偿选择控制信号对上拉控制节点进行充电并保持上拉控制节点的电平。消隐上拉电路被配置为在上拉控制节点的电平和第一时钟信号的控制下，利用第一时钟信号对上拉节点进行充电。显示输入电路被配置为响应于显示输入信号对上拉节点进行充电。输出电路被配置为在上拉节点的电平和多个输出时钟信号的控制下，将多个输出时钟信号分别输出至多个输出端。多个输出端包括移位信号输出端和多个像素信号输出端。多个像素信号输出端被配置为分别向多行像素单元输出多个像素信号。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。

本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，可以实现多行像素单元的驱动，减少了移位寄存器单元的数量，减小栅极驱动电路所需要的面积。

需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。

另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出显示输出信号，该显示输出信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

下面结合附图对本公开的实施例及其示例进行详细说明。

图1为本公开的实施例提供的一种移位寄存器单元的示意图。

本公开的实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括消隐输入电路110、消隐上拉电路120、消隐上拉保持电路130、显示输入电路200和输出电路300。消隐上拉电路120、显示输入电路200以及输出电路300通过上拉节点Q耦接。

该消隐输入电路110被配置为响应于补偿选择控制信号对上拉控制节点H进行充电并保持上拉控制节点H的电平。

在一些实施例中，消隐输入电路110可以和消隐输入信号端STU1以及补偿选择控制端OE耦接，从而可以在补偿选择控制端OE输入的补偿选择控制信号的控制下，利用消隐输入信号端STU1输入的消隐输入信号对上拉控制节点H进行充电，并保持上拉控制节点H的电平。例如，消隐输入电路110可以在一帧的显示时段对上拉控制节点H进行充电，从而将上拉控制节点H上拉至高电平，并可以将上拉控制节点H的高电平保持至该帧的消隐时段。

例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，除了第一级移位寄存器单元外，各级移位寄存器单元10的消隐输入信号端STU1可以和除了自身之外的其它级移位寄存器单元10(例如，前两级的移位寄存器单元或后三级的移位寄存器单元等)的输出端耦接，也可以和自身的输出端耦接。例如，在输出端包括移位信号输出端CR和像素信号输出端OUT的情形下，消隐输入信号端STU1可以和移位信号输出端CR耦接，以接受移位信号，例如，来自前两级的移位寄存器单元的移位信号CR<N-2>，或来自后三级的移位寄存器单元的移位信号CR<N+3>，或者自身的移位信号CR<N>等)。应当理解，在一级的移位寄存器单元仅仅与一行像素单元对应时，N可以表示当前移位寄存器单元的级数，也同时表示当前像素单元的行数。在一级的移位寄存器单元与多行像素单元对应时，即，级数和行数不对应的时候，根据具体时序的不同，N可以表示当前移位寄存器单元的级数和当前像素单元的行数中的任意一个。

该消隐上拉电路120被配置为在上拉控制节点H的电平和第一时钟信号的控制下，利用第一时钟信号对上拉节点Q进行充电。例如，在一些实施例中，消隐上拉电路120可以和第一时钟信号端CLKA耦接以接收第一时钟信号，消隐上拉电路120还可以和上拉控制节点H耦接以接收上拉控制节点H的电平的控制。例如，在上拉控制节点H和第一时钟信号均为高电平时，消隐上拉电路120可以利用高电平的第一时钟信号对上拉节点Q进行充电。例如，在一帧的消隐时段中，消隐上拉电路120对上拉节点Q进行充电。

本公开的实施例中，移位寄存器单元还包括消隐上拉保持电路，消隐上拉保持电路与上拉控制节点耦接，且被配置为响应于第一时钟信号对上拉控制节点进行上拉保持。

本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，可以对上拉控制节点进行上拉保持，从而在一帧的消隐时段中对上拉节点的充电更充分，以避免发生输出异常；同时，在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

该消隐上拉保持电路130与上拉控制节点H耦接，且被配置为响应于第一时钟信号对上拉控制节点H进行上拉保持。例如，在一些实施例中，消隐上拉保持电路130可以和第一时钟信号端CLKA耦接以接收第一时钟信号。例如，当第一时钟信号从低电平变为高电平时，消隐上拉保持电路130可以通过耦合作用对上拉控制节点H进行上拉保持，使得上拉控制节点H的电平被进一步拉高。例如，在一帧的消隐时段中，消隐上拉保持电路130对上拉控制节点H进行上拉保持，可以避免上拉控制节点H发生漏电，从而使得在该帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

该显示输入电路200被配置为响应于显示输入信号对上拉节点Q进行充电。例如，在一些实施例中，显示输入电路200可以和显示输入信号端STU2耦接以接收显示输入信号，从而使得显示输入电路200在显示输入信号的控制下导通。例如，显示输入电路200还可以和第二电压端VDD耦接以接收第二电压，例如该第二电压为直流高电平信号。例如，在一帧的显示时段中，显示输入电路200在显示输入信号的控制下导通，从而利用第二电压对上拉节点Q进行充电。需要说明的是，在本公开的实施例中第二电压端VDD例如可以被配置为提供直流高电平信号，以下各实施例与此相同，不再赘述。

例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，各级移位寄存器单元的显示输入信号端STU2可以和前两级移位寄存器单元的输出端耦接。例如，在输出端包括移位信号输出端CR和像素信号输出端OUT的情形下，显示输入信号端STU2可以和移位信号输出端CR(例如，前两级的移位寄存器单元的CR<N-2>)耦接。

需要说明的是，在本公开的实施例中，显示输入电路200还可以采用其他配置方式，只要可以实现相应的功能即可，本公开的实施例对此不作限定。

该输出电路300被配置为在上拉节点Q的电平和多个输出时钟信号的控制下，将多个输出时钟信号分别输出至多个输出端。多个输出时钟信号包括用于输出移位信号的移位时钟信号CLKS和用于输出多个像素信号的多个像素时钟信号CLKO。输出电路300包括移位信号输出子电路和多个像素信号输出子电路。多个输出端包括移位信号输出端CR和多个像素信号输出端OUT1，OUT2(在下文中，不作区分时，也简称为OUT，以便于说明)。移位信号输出端CR被配置向另一个移位寄存器单元输出移位信号，用于上下级移位寄存器单元的扫描移位。多个像素信号输出端OUT1，OUT2被配置为分别向多行像素单元输出多个像素信号。应当理解，图1中示出了2个像素信号输出端作为示例，然而，这并不是对于本公开的限制。像素信号输出端的数量可以多于2个。

像素信号可以是复合输出信号。例如，复合输出信号可以包括显示输出信号和消隐输出信号。

在一帧的显示时段中，输出电路300在上拉节点Q的电平的控制下将显示输出信号输出至输出端。在此显示时段中，移位信号输出端CR向另一个移位寄存器单元输出移位信号，用于上下级移位寄存器单元的扫描移位，而从像素信号输出端OUT输出的显示输出信号可以用于驱动显示面板中的子像素单元进行扫描显示。具体而言，在一帧的显示时段，基于多行像素单元的显示时序，多个像素时钟信号被分别输入到多个像素信号输出子电路。多个像素信号输出子电路在多个像素时钟信号的控制下，将多个像素时钟信号分别输出至多个像素信号输出端OUT1，OUT2，以作为多个显示输出信号。显示时序可以是使得多行像素单元的每一行依次进行显示的行扫描显示时序。按照这样的设置，对应于行扫描的顺序，多个像素时钟信号依次输入，使得多个显示输出信号可以依次输出到需要进行扫描的每一行像素单元。例如，OUT1可以首先输出高电平信号，以驱动一行像素单元。然后，OUT2再输出高电平信号，以驱动下一行像素单元。

在一帧的消隐时段中，输出电路300在上拉节点Q的电平的控制下将消隐输出信号输出至像素信号输出端OUT，该消隐输出信号可以用于驱动感测晶体管。具体而言，如果仅仅需要对于一行像素单元进行感测，在一帧的消隐时段，多个像素时钟信号中的一个被输入至多个像素信号输出子电路中的一个。多个像素信号输出子电路中的一个在多个像素时钟信号中的一个的控制下，将多个输出时钟信号中的一个输出至多个像素信号输出端中的一个，以作为消隐输出信号。

例如，可以采用多个本公开的实施例提供的移位寄存器单元10级联形成一栅极驱动电路，该栅极驱动电路可以实现随机补偿，即在某一帧中，该栅极驱动电路可以用于驱动任意一行的子像素单元中的感测晶体管，从而完成该行子像素单元的外部补偿。

例如，在移位寄存器单元10的消隐输入信号端STU1和该移位寄存器单元10的移位信号输出端CR<N>耦接的情形下，当需要对第五行的子像素单元进行外部补偿时，可以使得补偿选择控制信号和用于驱动第五行的子像素单元的显示输出信号相同。

又例如，在移位寄存器单元10的消隐输入信号端STU1和前两级移位寄存器单元10的移位信号输出端CR<N-2>耦接的情形下，当需要对第五行的子像素单元进行外部补偿时，可以使得补偿选择控制信号和用于驱动第三行的子像素单元的显示输出信号相同。

又例如，在移位寄存器单元10的消隐输入信号端STU1和后三级移位寄存器单元10的移位信号输出端CR<N+3>耦接的情形下，当需要对第五行的子像素单元进行外部补偿时，可以使得补偿选择控制信号和用于驱动第八行的子像素单元的显示输出信号相同。

另外，在本公开的实施例提供的移位寄存器单元10中，通过设置消隐上拉保持电路130可以对上拉控制节点H进行上拉保持，从而在一帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

需要说明的是，在本公开的实施例中，“前两级移位寄存器单元”表示本级移位寄存器单元往前数第二个移位寄存器单元，“后三级移位寄存器单元”表示本级移位寄存器单元往后数第三个移位寄存器单元，这里的“前”和“后”是相对的，在可以反向进行行扫描的情况下，电路连接方式可能保持不变，但相同的移位寄存器单元将被表示为“后两级移位寄存器单元”，“前三级移位寄存器单元”。以下各实施例与此相同，不再赘述。

图2为本公开的实施例提供的另一种移位寄存器单元的示意图。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括第一下拉控制电路400，第一下拉控制电路400被配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。例如，在一个示例中，第一下拉控制电路400和第三电压端VDD_A以及第五电压端VGL2耦接。需要说明的是，在本公开的实施例中第五电压端VGL2例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

例如，当上拉节点Q处于高电平时，第一下拉控制电路400可以通过第五电压端VGL2将下拉节点QB下拉至低电平。又例如，当上拉节点Q的电位处于低电平时，第一下拉控制电路500可以利用第三电压端VDD_A输入的第三电压(例如为高电平)对下拉节点QB进行充电，以将下拉节点QB上拉至高电平。

在另一个示例中，第一下拉控制电路400还可以和第四电压端VDD_B耦接以接收第四电压(例如为高电平)，例如，第三电压端VDD_A和第四电压端VDD_B可以被配置为交替输入高电平，即第三电压端VDD_A输入高电平时，第四电压端VDD_B输入低电平，而第三电压端VDD_A输入低电平时，第四电压端VDD_B输入高电平。这可以避免始终电路元件始终连接到一路高电平信号时可能导致的疲劳和损坏。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括下拉电路500，下拉电路500被配置为在下拉节点QB的电平的控制下，对上拉节点Q和各个输出端进行下拉复位。例如，在输出端包括移位信号输出端CR和像素信号输出端OUT的情形下，下拉电路500可以对移位信号输出端CR和像素信号输出端OUT同时进行下拉复位。

例如，下拉电路500和第五电压端VGL2耦接，下拉电路500在下拉节点QB的电平的控制下导通时，可以通过第五电压端VGL2对上拉节点Q、移位信号输出端CR以及像素信号输出端OUT进行下拉，从而实现复位。需要说明的是，在本公开的实施例中的第五电压端VGL2例如可以被配置为提供直流低电平信号，即第五电压为低电平，以下各实施例与此相同，不再赘述。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括第二下拉控制电路600，第二下拉控制电路600被配置为响应于第一时钟信号对下拉节点QB的电平进行控制。例如，在一个示例中，第二下拉控制电路600可以和第一时钟信号端CLKA耦接以接收第一时钟信号，同时和第五电压端VGL2耦接以接收低电平的第五电压。例如，在一帧的消隐时段中，第二下拉控制电路600可以响应于第一时钟信号而导通，从而利用低电平的第五电压对下拉节点QB进行下拉。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括第三下拉控制电路700，第三下拉控制电路700被配置为响应于显示输入信号对下拉节点QB的电平进行控制。例如，第三下拉控制电路700可以和显示输入信号端STU2耦接以接收显示输入信号，同时和第五电压端VGL2耦接以接收低电平的第五电压。例如，在一帧的显示时段中，第三下拉控制电路700可以响应于显示输入信号而导通，从而利用低电平的第五电压对下拉节点QB进行下拉。将下拉节点QB下拉至低电位，可以避免下拉节点QB对上拉节点Q的影响，从而使得在显示时段中对上拉节点Q的充电更充分。

需要说明的是，关于显示输入信号端STU2可以参考上文中相应描述，这里不再赘述。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括显示复位电路800，显示复位电路800被配置为响应于显示复位信号对上拉节点Q进行复位。例如，在一个示例中，显示复位电路800可以和显示复位信号端STD耦接以接收显示复位信号，同时和第五电压端VGL2耦接以接收低电平的第五电压。例如，在一帧的显示时段中，显示复位电路800可以响应于显示复位信号而导通，从而可以通过第五电压端VGL2对上拉节点Q进行复位。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，各级移位寄存器单元的显示复位信号端STD可以和后四级移位寄存器单元的输出端(例如移位信号输出端CR<N+4>)耦接。

在一些实施例中，如图2所示，移位寄存器单元10还可以包括全局复位电路900，全局复位电路900被配置为响应于全局复位信号对上拉节点Q进行复位。例如，在一个示例中，全局复位电路900和全局复位信号端TRST耦接以接收全局复位信号，同时和第五电压端VGL2耦接以接收低电平的第五电压。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的全局复位电路900响应于全局复位信号而开启，通过第五电压端VGL2对上拉节点Q进行复位，从而实现对各级移位寄存器单元10的全局复位。

需要说明的是，在本公开的实施例中，例如，第一电压端VGL1、第五电压端VGL2输入的低电平信号可以相同，即可以将上述两个电压端耦接到同一根信号线以接收相同的低电平信号；又例如，上述两个电压端可以分别耦接到不同的信号线以分别接收不同的低电平信号。本公开的实施例对第一电压端VGL1、以及第五电压端VGL2的设置方式不作限定。

本领域技术人员可以理解，尽管图2中的移位寄存器单元10示出了第一下拉控制电路400、下拉电路500、第二下拉控制电路600、第三下拉控制电路700、显示复位电路800以及全局复位电路900，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

图3为本公开的实施例提供的一种移位寄存器单元的电路图。

在本公开的实施例的一个示例中，图2中所示的移位寄存器单元10可以实现为图3所示的电路结构。如图3所示，该移位寄存器单元10包括：第一至第十六晶体管M1-M16、第一电容C1、第二电容C2以及第一耦合电容CST1。图中，M6_1，M6_2分别表示第一像素信号输出子电路3001，第二像素信号输出子电路3002中的第六晶体管，在不作区分时，也可以都以M6表示。输出端包括移位信号输出端CR和像素信号输出端OUT，移位信号输出端CR和像素信号输出端OUT均可以输出复合输出信号。OUT1，OUT2分别表示第一像素信号输出子电路3001，第二像素信号输出子电路3002中的像素信号输出端，在不作区分时，可以都以OUT表示。需要说明的是，在图3中所示的晶体管均以N型晶体管为例进行说明。

如图3所示，消隐输入电路110可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的控制极和补偿选择控制端OE耦接以接收补偿选择控制信号，第一晶体管M1的第一极和消隐输入信号端STU1耦接以接收消隐输入信号，第一晶体管M1的第二极和上拉控制节点H耦接。例如，当补偿选择控制信号为高电平的导通信号时，第一晶体管M1导通，从而可以利用消隐输入信号对上拉控制节点H进行充电。

第一电容C1的第一极和上拉控制节点H耦接，第一电容C1的第二极和第一电压端VGL1耦接。通过设置第一电容C1可以保持上拉控制节点H的电位，例如，在一帧的显示时段中，消隐输入电路110将上拉控制节点H充电至高电位，第一电容C1可以将上拉控制节点H的高电位保持至该帧的消隐时段。需要说明的是，在本公开的实施例中，第一电容C1的第二极除了可以和第一电压端VGL1耦接外，还可以与其他电压端耦接，例如第一电容C1的第二极接地，本公开的实施例对此不作限定。

如图3所示，消隐上拉电路120可以实现为包括第二晶体管M2和第三晶体管M3。第二晶体管M2的控制极和上拉控制节点H耦接，第二晶体管M2的第一极和第一时钟信号端CLKA耦接以接收第一时钟信号，第二晶体管M2的第二极和第三晶体管M3的第一极耦接，第三晶体管M3的控制极和第一时钟信号端CLKA耦接以接收第一时钟信号，第三晶体管M3的第二极和上拉节点Q耦接。例如，在一帧的消隐时段中，第二晶体管M2在上拉控制节点H的控制下导通，当第一时钟信号为高电平时，第三晶体管M3在第一时钟信号的控制下导通，从而高电平的第一时钟信号可以通过第二晶体管M2和第三晶体管M3对上拉节点Q进行充电。

如图3所示，消隐上拉保持电路130可以实现为第一耦合电容CST1。第一耦合电容CST1的第一极和第一时钟信号端CLKA耦接以接收第一时钟信号，第一耦合电容CST1的第二极和上拉控制节点H耦接。例如，当第一时钟信号从低电平变为高电平时，第一时钟信号通过第一耦合电容CST1的耦合作用可以对上拉控制节点H进行上拉保持，使得上拉控制节点H的电平被进一步拉高。

在本公开的实施例提供的移位寄存器单元10中，通过设置消隐上拉保持电路130，可以对上拉控制节点H进行上拉保持，避免上拉控制节点H发生漏电，从而使得例如在一帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

如图3所示，显示输入电路200可以实现为第四晶体管M4，第四晶体管M4的控制极和显示输入信号端STU2耦接以接收显示输入信号，第四晶体管M4的第一极和第二电压端VDD耦接以接收第二电压，第四晶体管M4的第二极和上拉节点Q耦接。例如，在一帧的显示时段中，第四晶体管M4在显示输入信号的控制下导通，从而利用第二电压对上拉节点Q进行充电。

如图3所示，输出电路300中的移位信号输出子电路3000可以实现为包括第五晶体管M5、第二电容C2。第五晶体管M5的控制极和上拉节点Q耦接，第五晶体管M5的第一极和移位时钟信号端CLKS耦接以接收移位时钟信号，第五晶体管M5的第二极和移位信号输出端CR耦接；第二电容C2的第一极和上拉节点Q耦接，第二电容C2的第二极和第五晶体管M5的第二极耦接。输出电路300中的多个像素信号输出子电路中的一个可以包括第六晶体管M6。第六晶体管M6的控制极和上拉节点Q耦接，第六晶体管M6的第一极和像素时钟信号端CLKO耦接以接收像素时钟信号端并作为复合输出信号，第六晶体管M6的第二极和像素信号输出端OUT耦接。第一像素时钟信号端CLKO1，第二像素时钟信号端CLKO2分别表示第一像素信号输出子电路3001，第二像素信号输出子电路3002中的像素时钟信号端，在不作区分时，都以CLKO表示。

例如，在上拉节点Q的电位为高电平时，第五晶体管M5和第六晶体管M6导通，从而可以将移位时钟信号输出至移位信号输出端CR，将像素时钟信号输出至像素信号输出端OUT。具体而言，在第一像素时钟信号CLKO1为高电平时，第一像素信号输出子电路3001的第六晶体管M6_1将其导通至第一像素信号输出端OUT1，在第二像素时钟信号CLKO2为高电平时，第二像素信号输出子电路3002的第六晶体管M6_2将其导通至第一像素信号输出端OUT2。

例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，各级移位寄存器单元的显示输入信号端STU2可以和前两级移位寄存器单元的移位信号输出端CR<N-2>耦接。即，显示输入信号可以为前两级移位寄存器单元的移位信号输出端CR<N-2>输出的信号。

如图3所示，第一下拉控制电路400可以实现为包括第七晶体管M7、第八晶体管M8和第九晶体管M9。第七晶体管M7的控制极和第一极耦接且被配置为和第三电压端VDD_A耦接以接收第三电压，第七晶体管M7的第二极和下拉节点QB耦接；第八晶体管M8的控制极和第一极耦接且被配置为和第四电压端VDD_B耦接以接收第四电压，第八晶体管M8的第二极和下拉节点QB耦接；第九晶体管M9的控制极和上拉节点Q耦接，第九晶体管M9的第一极和下拉节点QB耦接，第九晶体管M9的第二极和第五电压端VGL2耦接以接收第五电压。

例如，第三电压端VDD_A和第四电压端VDD_B可以被配置为交替输入高电平，即第三电压端VDD_A输入高电平时，第四电压端VDD_B输入低电平，而第第三电压端VDD_A输入低电平时，第四电压端VDD_B输入高电平，即第七晶体管M7和第八晶体管M8中只有一个晶体管处于导通状态，这样可以避免晶体管长期导通引起的性能漂移。当第七晶体管M7或第八晶体管M8导通时，第三电压或第四电压可以对下拉节点QB进行充电，从而将下拉节点QB上拉至高电平。当上拉节点Q的电位为高电平时，第九晶体管M9导通，例如在晶体管的设计上，可以将第九晶体管M9与第七晶体管M7(或第八晶体管M8)配置为(例如对二者的尺寸比、阈值电压等配置)在M9和M7(M8)均导通时，下拉节点QB的电平仍然可以被下拉至低电平，该低电平可以使得第十晶体管M10、第十一晶体管M11以及第十二晶体管M12保持关闭。

如图3所示，下拉电路500可以实现为包括第十晶体管M10、第十一晶体管M11和第十二晶体管M12。第十晶体管M10的控制极和下拉节点QB耦接，第十晶体管M10的第一极和上拉节点Q耦接，第十晶体管M10的第二极和第五电压端VGL2耦接以接收第五电压；第十一晶体管M11的控制极和下拉节点QB耦接，第十一晶体管M11的第一极和移位信号输出端CR耦接，第十一晶体管M11的第二极和第五电压端VGL2耦接以接收第五电压；第十二晶体管M12的控制极和下拉节点QB耦接，第十二晶体管M12的第一极和像素信号输出端OUT耦接，第十二晶体管M12的第二极和第五电压端VGL2耦接以接收第五电压。此外，未在图中示出，第十二晶体管M12的第二极可以是和第六电压端VGL3耦接以接收第六电压，以代替第五电压。需要说明的是，在本公开的实施例中的第六电压端VGL3例如可以被配置为提供直流低电平信号，即第六电压为低电平，以下各实施例与此相同，不再赘述。

例如，当下拉节点QB的电位为高电平时，第十晶体管M10、第十一晶体管M11以及第十二晶体管M12导通，从而可以利用第五电压(和第六电压)对上拉节点Q、移位信号输出端CR以及像素信号输出端OUT进行下拉，以降低噪声。

参照图3，可以理解的是，当输出电路300包括多个像素信号输出子电路，例如，第一像素信号输出子电路3001，第二像素信号输出子电路3002时，下拉电路500可以包括多个第十二晶体管，例如M12_1，M12_2，以分别对应第一像素信号输出子电路3001的像素信号输出端OUT1，第二像素信号输出子电路3002中的像素信号输出端OUT2。

如图3所示，第二下拉控制电路600可以实现为第十三晶体管M13。第十三晶体管M13的控制极和第一时钟信号端CLKA耦接以接收第一时钟信号，第十三晶体管M13的第一极和下拉节点QB耦接，第十三晶体管M13的第二极和第五电压端VGL2耦接以接收第五电压。例如，在一帧的消隐时段中，当第一时钟信号为高电平时，第十三晶体管M13导通，从而可以利用低电平的第五电压对下拉节点QB进行下拉。

如图3所示，第三下拉控制电路700可以实现为第十四晶体管M14。第十四晶体管M14的控制极和显示输入信号端STU2耦接以接收显示输入信号，第十四晶体管M14的第一极和下拉节点QB耦接，第十四晶体管M14的第二极和第五电压端VGL2耦接以接收第五电压。例如，在一帧的显示时段中，第十四晶体管M14可以响应于显示输入信号而导通，从而利用低电平的第五电压对下拉节点QB进行下拉。将下拉节点QB下拉至低电位，可以避免下拉节点QB对上拉节点Q的影响，从而使得在显示时段中对上拉节点Q的充电更充分。

如图3所示，显示复位电路800可以实现为第十五晶体管M15。第十五晶体管M15的控制极和显示复位信号端STD耦接以接收显示复位信号，第十五晶体管M15的第一极和上拉节点Q耦接，第十五晶体管M15的第二极和第五电压端VGL2耦接以接收第五电压。例如，在一帧的显示时段中，第十五晶体管M15可以响应于显示复位信号而导通，从而可以利用低电平的第五电压对上拉节点Q进行复位。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，各级移位寄存器单元的显示复位信号端STD可以和后三级移位寄存器单元的移位信号输出端CR<N+3>耦接，即显示复位信号可以为后三级移位寄存器单元的移位信号输出端CR<N+3>输出的信号。

如图3所示，全局复位电路900可以实现为第十六晶体管M16。第十六晶体管M16的控制极和全局复位信号端TRST耦接以接收全局复位信号，第十六晶体管M16的第一极和上拉节点Q耦接，第十六晶体管M16的第二极和第五电压端VGL2耦接以接收第五电压。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第十六晶体管M16响应于全局复位信号而导通，通过低电平的第五电压对上拉节点Q进行复位，从而实现对各级移位寄存器单元10的全局复位。

图4为本公开的实施例提供的另一种移位寄存器单元的电路图。

例如，在另一个示例中，如图4所示，消隐上拉保持电路130除了包括第一耦合电容CST1外，还可以包括第二耦合电容CST2。第二耦合电容CST2的第一极和第二晶体管M2的第二极耦接，第二耦合电容CST2的第二极和上拉控制节点H耦接。例如，当第一时钟信号从低电平变为高电平时，此时如果第二晶体管M2导通，则高电平的第一时钟信号可以通过第二晶体管M2传输至第二耦合电容CST2的第一极，使得第二耦合电容CST2的第一极的电位被拉高，通过自举作用，从而可以使得上拉控制节点H的电平被进一步拉高。

例如，在另一个示例中，如图4所示，第二下拉控制电路600还可以包括第十七晶体管M17。第十七晶体管M17的控制极和上拉控制节点H耦接，第十七晶体管M17的第一极和第十三晶体管M13的第二极耦接，第十七晶体管M17的第二极和第五电压端VGL2耦接以接收第五电压。

例如，在一帧的消隐时段，当第一时钟信号和上拉控制节点H均为高电平时，第十三晶体管M13和第十七晶体管M17均导通，使下拉节点QB与第五电压端VGL2耦接，从而将下拉节点QB下拉为低电平。

例如，在另一个示例中，如图4所示，在多个输出端中输出的信号时序相同时，对应的输出子电路可以耦接到相同的时钟信号端。例如，移位信号输出子电路和第一像素信号输出子电路可以耦接到相同的时钟信号端，以CLKS(CLKO1)表示。

例如，在另一个示例中，如图4所示，还可以在像素信号输出子电路中设置第三电容C3，第三电容C3的第一极和上拉节点Q耦接，第三电容C3的第二极和第六晶体管M的第二极耦接。为了便于说明，图中仅以C3_2表示在第二像素信号输出子电路3002中设置的第三电容C3。然而，应当理解，也可以在第一像素信号输出子电路3001中设置的第三电容C3，并表示为C3_1(未图示)。

需要说明的是，在图4所示的实施例中，通过设置第三电容C3可以提高上拉节点Q的电平的保持能力，当然，也可以不设置第三电容C3，本公开的实施例对此不作限定。

例如，可以采用多个图4所示的移位寄存器单元10级联形成一栅极驱动电路，该栅极驱动电路可以实现随机补偿。例如，在某一帧的消隐时段中，需要对第五行的子像素单元进行外部补偿，则对应第五行的移位寄存器单元10中的上拉控制节点H为高电平，从而使得该移位寄存器单元10中的下拉节点QB被拉低，这样不会影响该移位寄存器单元10的输出。而对应其它行的移位寄存器单元10中的上拉控制节点H为低电平，从而使得该移位寄存器单元10中的下拉节点QB不会被拉低，以避免其他行的移位寄存器单元10的移位信号输出端CR和像素信号输出端OUT处于浮置状态，从而减小移位信号输出端CR和像素信号输出端OUT的噪声。

图5为本公开实施例提供的显示输入电路的多个示例。

例如，在一个示例中，如图5(a)所示，第四晶体管M4的控制极和第一极可以同时和显示输入信号端STU2(例如，前两级的移位寄存器单元的CR<N-2>)耦接，从而在显示输入信号为高电平时，利用高电平的显示输入信号对上拉节点Q进行充电。

又例如，在一个示例中，如图5(b)所示，显示输入电路200除了包括第四晶体管M4外，还可以包括晶体管M4_b，晶体管M4_b的控制极以及第一极和第四晶体管M4的第二极耦接，晶体管M4_b的第二极和上拉节点Q耦接。由于晶体管M4_b采用二极管耦接方式，所以电流只能从晶体管M4_b的第一极流向第二极，而不能从晶体管M4_b的第二极(即上拉节点Q)流向第一极，从而可以避免上拉节点Q通过第四晶体管M4发生漏电。

又例如，在一个示例中，如图5(c)所示，显示输入电路200除了包括第四晶体管M4外，还可以包括晶体管M4_b，晶体管M4_b的控制极和晶体管M4的控制极耦接，晶体管M4_b的第一极和第四晶体管M4的第二极耦接，晶体管M4_b的第二极和上拉节点Q耦接。这同样可以避免上拉节点Q通过第四晶体管M4发生漏电。

图6为第二晶体管的第一极和第二电压端耦接时移位寄存器单元的电路图。为了进行对比，可以将图4所示的移位寄存器单元10中的第二晶体管M2的第一极和第二电压端VDD连接，从而得到图6所示的移位寄存器单元。

图7为本公开的实施例提供的再一种移位寄存器单元的电路图。图7(a)示出了除了输出电路300和用于对其进行下拉的晶体管以外的其它部分，图7(b)示出了输出电路300和用于对其进行下拉的晶体管。

如图7所示，本公开的另一个实施例还提供一种移位寄存器单元10，图7中所示的移位寄存器单元10和图4中所示的移位寄存器单元10相比，输出电路300还包括属于第三像素信号输出子电路3003的晶体管M6_3，属于第四像素信号输出子电路3004的晶体管M6_4。相应地，下拉电路500还包括晶体管M12_3，M12_4。各个像素信号输出子电路的晶体管M6的连接方式相同，不再详述。

增加的像素信号输出子电路提供了更多的耦接方式，以驱动多行像素单元。例如，一行的像素单元可能需要两个时序不同的驱动信号，以OUT_1，OUT_2表示。第一像素信号输出子电路3001，第二像素信号输出子电路3002可以依次输出第N行的驱动信号，以OUT_1<N>，OUT_2<N>表示。然后，第三像素信号输出子电路3003，第四像素信号输出子电路3004可以依次输出第N+1行的驱动信号，以OUT_1<N+1>，OUT_2<N+2>表示。

移位寄存器单元10可以用于驱动多行像素单元，因此，减少了所需要的占用的空间。

尽管以上仅示出了移位寄存器单元驱动两行像素单元的示例，本领域技术人员可以理解，根据本公开的描述，可以根据实际情况驱动更多的像素单元，上述示例不应构成对本公开保护范围的限制。

如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1维持上拉控制节点H处的电位，利用第二电容C2维持上拉节点Q处的电位。第一电容C1和/或第二电容C2可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者第一电容C1和/或第二电容C2也可以通过各个器件之间的寄生电容实现。第一电容C1和/或第二电容C2的耦接方式不局限于上面描述的方式，也可以为其他适用的耦接方式，只要能存储写入到上拉控制节点H或上拉节点Q的电平即可。

当上拉节点Q和/或上拉控制节点H的电位维持在高电平时，存在一些晶体管(例如第一晶体管M1、第三晶体管M3、第十晶体管M10、第十五晶体管M15以及第十六晶体管M16)的第一极耦接上拉节点Q或上拉控制节点H，而第二极耦接低电平信号。即使当这些晶体管的控制极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元10中对于上拉节点Q和/或上拉控制节点H的电位维持的效果变差。

例如，如图4所示，以上拉控制节点H为例，第一晶体管M1的第一极和消隐输入信号端STU1耦接，第二极和上拉控制节点H耦接。当上拉控制节点H处于高电平，而消隐输入信号端STU1输入的信号为低电平时，上拉控制节点H可能会通过第一晶体管M1漏电。

针对上述问题，如图7所示，移位寄存器单元10还具有防漏电结构。该移位寄存器单元10与图4中的移位寄存器单元10的区别还在于增加了第一防漏电晶体管M1_b、第三防漏电晶体管M3_b、第十防漏电晶体管M10_b、第十五防漏电晶体管M15_b、第十六防漏电晶体管M16_b、第二十晶体管M20以及第二十一晶体管M21。下面以第一防漏电晶体管M1_b为例对防漏电的工作原理进行说明。

第一防漏电晶体管M1_b的控制极和第一晶体管M1的控制极耦接，第一防漏电晶体管M1_b的第一极和第二十晶体管M20的第二极耦接，第一防漏电晶体管M1_b的第二极和上拉控制节点H耦接。第二十晶体管M20的控制极和上拉控制节点H耦接，第二十晶体管M20的第一极和第七电压端VB耦接以接收高电平的第七电压。当上拉控制节点H处于高电平时，第二十晶体管M20在上拉控制节点H的电平的控制下导通，从而可以将第七电压端VB输入的高电平输入到第一防漏电晶体管M1_b的第一极，使得第一防漏电晶体管M1_b的第一极和第二极都处于高电平，从而可以防止上拉控制节点H处的电荷通过第一防漏电晶体管M1_b漏电。此时，由于第一防漏电晶体管M1_b的控制极和第一晶体管M1的控制极耦接，所以第一晶体管M1和第一防漏电晶体管M1_b的结合可以实现与前述第一晶体管M1相同的效果，同时还具有防漏电的效果。

类似地，第三防漏电晶体管M3_b、第十防漏电晶体管M10_b、第十五防漏电晶体管M15_b以及第十六防漏电晶体管M16_b可以分别结合第二十一晶体管M21实现防漏电结构，从而可以防止上拉节点Q发生漏电。防止上拉节点Q发生漏电的工作原理和上述防止上拉控制节点H发生漏电的工作原理相同，在Q点为高电平时，M21导通，将VB的高电平导通至节点B，也就是M3_b、M10_b、M15_b、M16_b的第一极或者第二极，以防止漏电。

图8为本公开的实施例提供的再一种移位寄存器单元的电路图。图8(a)示出了除了输出电路300和用于对其进行下拉的晶体管以外的其它部分，图8(b)示出了输出电路300和用于对其进行下拉的晶体管。

如图8所示，本公开的另一个实施例还提供一种移位寄存器单元10，图8中所示的移位寄存器单元10和图7中所示的移位寄存器单元10相比，增加了下拉节点QB2，区别而言，也可以将QB称为第一下拉节点，将QB2称为第二下拉节点；为了和第二下拉节点QB2配合工作，相应地增加了晶体管M22、M22_b、M9_b、M13_b、M17_b、M14_b、M11_b、以及M12_b。需要说明的是，第八晶体管M8的第二极不再和下拉节点QB耦接，而是和第二下拉节点QB2耦接；晶体管M22_b是为了防止上拉节点Q发生漏电而设置的防漏电晶体管。

在图8所示的移位寄存器单元中，晶体管M22、M22_b以及M9_b分别和晶体管M10、M10_b以及M9的工作原理类似；晶体管M13_b、M17_b以及M14_b分别和晶体管M13、M17以及M14的工作原理类似；晶体管M11_b、以及M12_b分别和晶体管M11、M12的工作原理类似，这里不再赘述。在第一像素信号输出子电路3001中，M12_1b与M12_1对应，在第二像素信号输出子电路3002中，M12_2b与M12_2对应，在第三像素信号输出子电路3003中，M12_3b与M12_3对应，在第四像素信号输出子电路3004中，M12_4b与M12_4对应。

在本公开的实施例提供的移位寄存器单元10中，通过设置第二下拉节点QB2以及相应的晶体管，可以进一步提高该移位寄存器单元10的性能。例如，在对上拉节点Q进行充电时，可以使得下拉节点Q和第二下拉节点QB更好地处于低电平，从而不会影响上拉节点Q，使得上拉节点Q的充电更充分。又例如，在移位寄存器单元10不需要输出时，可以进一步降低上拉节点Q和输出端(CR、OUT、OUT2)的噪声，避免发生输出异常。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管控制极可以是栅极，而源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除控制极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。

另外，需要说明的是，本公开的实施例中提供的移位寄存器单元10中采用的晶体管均是以N型晶体管为例进行说明的，本公开的实施例包括但不限于此，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。替换为P型晶体管后，仅仅需要将相应的施加到控制极的控制电压改变电平。例如，将原N型晶体管的高电平改变为P型晶体管的低电平，即可以实现同样的控制时序和功能。

图9为本公开的实施例提供的消隐输入电路、消隐上拉电路的多个示例。在这些示例中，示出了第一电容C1的第二极可以和另一个低电平电压端VA耦接。

在图9(a)，9(c)，9(e)中，示出了消隐信号端STU1可以是和前两级移位寄存器单元的移位信号输出端CR<N-2>耦接。在图9(b)，9(d)中，示出了消隐信号端STU1可以是和后三级移位寄存器单元10的移位信号输出端CR<N+3>耦接。在图9(f)中，示出了消隐信号端STU1可以是和本级移位寄存器单元10的移位信号输出端CR<N>耦接。

在图9(a)，9(b)，9(c)中，示出了包括第一耦合电容CST1的消隐上拉保持电路。在图9(d)中，示出了包括第一耦合电容CST1和第二耦合电容CST2的消隐上拉保持电路。在图9(e)，9(f)中，示出了未包含消隐上拉保持电路的情况。

在图9(a)，9(b)，9(d)中，示出了防漏电结构，包括第一防漏电晶体管M1_b、第三防漏电晶体管M3_b、第二十晶体管M20。在图9(e)，9(f)中，示出了防漏电结构，包括第一防漏电晶体管M1_b、第二十晶体管M20。在图9(c)中，示出了未包含防漏电结构的情况。

应当理解，基于结构化的电路设置，例如图9所示出的，可以调整各个电路部分的具体设置，而同样可以实现本公开的效果。本公开的范围包括基于本公开的基本原理而做出的各种具体设置调整。

图10为本公开的实施例提供的第二下拉控制电路、第三下拉控制电路的多个示例。与在图3比较而言，对于第一下拉节点QB，图10(a)中的设置相同。图10(a)中增加了M13_b、M14_b与第二下拉节点QB2配合工作。图10(b)中，与图10(a)而言，仅仅使用了晶体管M14、M14_b，而减少了晶体管M13、M13_b的使用。

图11为本公开的实施例提供的一种栅极驱动电路的示意图。本公开的一个实施例提供一种栅极驱动电路20，如图11所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。需要说明的是，图10中仅示意性的示出了栅极驱动电路20的前四个移位寄存器单元(A1、A2、A3和A4)，本公开的实施例包括但不限于此。例如，根据时序，之后的结构可以是完全相同的重复结构。

移位寄存器单元的级数与像素单元的行数之间具有如下关系：第M级的移位寄存器单元输出第2M-1行的像素单元信号、以及第2M行的像素单元信号。第M级的移位寄存器单元的移位信号输出端CR与第M+1级的移位寄存器单元的显示输入信号端STU2耦接。第M级的移位寄存器单元的显示复位信号端STD与第M+2级的移位寄存器单元的移位信号输出端CR耦接。M是大于零的整数。

第1级移位寄存器单元的显示输入信号端STU2直接耦接至初始显示信号端STU_0。每一级移位寄存器单元的消隐输入信号端STU1与自身的移位信号输出端CR耦接。

应当理解，此处为了更好地表示移位寄存器单元和所驱动的像素单元的行的关系，移位信号输出端CR输出的移位信号的标记与像素信号输出端输出的像素信号的标记相对应，而不是与移位寄存器单元的级数对应。即，第二级移位寄存器单元A2输出的移位信号被标记为CR<3>，与其输出的第3行的像素单元的像素信号OUT<3>相对应，而不是对应于移位寄存器单元A2的级数2。

如图11所示，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3。第一子时钟信号线CLK_1与各移位寄存器单元的补偿选择控制端OE耦接，第二子时钟信号线CLK_2与各移位寄存器单元的全局复位信号端TRST耦接，第三子时钟信号线CLK_3与各移位寄存器单元的第一时钟信号端CLKA耦接。

栅极驱动电路20还包括第四子时钟信号线CLK_1、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7，分别耦接至第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3、第四级移位寄存器单元A4的移位时钟信号端CLKS(第一像素时钟信号端CLKO1)，以用于输出移位信号和第一像素信号。

栅极驱动电路20还包括第八子时钟信号线CLK_8、第九子时钟信号线CLK_9、第十子时钟信号线CLK_10、第十一子时钟信号线CLK_11。分别耦接至第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3、第四级移位寄存器单元A4的第二像素时钟信号端CLKO2，以用于输出第二像素信号。

需要说明的是，图11中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。例如，如之前已经描述过的，各级移位寄存器单元的消隐输入信号端STU1还可以选择和前两级或后三级移位寄存器单元的移位信号输出端CR耦接。

本公开的实施例还提供了一种上述任一项的移位寄存器单元的驱动方法，包括：在一帧的显示时段，通过移位信号输出端向另一个移位寄存器单元输出移位信号；以及在一帧的显示时段，通过多个像素信号输出端分别向多行像素单元输出多个像素信号。多个像素信号包括多个显示输出信号。

在本公开的实施例中，在一帧的显示时段，基于多行像素单元的显示时序，多个像素时钟信号被分别输入到多个像素信号输出子电路。在一帧的显示时段，多个像素信号输出子电路在多个输出时钟信号的控制下，将多个输出时钟信号分别输出至多个输出端，以作为多个显示输出信号。显示时序是使得多行像素单元的每一行依次进行显示的行扫描显示时序。

在本公开的实施例中，移位寄存器单元的驱动方法，还包括：在一帧的显示时段，由消隐输入电路响应于补偿选择控制信号对上拉控制节点进行充电并保持上拉控制节点的电平；在一帧的消隐时段，由消隐上拉电路在上拉控制节点的电平和第一时钟信号的控制下，利用第一时钟信号对上拉节点进行充电；在一帧的消隐时段，由消隐上拉保持电路响应于第一时钟信号对上拉控制节点进行上拉保持；在一帧的消隐时段，由多个像素信号输出端中的一个向多行像素单元中的一行输出像素信号，其中，像素信号包括消隐输出信号。

在本公开的实施例中，在一帧的消隐时段，多个像素时钟信号中的一个被输入至多个像素信号输出子电路中的一个。在一帧的消隐时段，多个像素信号输出子电路中的一个在多个像素时钟信号中的一个的控制下，将多个输出时钟信号中的一个输出至多个输出端中的一个，以作为消隐输出信号。

以下，将结合附图，对于上述驱动方法进行进一步的描述。

图12为图11的栅极驱动电路的时序图。在图12中，H<5>表示栅极驱动电路20中第三级移位寄存器单元A3中的上拉控制节点H，Q<1>、Q<3>和Q<5>分别表示栅极驱动电路20中第一级移位寄存器单元A1、第二级移位寄存器单元A2和第三级移位寄存器单元A3中的上拉节点Q。OUT<5>(CR<5>)、OUT<6>表示栅极驱动电路20中的第三级移位寄存器单元A3的第一像素信号输出端OUT1(移位信号输出端CR)，第二像素信号输出端OUT2。OUT<7>(CR<7>)、OUT<8>分别表示栅极驱动电路20中的第四级移位寄存器单元A4的第一像素信号输出端OUT1(移位信号输出端CR)，第二像素信号输出端OUT2。1F表示第一帧，DI表示第一帧中的显示时段，BL表示第一帧中的消隐时段。

另外，需要说明的是，在图12中是以第三电压端VDD_A输入低电平而第四电压端VDD_B输入高电平为例进行示意的，但本公开的实施例不限于此。图12所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

下面结合图12中的信号时序图，对图11中所示的栅极驱动电路20的工作原理进行说明，例如，图11中所示的栅极驱动电路20中的移位寄存器单元可以采用图4中所示的移位寄存器单元。

以第一级移位寄存器单元A1的动作为例进行说明显示信号输出，同时参见图4，首先，第一级移位寄存器单元的显示输入信号端STU2接收来自初始显示信号端STU_0的信号，第四晶体管M4导通，来自第二电压端VDD的高电平电压被输入至上拉节点Q。第一级移位寄存器单元A1的上拉节点Q<1>成为高电平。在上拉节点Q<1>为高电平期间，首先，移位时钟信号端CLKS(第一像素时钟信号端CLKO1)接收来自第四子时钟信号线CLK_4的高电平的时钟信号，使得第一级移位寄存器单元A1的移位信号输出端CR<1>，第一像素信号输出端OUT1(OUT<1>)输出高电平的显示输出信号(未图示)。然后，第二像素时钟信号端CLKO2接收来自第八子时钟信号线CLK_8的高电平的时钟信号，使得第一级移位寄存器单元A1的第二像素信号输出端OUT2(OUT<2>)输出高电平的显示输出信号(未图示)。移位信号输出端CR<1>输出的移位信号被输入到第二级移位寄存器单元A2的显示输入信号端STU2，第二级移位寄存器单元A2重复上述过程，然后第三级移位寄存器单元A3重复上述过程。第三级移位寄存器单元A3的移位信号输出端CR<5>输出的移位信号被输入到第一级移位寄存器单元A1的显示复位信号端STD，第十五晶体管M15导通，使得上拉节点Q<1>成为低电平。

此外，以第三级移位寄存器单元A3的动作为例进行说明消隐信号输出，该消隐信号从第三级移位寄存器单元A3的第一像素信号输出端OUT1(OUT<5>)输出至第五行像素单元。同时参见图4，如图12中的S1所示，在第三级移位寄存器单元A3的移位信号输出端CR<5>输出高电平信号时，第三级移位寄存器单元A3的补偿选择控制端OE接收来自第一子时钟信号线CLK_1的高电平的时钟信号，第一晶体管M1导通，上拉控制节点H<5>成为高电平，第二晶体管M2导通。上拉控制节点H<5>的高电平一直保持到消隐时段BL。在消隐时段，第三级移位寄存器单元A3的第一时钟信号端CLKA接收来自第三子时钟信号线CLK_3的高电平的时钟信号，第三晶体管M3导通，使得上拉节点Q成为高电平，第五晶体管M5导通。随后，第三级移位寄存器单元A3的移位时钟信号端CLKS(第一像素时钟信号端CLKO1)接收来自第六子时钟信号线CLK_6的高电平的信号，使得第三级移位寄存器单元A3的移位信号输出端CR<5>(第一像素信号输出端OUT1)输出高电平的消隐输出信号，该阶段如图12中的S2所示。在输出高电平的消隐输出信号的S2阶段，第三子时钟信号线CLK_3的信号转变为低电平而不能再通过第三晶体管M3对于上拉节点Q<5>进行充电。但是，一旦晶体管M5导通后，由于第二电容C2的自举作用，也可以维持Q<5>始终保持高电平。

在完成消隐输出信号的输出后，第一子时钟信号线CLK_1，第二子时钟信号线CLK_2上具有高电平的信号。由于每一级移位寄存器单元的补偿选择控制端OE均和第一子时钟信号线CLK_1耦接，每一级移位寄存器单元的全局复位信号端TRST均和第二子时钟信号线CLK_2耦接，所以可以对每一级移位寄存器单元中的上拉控制节点H以及上拉节点Q进行复位，从而上拉控制节点H<5>以及上拉节点Q<5>都完成复位。

至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。

需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第五行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的其它子像素单元的驱动信号时，则需要控制使得提供至补偿选择控制端OE的信号和相对应移位寄存器单元的消隐输入信号端STU1的信号时序相同。这里需要说明的是，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。

如上所述，通过设置消隐上拉保持电路130对上拉控制节点H进行上拉保持，可以避免上拉控制节点H发生漏电，从而在一帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。此外，该移位寄存器单元还可以实现多行像素单元的驱动，减少了移位寄存器单元的数量，减小栅极驱动电路所需要的面积。

图13为本公开的实施例提供的一种显示装置的示意图。

本公开的实施例还提供一种显示装置1，如图13所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号至像素阵列；栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410耦接，栅极驱动电路20通过栅线GL与子像素单元410耦接。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (22)

1.一种移位寄存器单元，包括消隐输入电路、消隐上拉电路、显示输入电路和输出电路；其中，

所述消隐输入电路被配置为响应于补偿选择控制信号对上拉控制节点进行充电并保持所述上拉控制节点的电平；

所述消隐上拉电路被配置为在所述上拉控制节点的电平和第一时钟信号的控制下，利用所述第一时钟信号对上拉节点进行充电；

所述显示输入电路被配置为响应于显示输入信号对所述上拉节点进行充电；

所述输出电路被配置为在所述上拉节点的电平和多个输出时钟信号的控制下，将所述多个输出时钟信号分别输出至多个输出端；

所述多个输出端包括移位信号输出端和多个像素信号输出端；

所述多个像素信号输出端被配置为分别向多行像素单元输出多个像素信号。

2.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路包括第一晶体管和第一电容；

所述第一晶体管的控制极和补偿选择控制端耦接以接收所述补偿选择控制信号，所述第一晶体管的第一极和消隐输入信号端耦接，所述第一晶体管的第二极和所述上拉控制节点耦接；以及

所述第一电容的第一极和所述上拉控制节点耦接，所述第一电容的第二极和第一电压端耦接。

3.根据权利要求1所述的移位寄存器单元，其中，所述消隐上拉电路包括第二晶体管和第三晶体管；

所述第二晶体管的控制极和所述上拉控制节点耦接，所述第二晶体管的第一极和第一时钟信号端耦接以接收所述第一时钟信号，所述第二晶体管的第二极和所述第三晶体管的第一极耦接；

所述第三晶体管的控制极和所述第一时钟信号端耦接以接收所述第一时钟信号，所述第三晶体管的第二极和所述上拉节点耦接。

4.根据权利要求3所述的移位寄存器单元，还包括：消隐上拉保持电路；

所述消隐上拉保持电路与所述上拉控制节点耦接，且被配置为响应于所述第一时钟信号对所述上拉控制节点进行上拉保持；

其中，所述消隐上拉保持电路包括第一耦合电容；

所述第一耦合电容的第一极和所述第一时钟信号端耦接以接收所述第一时钟信号，所述第一耦合电容的第二极和所述上拉控制节点耦接。

5.根据权利要求4所述的移位寄存器单元，其中，所述消隐上拉保持电路还包括第二耦合电容；

所述第二耦合电容的第一极和所述第二晶体管的第二极耦接，所述第二耦合电容的第二极和所述上拉控制节点耦接。

6.根据权利要求1-5任一所述的移位寄存器单元，其中，所述显示输入电路包括第四晶体管；

所述第四晶体管的控制极和显示输入信号端耦接以接收所述显示输入信号，所述第四晶体管的第一极和第二电压端耦接以接收第二电压，所述第四晶体管的第二极和所述上拉节点耦接。

7.根据权利要求1-5任一所述的移位寄存器单元，其中，

所述移位信号输出子电路包括第五晶体管，所述第五晶体管的控制极和所述上拉节点耦接，所述第五晶体管的第一极和移位时钟信号端耦接以接收移位时钟信号，所述第五晶体管的第二极和所述移位信号输出端耦接；

所述多个像素信号输出子电路中的一个包括：第六晶体管，所述第六晶体管的控制极和所述上拉节点耦接，所述第六晶体管的第一极和多个像素时钟信号端中的一个耦接以接收所述多个像素时钟信号中的一个，所述第六晶体管的第二极和所述多个像素信号输出端中的一个耦接。

8.根据权利要求1所述的移位寄存器单元，还包括第一下拉控制电路和下拉电路；其中，

所述第一下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；

所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述多个像素信号输出端进行下拉复位。

9.根据权利要求8所述的移位寄存器单元，其中，所述第一下拉控制电路包括第七晶体管、第八晶体管和第九晶体管；

所述第七晶体管的控制极和第一极耦接且被配置为和第三电压端耦接以接收第三电压，所述第七晶体管的第二极和所述下拉节点耦接；

所述第八晶体管的控制极和第一极耦接且被配置为和第四电压端耦接以接收第四电压，所述第八晶体管的第二极和所述下拉节点耦接；

所述第九晶体管的控制极和所述上拉节点耦接，所述第九晶体管的第一极和所述下拉节点耦接，所述第九晶体管的第二极和第五电压端耦接以接收第五电压。

10.根据权利要求8所述的移位寄存器单元，其中，所述下拉电路包括第十晶体管、第十一晶体管和第十二晶体管；

所述第十晶体管的控制极和所述下拉节点耦接，所述第十晶体管的第一极和所述上拉节点耦接，所述第十晶体管的第二极和第五电压端耦接以接收第五电压；

所述第十一晶体管的控制极和所述下拉节点耦接，所述第十一晶体管的第一极和所述移位信号输出端耦接，所述第十一晶体管的第二极和所述第五电压端耦接以接收所述第五电压；

所述第十二晶体管的控制极和所述下拉节点耦接，所述第十二晶体管的第一极和所述多个像素信号输出端中的一个耦接，所述第十二晶体管的第二极和第五电压端耦接以接收第五电压。

11.根据权利要求8所述的移位寄存器单元，还包括第二下拉控制电路和第三下拉控制电路；其中，

所述第二下拉控制电路被配置为响应于所述第一时钟信号对所述下拉节点的电平进行控制；

所述第三下拉控制电路被配置为响应于所述显示输入信号对所述下拉节点的电平进行控制。

12.根据权利要求11所述的移位寄存器单元，其中，所述第二下拉控制电路包括第十三晶体管，所述第三下拉控制电路包括第十四晶体管；

所述第十三晶体管的控制极和第一时钟信号端耦接以接收所述第一时钟信号，所述第十三晶体管的第一极和所述下拉节点耦接，所述第十三晶体管的第二极和第五电压端耦接以接收第五电压；

所述第十四晶体管的控制极和显示输入信号端耦接以接收所述显示输入信号，所述第十四晶体管的第一极和所述下拉节点耦接，所述第十四晶体管的第二极和所述第五电压端耦接以接收所述第五电压。

13.根据权利要求11所述的移位寄存器单元，其中，所述第二下拉控制电路包括第十三晶体管和第十七晶体管，所述第三下拉控制电路包括第十四晶体管；

所述第十三晶体管的控制极和第一时钟信号端耦接以接收所述第一时钟信号，所述第十三晶体管的第一极和所述下拉节点耦接，所述第十三晶体管的第二极和第十七晶体管的第一极耦接；

所述第十七晶体管的控制极和所述上拉控制节点耦接，所述第十七晶体管的第二极和第五电压端耦接以接收第五电压；

所述第十四晶体管的控制极和显示输入信号端耦接以接收所述显示输入信号，所述第十四晶体管的第一极和所述下拉节点耦接，所述第十四晶体管的第二极和所述第五电压端耦接以接收所述第五电压。

14.根据权利要求8所述的移位寄存器单元，还包括显示复位电路和全局复位电路，其中，

所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位；

所述全局复位信号被配置为响应于全局复位信号对所述上拉节点进行复位。

15.根据权利要求14所述的移位寄存器单元，其中，所述显示复位电路包括第十五晶体管，所述全局复位电路包括第十六晶体管；

所述第十五晶体管的控制极和显示复位信号端耦接以接收所述显示复位信号，所述第十五晶体管的第一极和所述上拉节点耦接，所述第十五晶体管的第二极和第五电压端耦接以接收第五电压；

所述第十六晶体管的控制极和全局复位信号端耦接以接收所述全局复位信号，所述第十六晶体管的第一极和所述上拉节点耦接，所述第十六晶体管的第二极和所述第五电压端耦接以接收所述第五电压。

16.一种栅极驱动电路，包括多个级联的如权利要求1-15任一所述的移位寄存器单元。

17.根据权利要求16所述的栅极驱动电路，

其中，第M级的移位寄存器单元输出用于第2M-1行的像素单元的像素信号、以及用于第2M行的像素单元的像素信号；

其中，第M级的移位寄存器单元的移位信号输出端与第M+1级的移位寄存器单元的显示输入信号端耦接；

其中，第M级的移位寄存器单元的显示复位信号端与第M+2级的移位寄存器单元的移位信号输出端耦接；

其中，M是大于零的整数。

18.一种显示装置，包括如权利要求16或者17所述的栅极驱动电路。

19.一种如权利要求1-15任一项所述的移位寄存器单元的驱动方法，包括：

在一帧的显示时段，通过所述移位信号输出端向另一个移位寄存器单元输出所述移位信号；以及

在一帧的显示时段，通过所述多个像素信号输出端分别向多行像素单元输出多个像素信号，其中，所述多个像素信号包括多个显示输出信号。

20.如权利要求19所述的移位寄存器单元的驱动方法，

其中，在一帧的显示时段，基于所述多行像素单元的显示时序，所述多个像素时钟信号被分别输入到所述多个像素信号输出子电路；

其中，所述显示时序是使得所述多行像素单元的每一行依次进行显示的行扫描显示时序；

其中，在一帧的显示时段，所述多个像素信号输出子电路在所述多个像素时钟信号的控制下，将所述多个像素时钟信号分别输出至所述多个像素信号输出端，以作为所述多个显示输出信号。

21.如权利要求19或者20所述的移位寄存器单元的驱动方法，还包括：

在一帧的显示时段，由所述消隐输入电路响应于所述补偿选择控制信号对所述上拉控制节点进行充电并保持所述上拉控制节点的电平；

在一帧的消隐时段，由所述消隐上拉电路在所述上拉控制节点的电平和所述第一时钟信号的控制下，利用所述第一时钟信号对所述上拉节点进行充电；

在一帧的消隐时段，由所述多个像素信号输出端中的一个向所述多行像素单元中的一行输出像素信号，其中，所述像素信号包括消隐输出信号。

22.如权利要求21所述的移位寄存器单元的驱动方法，

其中，在一帧的消隐时段，所述多个像素时钟信号中的一个被输入至所述多个像素信号输出子电路中的一个；

其中，在一帧的消隐时段，所述多个像素信号输出子电路中的所述一个在所述多个像素时钟信号中的所述一个的控制下，将所述多个输出时钟信号中的所述一个输出至所述多个像素信号输出端中的所述一个，以作为所述消隐输出信号。

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