JP2024016236A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

Abstract

【課題】シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法を提供する。【解決手段】シフトレジスタユニットは、ブランキング入力回路と、表示入力回路と、出力回路と、補償選択回路とを備える。ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し1つのフレームのブランキング期間においてブランキング信号を第1のノードに入力する。表示入力回路は、表示入力信号に応答して1つのフレームの表示期間において表示信号を第1のノードに入力する。出力回路は、第1のノードのレベルの制御の下で、複合出力信号を出力端子へ出力する。補償選択回路は、出力端子に電気的に接続され、かつ補償選択制御信号に応答し、複合出力信号により制御ノードを充電する。当該シフトレジスタユニットからなるゲート駆動回路は、サブ画素ユニットのランダム補償を行って、長時間にわたる行単位の順次補償のため生じる表示不良を回避できる。【選択図】図１

Description

関連出願の相互参照
本願は、2018年5月31日に提出された中国特許出願第201810552885.4号及び2018年2月14日に提出された中国特許出願第201810151627.5号の優先権を主張し、そのすべての公開内容を本願の一部としてここに援用する。

本開示の実施例は、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関するものである。

表示領域、特にOLED（Organic Light-Emitting Diode，有機発光ダイオード）を用いた表示において、現在、ゲート駆動回路はすべてGATE ICに集積されている。ICの設計において、チップの面積はチップのコストに影響する主な要素であり、チップの面積を如何にして効果的に縮小するかを技術者は重点的に検討しなければならない。

本開示の少なくとも1つの実施例は、ブランキング入力回路と、表示入力回路と、出力回路と、補償選択回路とを備えるシフトレジスタユニットを提供する。前記ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し1つのフレームのブランキング期間においてブランキング信号を第1のノードに入力するように配置され、前記表示入力回路は、表示入力信号に応答して1つのフレームの表示期間において表示信号を前記第1のノードに入力するように配置され、前記出力回路は、前記第1のノードのレベルの制御の下で、複合出力信号を出力端子へ出力するように配置され、前記補償選択回路は、前記出力端子に電気的に接続され、かつ補償選択制御信号に応答し、前記複合出力信号により前記制御ノードを充電するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記複合出力信号は第1の出力信号と第2の出力信号とを含み、前記1つのフレームの表示期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第1の出力信号を前記出力端子に出力するように配置され、前記1つのフレームのブランキング期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第2の出力信号を前記出力端子に出力するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記出力端子はシフト信号出力端子を備え、前記シフト信号出力端子は前記複合出力信号を出力し、前記補償選択回路は第1のトランジスタを備え、前記第1のトランジスタのゲートは補償選択制御端子に接続されて前記補償選択制御信号を受信し、前記第1のトランジスタの第1の極は前記シフト信号出力端子に接続されて前記複合出力信号を受信し、前記第1のトランジスタの第2の極は前記制御ノードに接続されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記ブランキング入力回路は、第2のクロック信号に応答して前記ブランキング入力信号を前記制御ノードに入力するように配置されている充電サブ回路と、前記充電サブ回路が入力した前記ブランキング入力信号を記憶するように配置されている記憶サブ回路と、前記制御ノードのレベル及び第1のクロック信号の制御の下で、前記ブランキング信号を前記第1のノードに入力するように配置されている分離サブ回路とを備える。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記充電サブ回路は第2のトランジスタを備え、前記第2のトランジスタのゲートは第2のクロック信号端子に接続されて前記第2のクロック信号を受信し、前記第2のトランジスタの第1の極はブランキング入力信号端子に接続されて前記ブランキング入力信号を受信し、前記第2のトランジスタの第2の極は前記制御ノードに接続され、前記記憶サブ回路は第1のコンデンサを備え、前記第1のコンデンサの第1の極は前記制御ノードに接続され、前記第1のコンデンサの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、前記分離サブ回路は第3のトランジスタと、第4のトランジスタとを備え、前記第3のトランジスタのゲートは前記制御ノードに接続され、前記第3のトランジスタの第1の極は第3のクロック信号端子に接続されて第3のクロック信号を受信してこれを前記ブランキング信号とし、前記第3のトランジスタの第2の極は前記第4のトランジスタの第1の極に接続され、前記第4のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第4のトランジスタの第2の極は前記第1のノードに接続されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記表示入力回路は第5のトランジスタを備え、前記第5のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第5のトランジスタの第1の極は第2の電圧端子に接続されて第2の電圧を受信しこれを前記表示信号とし、前記第5のトランジスタの第2の極は前記第1のノードに接続されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記複合出力信号を出力し、前記出力回路は第6のトランジスタと、第7のトランジスタと、第2のコンデンサとを備え、前記第6のトランジスタのゲートは前記第1のノードに接続され、前記第6のトランジスタの第1の極は第4のクロック信号端子に接続されて第4のクロック信号を受信しこれを前記複合出力信号とし、前記第6のトランジスタの第2の極は前記シフト信号出力端子に接続され、前記第7のトランジスタのゲートは前記第1のノードに接続され、前記第7のトランジスタの第1の極は前記第4のクロック信号端子に接続されて前記第4のクロック信号を受信しこれを前記複合出力信号とし、前記第7のトランジスタの第2の極は前記画素信号出力端子に接続され、前記第2のコンデンサの第1の極は前記第1のノードに接続され、前記第2のコンデンサの第2の極は前記第6のトランジスタの第2の極に接続されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットは、ノイズ低減回路と、第1の制御回路とをさらに備える。前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記複合出力信号を出力し、前記第1の制御回路は、前記第1のノードのレベルの制御の下で、第2のノードのレベルを制御するように配置され、前記ノイズ低減回路は、前記第2のノードのレベルの制御の下で、前記第1のノードと、前記シフト信号出力端子と、前記画素信号出力端子のノイズを低減するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記第1の制御回路は、第8のトランジスタと、第9のトランジスタと、第10のトランジスタとを備え、前記第8のトランジスタのゲートは第1の極に接続され、かつ第4の電圧端子に接続されて第4の電圧を受信するように配置され、前記第8のトランジスタの第2の極は前記第2のノードに接続され、前記第9のトランジスタのゲートは第1の極に接続され、かつ第5の電圧端子に接続されて第5の電圧を受信するように配置され、前記第9のトランジスタの第2の極は前記第2のノードに接続され、前記第10のトランジスタのゲートは前記第1のノードに接続され、前記第10のトランジスタの第1の極は前記第2のノードに接続され、前記第10のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記ノイズ低減回路は、第11のトランジスタと、第12のトランジスタと、第13のトランジスタとを備え、前記第11のトランジスタのゲートは前記第2のノードに接続され、前記第11のトランジスタの第1の極は前記第1のノードに接続され、前記第11のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、前記第12のトランジスタのゲートは前記第2のノードに接続され、前記第12のトランジスタの第1の極は前記シフト信号出力端子に接続され、前記第12のトランジスタの第2の極は前記第1の電圧端子に接続されて前記第1の電圧を受信し、前記第13のトランジスタのゲートは前記第2のノードに接続され、前記第13のトランジスタの第1の極は前記画素信号出力端子に接続され、前記第13のトランジスタの第2の極は第3の電圧端子に接続されて第3の電圧を受信する。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットは第2の制御回路をさらに備える。前記第2の制御回路は、ブランキング制御信号に応答して前記第2のノードのレベルを制御するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記第2の制御回路は第14のトランジスタを備え、前記ブランキング制御信号は第1のクロック信号を含み、前記第14のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第14のトランジスタの第1の極は前記第2のノードに接続され、前記第14のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットは第3の制御回路をさらに備える。前記第3の制御回路は、表示制御信号に応答して前記第2のノードのレベルを制御するように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記第3の制御回路は第15のトランジスタを備え、前記表示制御信号は前記表示入力信号を含み、前記第15のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第15のトランジスタの第1の極は前記第2のノードに接続され、前記第15のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットはブランキングリセット回路をさらに備え、前記ブランキングリセット回路は、ブランキングリセット信号に応答して前記第1のノードをリセットするように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記ブランキングリセット回路は第16のトランジスタを備え、前記第16のトランジスタのゲートは第2のクロック信号端子に接続されて第2のクロック信号を受信しこれを前記ブランキングリセット信号とし、前記第16のトランジスタの第1の極は前記第1のノードに接続され、前記第16のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットは表示リセット回路をさらに備え、前記表示リセット回路は、表示リセット信号に応答して前記第1のノードをリセットするように配置されている。

例えば、本開示の1つの実施例が提供するシフトレジスタユニットにおいて、前記表示リセット回路は第17のトランジスタを備え、前記第17のトランジスタのゲートは表示リセット信号端子に接続されて前記表示リセット信号を受信し、前記第17のトランジスタの第1の極は前記第1のノードに接続され、前記第17のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する。

本開示の少なくとも1つの実施例は、カスケードされた本開示の実施例が提供する任意のシフトレジスタユニットを複数備えるゲート駆動回路をさらに提供する。

例えば、本開示の1つの実施例が提供するゲート駆動回路は、第1のサブクロック信号線と、第2のサブクロック信号線と、第3のサブクロック信号線と、第4のサブクロック信号線とを備え、前記シフトレジスタユニットが第4のクロック信号端子を備える場合、4n-3段目のシフトレジスタユニットの第4のクロック信号端子は、前記第1のサブクロック信号線に接続され、4n-2段目のシフトレジスタユニットの第4のクロック信号端子は、前記第2のサブクロック信号線に接続され、4n-1段目のシフトレジスタユニットの第4のクロック信号端子は、前記第3のサブクロック信号線に接続され、4n段目のシフトレジスタユニットの第4のクロック信号端子は、前記第4のサブクロック信号線に接続され、nは0より大きい整数である。

例えば、本開示の1つの実施例が提供するゲート駆動回路は、第5のサブクロック信号線と、第6のサブクロック信号線とをさらに備え、前記シフトレジスタユニットが第2のクロック信号端子及び第3のクロック信号端子を備える場合、2n-1段目のシフトレジスタユニットの第2のクロック信号端子は前記第5のサブクロック信号線に接続され、第3のクロック信号端子は前記第6のサブクロック信号線に接続され、2n段目のシフトレジスタユニットの第2のクロック信号端子は前記第6のサブクロック信号線に接続され、第3のクロック信号端子は前記第5のサブクロック信号線に接続され、nは0より大きい整数である。

例えば、本開示の1つの実施例が提供するゲート駆動回路において、前記シフトレジスタユニットがブランキング入力信号端子と、表示入力信号端子と、シフト信号出力端子とを備える場合、n+1段目のシフトレジスタユニットのブランキング入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、n+2段目のシフトレジスタユニットの表示入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、nは0より大きい整数である。

本開示の少なくとも1つの実施例は、本開示の実施例が提供する任意のゲート駆動回路を備える表示装置をさらに提供する。

本開示の少なくとも1つの実施例は、
1つのフレームの表示期間において、前記表示入力回路が前記表示入力信号に応答して前記表示信号を前記第1のノードに入力する第1の入力フェーズと、前記出力回路が前記第1のノードのレベルの制御の下で第1の出力信号を出力する第1の出力フェーズとを含み、
1つのフレームのブランキング期間において、前記ブランキング入力回路が前記ブランキング入力信号を前記制御ノードに入力し、前記ブランキング信号を前記第1のノードに入力する第2の入力フェーズと、前記出力回路が前記第1のノードのレベルの制御の下で第2の出力信号を出力する第2の出力フェーズとを含むシフトレジスタユニットの駆動方法であって、前記複合出力信号は、前記第1の出力信号と前記第2の出力信号とを含む、シフトレジスタユニットの駆動方法をさらに提供する。

例えば、本開示の1つの実施例が提供する駆動方法は、1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電することをさらに含む。

本開示の少なくとも1つの実施例は、前記ゲート駆動回路が1つの表示パネルを駆動するとき、任意の1つのフレームの表示期間において、n段目のシフトレジスタユニットの出力端子が第1の出力信号を出力し、n段目のシフトレジスタユニットにおける補償選択回路が前記補償選択制御信号に応答し、前記第1の出力信号によりn段目のシフトレジスタユニットにおける制御ノードを充電することと、前記1つのフレームのブランキング期間において、前記n段目のシフトレジスタユニットの出力端子が第2の出力信号を出力することと、を含むゲート駆動回路の駆動方法であって、前記複合出力信号には、前記第1の出力信号と、前記第2の出力信号とが含まれ、nは0より大きい整数である、ゲート駆動回路の駆動方法をさらに提供する。

本開示の実施例の技術案をより明確に説明するために、以下では実施例の図面について簡単に紹介するが、以下に述べる図面が本開示のいくつかの実施例に関するものにすぎず、本開示を制限するものではないことは明らかである。
本開示の少なくとも1つの実施例が提供するシフトレジスタユニットの模式図である。 本開示の少なくとも1つの実施例が提供するブランキング入力回路の模式図である。 本開示の少なくとも1つの実施例が提供するもう1つのシフトレジスタユニットの模式図である。 本開示の少なくとも1つの実施例が提供するシフトレジスタユニットの回路図である。 本開示の少なくとも1つの実施例が提供するもう1つのシフトレジスタユニットの回路図である。 本開示の少なくとも1つの実施例が提供するさらにもう1つのシフトレジスタユニットの回路図である。 本開示の少なくとも1つの実施例が提供するゲート駆動回路の模式図である。 本開示の少なくとも1つの実施例が提供する、図7に示すゲート駆動回路が行単位で順次補償を行うための信号のタイミングチャートである。 本開示の少なくとも1つの実施例が提供する、図7に示すゲート駆動回路がランダム補償を行うための信号のタイミングチャートである。 本開示の少なくとも1つの実施例が提供するもう1つのゲート駆動回路の模式図である。 本開示の少なくとも1つの実施例が提供するタイミングのシミュレーション図である。 本開示の少なくとも1つの実施例が提供する表示装置の模式図である。 本開示の少なくとも1つの実施例が提供するシフトレジスタユニットの駆動方法のフローチャートである。 本開示の少なくとも1つの実施例が提供するゲート駆動回路の駆動方法のフローチャートである。

本開示の上記目的、技術案及び利点をより明確にするために、以下では本開示の実施例の図面を参照しながら本開示の実施例の技術案について明確かつ完全に説明する。記述する実施例がすべての実施例ではなく本開示の一部の実施例にすぎないことは明らかである。本開示における実施例に基づき、当業者が創造力を働かせずに得たその他の実施例はすべて本開示の請求範囲にある。

本開示で使用される技術用語又は科学用語は、別に定義しない限り、当業者が理解する通常の意味を有する。本開示で使用される「第1の」、「第2の」といった用語は何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。同様に、「1つの」、「一」又は「当該」といった似通った用語も数を制限するものではなく、少なくとも1つあることを表す。「備える」又は「含む」といった用語は、その用語の前にある素子又はアイテムが、その用語の後に記載される素子又はアイテムおよびその均等物を網羅することを意味し、他の素子又はアイテムを排除しない。「接続された」又は「つなげられた」といった似通った用語は、物理的又は機械的な接続に限定されず、直接又は間接を問わず電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は相対位置関係を示すためにのみ使用され、記述された対象の絶対位置が変化すれば、当該相対位置関係も対応して変化する場合がある。

本開示の実施例において、例えば、各回路がN型トランジスタとして実現される場合、「プルアップ」は、1つのノード又は1つのトランジスタの1つの電極を充電することで、当該ノード又は当該電極のレベルの絶対値を上げて対応するトランジスタの動作（例えば、オン）を実現することを表し、「プルダウン」は、1つのノード又は1つのトランジスタの1つの電極を放電することで、当該ノード又は当該電極のレベルの絶対値を下げて対応するトランジスタの動作（例えば、オフ）を実現することを表す。

また例えば、各回路がP型トランジスタとして実現される場合、「プルアップ」は、1つのノード又は1つのトランジスタの1つの電極を放電することで、当該ノード又は当該電極のレベルの絶対値を下げて対応するトランジスタの動作（例えば、オン）を実現することを表し、「プルダウン」は、1つのノード又は1つのトランジスタの1つの電極を充電することで、当該ノード又は当該電極のレベルの絶対値を上げて対応するトランジスタの動作（例えば、オフ）を実現することを表す。

さらに、「プルアップ」と「プルダウン」の具体的な意味は用いるトランジスタの具体的な種類により相応に調整され、トランジスタを制御して相応のスイッチング機能を実現できさえすればよい。

現在OLEDに用いられているゲート駆動回路は、一般に、検出回路と、表示回路と、両者の複合パルスを出力する接続回路（或いはゲート回路）の3つのサブ回路を組み合わせて構成する必要があり、このような回路は構造が非常に複雑で、高解像度、狭額縁という要求を満たすことができない。

OLED表示パネルにおけるサブ画素ユニットを補償する際、サブ画素ユニット内に画素補償回路を設けて内部補償を行うほか、センストランジスタを設けて外部補償を行うこともできる。外部補償を行う際、シフトレジスタユニットからなるゲート駆動回路は表示パネルにおけるサブ画素ユニットに対しトランジスタ及びセンストランジスタを走査するための駆動信号をそれぞれ供給する必要があり、例えば、1つのフレームの表示期間（Display）においてトランジスタを走査するための走査駆動信号を供給し、1つのフレームのブランキング期間（Blank）においてトランジスタを検知するためのセンシング駆動信号を供給する。

1つの外部補償方法において、ゲート駆動回路が出力するセンシング駆動信号は行単位で順次走査を行い、例えば、第1のフレームのブランキング期間において表示パネルの1行目のサブ画素ユニットのためのセンシング駆動信号を出力し、第2のフレームのブランキング期間において表示パネルの2行目のサブ画素ユニットのためのセンシング駆動信号を出力するというように、フレームごとに、1行のサブ画素ユニットに対応するセンシング駆動信号の周波数を行単位で順次出力し、即ち、表示パネルに対する行単位での順次補償を完了する。

しかし、上述の行単位で順次補償する方法を用いるとき、表示不良が生じる場合がある。即ち、第1に、複数のフレームを走査し表示する過程において、行単位で移動する走査線が1本あり、第2に外部補償を行う時点に差異があるため、表示パネルの異なる領域の輝度差が比較的大きくなり、例えば、表示パネルの100行目のサブ画素ユニットの外部補償を行う際、表示パネルの10行目のサブ画素ユニットに対してはすでに外部補償が行われているが、このとき、例えば発光輝度が低下している等、10行目のサブ画素ユニットの発光輝度はすでに変化していて表示パネルの異なる領域の輝度が不均一になる可能性があり、大型表示パネルにおいてこのような問題は一層顕著である。

上記問題に関し、本公開の少なくとも1つの実施例は、ブランキング入力回路と、表示入力回路と、出力回路と、補償選択回路とを備えるシフトレジスタユニットを提供する。ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し1つのフレームのブランキング期間においてブランキング信号を第1のノードに入力するように配置され、表示入力回路は、表示入力信号に応答して1つのフレームの表示期間において表示信号を第1のノードに入力するように配置され、出力回路は、第1のノードのレベルの制御の下で、複合出力信号を出力端子へ出力するように配置され、補償選択回路は、出力端子に電気的に接続され、かつ補償選択制御信号に応答し、複合出力信号により制御ノードを充電するように配置されている。本開示の実施例は、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法をさらに提供する。

本開示の実施例が提供するシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は、行単位で順次補償する（例えば、シャットダウン検出中に行単位で順次補償を行う必要がある等）前提において、ランダム補償をさらに実現することができ、これにより行単位で順次補償を行ったために走査線及び表示輝度が不均一となるといった表示不良の問題を回避することができる。

なお、本開示の実施例において、ランダム補償とは、ある1つのフレームのブランキング期間において表示パネルにおける任意の1行のサブ画素ユニットに対応するセンシング駆動信号をランダムに出力することのできる、行単位での順次補償と区別される外部補償の方法をいい、以下の各実施例においても同じとし、繰り返して述べない。

また、本開示の実施例において、「1つのフレーム」、「フレームごと」又は「あるフレーム」とは、順番に行われる表示期間及びブランキング期間を含み、例えば、表示期間においてゲート駆動回路が表示出力信号を出力し、当該表示出力信号は表示パネルを駆動して1行目から最終行まで1画像全体の走査表示を完了することができ、ブランキング期間においてゲート駆動回路がブランキング出力信号を出力し、当該ブランキング出力信号は表示パネルにおけるある1行のサブ画素ユニットにおけるセンストランジスタを駆動するのに用いることができ、これにより当該行のサブ画素ユニットの外部補償が完了する。

以下では、図面を参照しながら本公開の実施例及びその例示について詳しく説明する。

本公開の少なくとも1つの実施例はシフトレジスタユニット10を提供し、図1に示すように、当該シフトレジスタユニット10は、ブランキング入力回路100と、表示入力回路200と、出力回路300と、補償選択回路400とを備えている。ブランキング入力回路100と、表示入力回路200と、出力回路300とは、第1のノードQを介して接続されている。

当該ブランキング入力回路100は、ブランキング入力信号を制御ノードH（図1では図示しない。図2を参照）に入力し、1つのフレームのブランキング期間においてブランキング信号を第1のノードQに入力する。

いくつかの実施例では、ブランキング入力回路100をブランキング入力信号端子STU1及び第2のクロック信号端子CLKBに接続させ、これにより第2のクロック信号端子CLKBに入力された第2のクロック信号の制御の下で、ブランキング入力信号端子STU1が入力したブランキング入力信号を制御ノードHに入力してもよい。ブランキング入力回路100をさらに第3のクロック信号端子CLKCに接続させて、1つのフレームのブランキング期間において、第3のクロック信号端子CLKCが入力した第3のクロック信号をブランキング信号として第1のノードQに入力し、これにより第1のノードQの電位を作動電位までプルアップしてもよい。

例えば、ブランキング入力回路100は、1つのフレームの表示期間においてブランキング入力信号を受信しこれを記憶し、このフレームのブランキング期間においてブランキング入力信号に基づいて第1のノードQへブランキング信号を出力し、これにより第1のノードQの電位を作動電位までプルアップしてもよい。また例えば、ブランキング入力回路100は、1つのフレームのブランキング期間においてブランキング入力信号を受信しこれを記憶し、次のフレームのブランキング期間においてブランキング入力信号に基づいて第1のノードQへブランキング信号を出力し、これにより第1のノードQの電位を作動電位までプルアップしてもよい。本開示の実施例はこれを限定しない。

当該表示入力回路200は、表示入力信号に応答して1つのフレームの表示期間において表示信号を第1のノードQに入力するように配置されている。例えば、いくつかの実施例では、表示入力回路200は表示入力信号端子STU2に接続されて表示入力信号を受信してもよく、さらに、第2の電圧端子VDDに接続されて第2の電圧を受信しこれを表示信号としてもよい。例えば、1つのフレームの表示期間において、表示入力回路200は表示入力信号の制御の下で、表示信号を第1のノードQに入力し、これにより第1のノードQの電位を作動電位までプルアップしてもよい。

なお、本開示の実施例において、第2の電圧端子VDDは直流の高レベル信号を入力するように配置され、即ち、第2の電圧は高レベルであり、以下の各実施例においても同じとし、繰り返して述べない。

当該出力回路300は、第1のノードQのレベルの制御の下で、複合出力信号を出力端子OUTPUTへ出力するように配置されている。例えば、いくつかの実施例では、出力回路300は、第4のクロック信号端子CLKDに接続されて第4のクロック信号を受信しこれを複合出力信号としてもよい。

例えば、いくつかの実施例では、複合出力信号は、第1の出力信号と、第2の出力信号とを含み、例えば、第1の出力信号は表示出力信号であり、第2の出力信号はブランキング出力信号である。例えば、1つのフレームの表示期間において、出力回路300は第1のノードQのレベルの制御の下で、表示出力信号を出力端子OUTPUTへ出力し、例えば、いくつかの実施例では、出力端子OUTPUTはシフト信号出力端子CRと、画素信号出力端子OUTとを含んでもよく、シフト信号出力端子CRから出力される表示出力信号を前次段シフトレジスタユニットの走査シフトに用いることができ、画素信号出力端子OUTから出力される表示出力信号を表示パネルにおけるサブ画素ユニットを駆動して走査表示するのに用いてもよい。1つのフレームのブランキング期間において、出力回路300は第1のノードQのレベルの制御の下で、ブランキング出力信号を出力端子OUTPUTへ出力し、当該ブランキング出力信号はセンストランジスタを駆動するのに用いてもよい。

当該補償選択回路400は出力端子OUTPUTに電気的に接続され、かつ補償選択制御信号に応答し、複合出力信号により制御ノードHを充電するように配置されている。

例えば、いくつかの実施例では、1つのフレームの表示期間において、補償選択回路400は、補償選択制御信号に応答し、第1の出力信号（例えば、表示出力信号）により前記制御ノードHを充電するように配置されている。

例えば、出力端子OUTPUTがシフト信号出力端子CRと、画素信号出力端子OUTとを備える場合、1つの例示において、補償選択回路400はシフト信号出力端子CRに電気的に接続されてもよい。いくつかの実施例では、補償選択回路400は、さらに補償選択制御端子OEに接続されて補償選択制御信号を受信してもよい。

例えば、行単位で順次補償を行うとき、補償選択回路400をオフにする信号を補償選択制御端子OEを介して入力することで、当該補償選択回路400が作動しないようにしてもよい。また例えば、ランダム補償を行うとき、ある1つのフレームにおいて表示パネルにおけるn行目のサブ画素ユニットを補償する必要がある場合、当該フレームの表示期間において、n行目のサブ画素ユニットを駆動するための表示出力信号（複合出力信号）を出力する際、補償選択回路400をオンにする補償選択制御信号を補償選択制御端子OEを介して入力してもよく、当該補償選択制御信号は上述したn行目のサブ画素ユニットを駆動するための表示出力信号とタイミングが同一となるように配置されてもよい。同時に、補償選択回路400と出力端子OUTPUTとが電気的に接続されているため、補償選択回路400がオンであるときに、複合出力信号によりブランキング入力回路100における制御ノードHを充電して、制御ノードHを高レベルまで充電し、これにより当該フレームのブランキング期間において、出力回路300はn行目のサブ画素ユニットにおけるセンストランジスタを駆動するためのブランキング出力信号を出力してもよい。

いくつかの実施例では、補償選択制御端子OEは、1つの制御回路に電気的に接続されるように配置されてもよく、当該控制回路は補償選択回路400をオン又はオフにする電気信号を補償選択制御端子OEへ供給してもよい。例えば、1つの例示では、当該制御回路は、FPGA（フィールド・プログラマブル・ゲート・アレイ）装置又はその他の信号生成回路として実現されてもよい。

本開示の実施例が提供するシフトレジスタユニット10は、補償選択回路400を設けて行単位で順次補償することを考慮することを前提にランダム補償を実現してもよく、これにより行単位で順次補償を行ったために走査線及び表示輝度が不均一となるといった表示不良の問題を回避できる。

本開示の実施例の1つの例示において、図2に示すように、ブランキング入力回路100は、充電サブ回路110と、記憶サブ回路120と、分離サブ回路130とを備えている。

当該充電サブ回路110は、第2のクロック信号に応答してブランキング入力信号を制御ノードHに入力するように配置されている。例えば、充電サブ回路110はブランキング入力信号端子STU1に接続されてブランキング入力信号を受信し、充電サブ回路110は第2のクロック信号端子CLKBに接続されて第2のクロック信号を受信する。例えば、充電サブ回路110は、第2のクロック信号の制御の下でオンされ、これによりブランキング入力信号を制御ノードHに入力することができる。

当該記憶サブ回路120は、充電サブ回路110が入力したブランキング入力信号を記憶するように配置されている。例えば、1つのフレームの表示期間において、制御ノードHが入力されたブランキング入力信号を高レベルまで充電し、記憶サブ回路120がブランキング入力信号を記憶して、これにより当該フレームのブランキング期間まで制御ノードHの高レベルを終始保持してもよい。

当該分離サブ回路130は、制御ノードHのレベル及び第1のクロック信号の制御の下で、ブランキング信号を第1のノードQに入力するように配置されている。例えば、いくつかの実施例では、出力回路130は第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、分離サブ回路130は第3のクロック信号端子CLKCに接続されて第3のクロック信号を受信しこれをブランキング信号としている。

例えば、1つのフレームのブランキング期間において、分離サブ回路130は、制御ノードHのレベル及び第1のクロック信号の制御の下でオンされ、これによりブランキング信号を第1のノードQに入力することができる。また例えば、いくつかの実施例では、分離サブ回路130は、第1のノードQと制御ノードHとの間に設けられて、第1のノードQと制御ノードHが互いに影響するのを防ぐのに用いられる。例えば、ブランキング信号を出力する必要がないときには、分離サブ回路130は第1のノードQと制御ノードHとの間の接続を切断してもよい。

本開示の実施例が提供するシフトレジスタユニット10では、異なる期間に、ブランキング入力回路100及び表示入力回路200により第1のノードQのレベルをそれぞれ制御し、これによりブランキング入力回路100及び表示入力回路200が同一の出力回路300を共有して複合出力信号の出力を実現するようにしてもよい。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、第1の制御回路600をさらに備えてもよく、第1の制御回路600は、第1のノードQのレベルの制御の下で、第2のノードQBのレベルを制御するように配置されている。例えば、1つの例示では、第1の制御回路600と、第1の電圧端子VGL1と、第4の電圧端子VDD_Aとが接続されている。なお、本開示の実施例において、第1の電圧端子VGL1は、例えば、直流の高レベル信号を入力するように配置されてもよく、以下の各実施例においても同じとし、繰り返して述べない。

例えば、第1のノードQが高レベルにあるとき、第1の制御回路600は第1の電圧端子VGL1を介して第2のノードQBの電位を低レベルまでプルダウンしてもよい。また例えば、第1のノードQの電位が低レベルにあるとき、第1の制御回路600は、第4の電圧端子VDD_Aが入力した第4の電圧（例えば、高レベル）により第2のノードQBを充電して、第2のノードQBを高レベルまでプルアップしてもよい。

別の1つの例示では、第1の制御回路600は、さらに第5の電圧端子VDD_Bに接続されて第5の電圧（例えば、高レベル）を受信してもよく、例えば、第4の電圧端子VDD_Aと第5の電圧端子VDD_Bは、交互に高レベルを入力する、即ち、第4の電圧端子VDD_Aが高レベルを入力するとき、第5の電圧端子VDD_Bが低レベルを入力し、第4の電圧端子VDD_Aが低レベルを入力するとき、第5の電圧端子VDD_Bが高レベルを入力するように配置されてもよい。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、ノイズ低減回路500をさらに備えてもよく、ノイズ低減回路500は、第2のノードQBのレベルの制御の下で、第1のノードQ及び出力端子OUTPUTのノイズを低減するように配置される。例えば、ノイズ低減回路500は第1の電圧端子VGL1に接続され、ノイズ低減回路500は第2のノードQBのレベルの制御の下でオンされたとき、第1の電圧端子VGL1を介して第1のノードQ及び出力端子OUTPUTをプルダウンし、これにより第1のノードQ及び出力端子OUTPUTのノイズを低減することができる。出力端子OUTPUTがシフト信号出力端子CRと画素信号出力端子OUTとを備える場合、ノイズ低減回路500は、シフト信号出力端子CRと画素信号出力端子OUTとのノイズを同時に低減することができる。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、第2の制御回路700をさらに備えてもよく、第2の制御回路700は、ブランキング制御信号に応答して第2のノードQBのレベルを制御するように配置される。例えば、1つの例示では、第2の制御回路700は、第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信しこれをブランキング制御信号とするとともに、第1の電圧端子VGL1に接続されて低レベルである第1の電圧を受信する。例えば、1つのフレームのブランキング期間において、第2の制御回路700は、第1のクロック信号に応答してオンされてもよく、これにより第1の電圧端子VGL1を介して第2のノードQBをプルダウンしてもよい。このような方法により、ブランキング期間において、第1のノードQに対する第2のノードQBの影響を軽減して、ブランキング入力回路100の第1のノードQに対する充電を一層十分なものとすることができる。

なお、本開示の実施例において、第2の制御回路700は、その他の信号端子とも接続してブランキング制御信号を受信してもよく、本開示ではこれについて限定しない。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、第3の制御回路800をさらに備えてもよく、第3の制御回路800は、表示制御信号に応答して第2のノードQBのレベルを制御するように配置される。例えば、1つの例示では、第3の制御回路800は、表示入力信号端子STU2に接続されて表示入力信号を受信しこれを表示制御信号とするとともに、第1の電圧端子VGL1に接続されて低レベルである第1の電圧を受信する。例えば、1つのフレームの表示期間において、表示入力信号を表示入力回路200に供給して第1のノードQを充電するとともに、当該表示入力信号を第3の制御回路800にも供給して第3の制御回路800をオンし、これにより第1の電圧端子VGL1を介して第2のノードQBをプルダウンしてもよい。このような方法により、表示期間において第1のノードQに対する第2のノードQBの影響を軽減して、表示入力回路200の第1のノードQに対する充電を一層十分なものとすることができる。

なお、本開示の実施例において、第3の制御回路800は、その他の信号端子とも接続して表示御信号を受信してもよく、本開示ではこれについて限定しない。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、ブランキングリセット回路900をさらに備えてもよく、当該ブランキングリセット回路900は、ブランキングリセット信号に応答して第1のノードQをリセットするように配置される。例えば、1つの例示では、ブランキングリセット回路900は、第2のクロック信号端子CLKBに接続されて第2のクロック信号を受信しこれをブランキングリセット信号とするとともに、第1の電圧端子VGL1に接続されて低レベルである第1の電圧を受信する。例えば、1つのフレームの表示期間の前に、ブランキングリセット回路900は、第2のクロック信号に応答してオンされてもよく、これにより第1の電圧端子VGL1を介して第1のノードQをリセットしてもよい。また例えば、1つのフレームのブランキング期間において、ブランキングリセット回路900は、第2のクロック信号に応答してオンされてもよく、これにより第1の電圧端子VGL1を介して第1のノードQをリセットしてもよい。

なお、本開示の実施例において、ブランキングリセット回路900は、第2のクロック信号のほか、その他の制御信号をブランキングリセット信号とすることもでき、例えば、ブランキングリセット回路900は、その他の信号端子とも接続してブランキングリセット信号を受信してもよく、本開示ではこれについて限定しない。

いくつかの実施例では、図3に示すように、シフトレジスタユニット10は、表示リセット回路1000をさらに備えてもよく、当該表示リセット回路1000は、表示リセット信号に応答して第1のノードQをリセットするように配置される。例えば、1つの例示では、表示リセット回路1000は、表示リセット信号端子STDに接続されて表示リセット信号を受信するとともに、第1の電圧端子VGL1に接続されて低レベルである第1の電圧を受信してもよい。例えば、1つのフレームの表示期間において、表示リセット回路1000は、表示リセット信号に応答してオンされてもよく、これにより第1の電圧端子VGL1を介して第1のノードQをリセットしてもよい。例えば、n段目のシフトレジスタユニット10について、表示リセット信号端子STDは、後段のカスケードされたシフトレジスタユニット10のシフト信号出力端子CRに接続されてもよい。

図3におけるシフトレジスタユニット10では、ノイズ低減回路500と、第1の制御回路600と、第2の制御回路700と、第3の制御回路800と、ブランキングリセット回路900と、表示リセット回路1000とを示したが、上述した例示は本公開の請求範囲を制限しないことが当業者には理解されよう。実際の応用において、当業者は状況を踏まえて上述した各回路の1つ以上を使用し又は使用しないことを選択でき、上述した各回路の様々な組み合わせ及び変形は本公開の原理を逸脱せず、ここでは詳しく述べない。

本開示の実施例の1つの例示において、図3に示すシフトレジスタユニット10は図4に示す回路構造として実現されてもよい。図4に示すように、当該シフトレジスタユニット10は、第1～17のトランジスタM1～M17、並びに第1のコンデンサC1及び第2のコンデンサC2を備えている。出力端子OUTPUTは、シフト信号出力端子CRと画素信号出力端子OUTとを備え、シフト信号出力端子CRと画素信号出力端子OUTとはいずれも複合出力信号を出力してもよい。なお、図4に示すトランジスタがいずれもN型トランジスタである場合を例として説明する。

図4に示す例示において、より詳しく言えば、補償選択回路400は第1のトランジスタM1として実現されてもよい。第1のトランジスタM1のゲートは補償選択制御端子OEに接続されて補償選択制御信号を受信し、第1のトランジスタM1の第1の極はシフト信号出力端子CRに接続されて（図を簡潔にするため図示しない）複合出力信号を受信し、第1のトランジスタM1の第2の極は制御ノードHに接続されて制御ノードHを充電している。

図4に示すように、ブランキング入力回路100における充電サブ回路110は、第2のトランジスタM2として実現されてもよく、第2のトランジスタM2のゲートは第2のクロック信号端子CLKBに接続されて第2のクロック信号を受信し、第2のトランジスタM2の第1の極はブランキング入力信号端子STU1に接続されてブランキング入力信号を受信し、第2のトランジスタM2の第2の極は制御ノードHに接続されている。例えば、第2のクロック信号が高レベルのオン信号であるとき、第2のトランジスタM2は第2のクロック信号の制御の下でオンされ、これによりブランキング入力信号を制御ノードHに入力してこれを充電することができる。例えば、図4に示すシフトレジスタユニット10がカスケードして1つのゲート駆動回路をなすとき、n+1段目のシフトレジスタユニット10のブランキング入力信号端子STU1は、n段目のシフトレジスタユニット10のシフト信号出力端子CRに電気的に接続されてもよく、nは0より大きい整数である。

図4に示すように、ブランキング入力回路100における記憶サブ回路120は第1のコンデンサC1として実現されてもよく、第1のコンデンサC1の第1の極は制御ノードHに接続され、第1のコンデンサC1の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信する。第1のコンデンサC1を設けて制御ノードHの電位を保持してもよく、例えば、1つのフレームの表示期間において、充電サブ回路110が制御ノードHを高電位まで充電し、第1のコンデンサC1が制御ノードHの高電位を当該フレームのブランキング期間まで保持してもよい。

図4に示すように、ブランキング入力回路100における分離サブ回路130は第3のトランジスタM3及び第4のトランジスタM4として実現されてもよく、第3のトランジスタM3のゲートは制御ノードHに接続され、第3のトランジスタM3の第1の極は第3のクロック信号端子CLKCに接続されて第3のクロック信号を受信してこれをブランキング信号とし、第3のトランジスタM3の第2の極は第4のトランジスタM4の第1の極に接続され、第4のトランジスタM4のゲートは第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、第4のトランジスタM4の第2の極は第1のノードQに接続されている。例えば、1つのフレームのブランキング期間において、第3のトランジスタM3が制御ノードHの制御の下でオンされ、第1のクロック信号が高レベルのオン信号になると、第4のトランジスタM4が第1のクロック信号の制御の下でオンされ、これにより第3のクロック信号は、第3のトランジスタM3及び第4のトランジスタM4を介して第1のノードQを充電することができる。

図4に示すように、表示入力回路200は第5のトランジスタM5として実現されてもよく、第5のトランジスタM5のゲートは表示入力信号端子STU2に接続されて表示入力信号を受信し、第5のトランジスタM5の第1の極は第2の電圧端子VDDに接続されて第2の電圧を受信しこれを表示信号とし、第5のトランジスタM5の第2の極は第1のノードQに接続されている。例えば、1つのフレームの表示期間において、第5のトランジスタM5は表示入力信号の制御の下でオンされ、これにより第2の電圧により第1のノードQを充電する。例えば、図4に示すシフトレジスタユニット10がカスケードして1つのゲート駆動回路をなすとき、n+2段目のシフトレジスタユニット10の表示入力信号端子STU2は、n+1段目又はn段目のシフトレジスタユニット10のシフト信号出力端子CRに電気的に接続されてもよく、nは0より大きい整数である。

図4に示すように、出力回路300は、第6のトランジスタM6と、第7のトランジスタM7と、第2のコンデンサとを備えて実現されてもよい。第6のトランジスタM6のゲートは第1のノードQに接続され、第6のトランジスタM6の第1の極は第4のクロック信号端子CLKDに接続されて第4のクロック信号を受信しこれを複合出力信号とし、第6のトランジスタM6の第2の極はシフト信号出力端子CRに接続され、第7のトランジスタM7のゲートは第1のノードQに接続され、第7のトランジスタM7の第1の極は第4のクロック信号端子CLKDに接続されて第4のクロック信号を受信しこれを複合出力信号とし、第7のトランジスタM7の第2の極は画素信号出力端子OUTに接続され、第2のコンデンサC2の第1の極は第1のノードQに接続され、第2のコンデンサC2の第2の極は第6のトランジスタM6の第2の極に接続されている。例えば、第1のノードQの電位が高レベルのとき、第6のトランジスタM6及び第7のトランジスタM7はオンされ、これにより第4のクロック信号を複合出力信号としてシフト信号出力端子CR及び画素信号出力端子OUTに出力することができる。

図4に示すように、第1の制御回路600は、第8のトランジスタM8と、第9のトランジスタM9と、第10のトランジスタM10とを備えて実現されてもよい。第8のトランジスタM8のゲートは第1の極に接続され、かつ第4の電圧端子VDD_Aに接続されて第4の電圧を受信するように配置され、第8のトランジスタM8の第2の極は第2のノードQBに接続され、第9のトランジスタM9のゲートは第1の極に接続され、かつ第5の電圧端子VDD_Bに接続されて第5の電圧を受信するように配置され、第9のトランジスタM9の第2の極は第2のノードQBに接続され、第10のトランジスタM10のゲートは第1のノードQに接続され、第10のトランジスタM10の第1の極は第2のノードQBに接続され、第10のトランジスタM10の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信するように配置されている。

例えば、第4の電圧端子VDD_Aと第5の電圧端子VDD_Bは、交互に高レベルを入力する、即ち、第4の電圧端子VDD_Aが高レベルを入力するとき、第5の電圧端子VDD_Bが低レベルを入力し、第4の電圧端子VDD_Aが低レベルを入力するとき、第5の電圧端子VDD_Bが高レベルを入力し、即ち、第8のトランジスタM8と第9のトランジスタM9のうちの1つのみがオン状態にあるように配置してもよく、こうすることで、トランジスタが長時間オンにあるために性能のドリフトが生じるのを避けることができる。第8のトランジスタM8又は第9のトランジスタM9がオンすると、第4の電圧又は第5の電圧は第2のノードQBを充電することができ、これにより第2のノードQBの電位が高レベルまでプルアップされる。第1のノードQの電位が高レベルのとき、第10のトランジスタM10がオンされ、例えば、トランジスタの設計上、（例えば、両者のサイズ比、しきい値電圧等の配置について）第10のトランジスタM10及び第8のトランジスタM8（或いは第9のトランジスタ）を、M10及びM8（M9）がいずれもオンされたとき、第2のノードQBのレベルを低レベルまでプルダウンすることができ、当該低レベルは、第11のトランジスタM11と、第12のトランジスタM12と、第13のトランジスタM13とをオフに保持できるように配置してもよい。

図4に示すように、プルダウン電気500は、第11のトランジスタM11と、第12のトランジスタM12と、第13のトランジスタM13とを備えて実現されてもよい。第11のトランジスタM11のゲートは第2のノードQBに接続され、第11のトランジスタM11の第1の極は第1のノードQに接続され、第11のトランジスタM11の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信し、第12のトランジスタM12のゲートは第2のノードQBに接続され、第12のトランジスタM12の第1の極はシフト信号出力端子CRに接続され、第12のトランジスタM12の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信し、第13のトランジスタM13のゲートは第2のノードQBに接続され、第13のトランジスタM13の第1の極は画素信号出力端子OUTに接続され、第13のトランジスタM13の第2の極は第3の電圧端子VGL2に接続されて第3の電圧を受信している。なお、本開示の実施例において、例えば、第3の電圧端子VGL2は直流の低レベル信号を入力するように配置され、即ち、第3の電圧は低ベルであり、以下の各実施例においても同じとし、繰り返して述べない。

例えば、第2のノードQBの電位が高レベルのとき、第11のトランジスタM11及び第12のトランジスタM12がオンされ、これにより第1の電圧端子VGL1により第1のノードQ及びシフト信号出力端子CRをプルダウンして、第1のノードQ及びシフト信号出力端子CRのノイズを低減することができる。同時に、第2のノードQBの電位が高レベルのとき、第13のトランジスタM13もオンされ、これにより第3の電圧端子VGL2により画素信号出力端子OUTをプルダウンして、画素信号出力端子OUTのノイズを低減することができる。

なお、1つの例示では、第1の電圧と第3の電圧は異なってもよく、例えば、第1の電圧を-10Vに設定し、第3の電圧を-6Vに設定してもよい。別の例示では、第3の電圧端子VGL2を設けず、第13のトランジスタM13の第2の極を第1の電圧端子VGL1に接続して第1の電圧を受信してもよく、本開示の実施例はこれを限定しない。

図4に示すように、第2の制御回路700は、第14のトランジスタM14として実現されてもよい。第14のトランジスタM14のゲートは第1のクロック信号端子CLKAに接続されて第1のクロック信号を受信し、第14のトランジスタM14の第1の極は第2のノードQBに接続され、第14のトランジスタM14の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信している。例えば、第1のクロック信号が高レベルのとき、第14のトランジスタM14がオンされ、これにより第1の電圧端子VGL1により第2のノードQBをプルダウンすることができる。このような方法により、1つのフレームのブランキング期間において、第1のノードQに対する第2のノードQBの影響を軽減して、ブランキング入力回路100の第1のノードQに対する充電を一層十分なものとすることができる。

図4に示すように、第3の制御回路800は、第15トランジスタM15として実現されてもよい。第15のトランジスタM15のゲートは表示入力信号端子STU2に接続されて表示入力信号を受信し、第15のトランジスタM15の第1の極は第2のノードQBに接続され、第15のトランジスタM15の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信している。例えば、表示入力信号が高レベルのとき、第15のトランジスタM15がオンされるため、第1の電圧端子VGL1により第2のノードQBをプルダウンすることができる。例えば、図4に示すシフトレジスタユニット10がカスケードして1つのゲート駆動回路をなすとき、n+2段目のシフトレジスタユニット10の表示入力信号端子STU2は、n+1段目又はn段目のシフトレジスタユニット10のシフト信号出力端子CRに電気的に接続されてもよく、nは0より大きい整数である。このような方法により、1つのフレームの表示期間において、第1のノードQに対する第2のノードQBの影響を軽減して、表示入力回路200の第1のノードQに対する充電を一層十分なものとすることができる。

図4に示すように、ブランキングリセット回路900は、第16のトランジスタM16として実現されてもよい。第16のトランジスタM16のゲートは第2のクロック信号端子CLKBに接続されて第2のクロック信号を受信しこれをブランキングリセット信号とし、第16のトランジスタM16の第1の極は第1のノードQに接続され、第16のトランジスタM16の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信している。例えば、第2のクロック信号が高レベルのとき、第16のトランジスタM16がオンされるため、第1の電圧端子VGL1により第1のノードQをリセットすることができる。

図4に示すように、表示リセット回路1000は、第17のトランジスタM17として実現されてもよい。第17のトランジスタM17のゲートは表示リセット信号端子STDに接続されて表示リセット信号を受信し、第17のトランジスタM17の第1の極は第1のノードQに接続され、第17のトランジスタM17の第2の極は第1の電圧端子VGL1に接続されて第1の電圧を受信している。例えば、表示リセット信号が高レベルのとき、第17のトランジスタM17がオンされるため、第1の電圧端子VGL1により第1のノードQをリセットすることができる。例えば、図4に示すシフトレジスタユニット10がカスケードして1つのゲート駆動回路をなすとき、n段目のシフトレジスタユニット10の表示リセット信号端子STDは、後段のカスケードされたシフトレジスタユニット10のシフト信号出力端子CRに接続されてもよい。

図5に示すように、本開示のもう1つの実施例は、シフトレジスタユニット10をさらに提供し、図5に示すシフトレジスタユニット10は、図4に示すシフトレジスタユニット10と比べて、出力回路300が第18のトランジスタM18をさらに備えてもよく、同様にノイズ低減回路500が第19のトランジスタM19をさらに備えてもよい。

図5に示すように、第18のトランジスタM18のゲートは第1のノードQに接続され、第18のトランジスタM18の第1の極は第5のクロック信号端子CLKEに接続されて第5のクロック信号を受信し、第18のトランジスタM18の第2の極はもう1つの画素信号出力端子OUT2に接続されている。例えば、第1のノードQの電位が高レベルのとき、第18のトランジスタM18がオンされるため、第5のクロック信号が画素信号出力端子OUT2に出力される。例えば、1つの例示では、第5のクロック信号端子CLKEが入力する第5のクロック信号は、第4のクロック信号端子CLKDが入力する第4のクロック信号と同一であるように配置されてもよい。また例えば、もう1つの例示では、第5のクロック信号は第4のクロック信号端子と異なってもよいため、画素信号出力端子OUT及びOUT2から異なる信号をそれぞれ出力して駆動能力を高めてもよい。

図5に示すように、第19のトランジスタM19のゲートは第2のノードQBに接続され、第19のトランジスタM19の第1の極は画素信号出力端子OUT2に接続され、第19のトランジスタM19の第2の極は第3の電圧端子VGL2に接続されている。例えば、第2のノードQBの電位が高レベルのとき、第19のトランジスタM19がオンされるため、第3の電圧端子VGL2により画素信号出力端子OUT2のノイズを低減することができる。

以上では、シフトレジスタユニットが2つ、3つの出力端子を備える例のみ挙げたが、本開示の記載に基づいて、実際の状況を踏まえさらに多くの出力端子を備えてもよく、上記の例示は本開示の請求範囲を制限するものではないことを当業者は理解できよう。

前述のとおり、本開示の実施例が提供するシフトレジスタユニット10においては、第1のコンデンサC1により制御ノードHにおける電位を維持し、第2のコンデンサC2により第1のノードQの電位を維持してもよい。第1のコンデンサC1及び/又は第2のコンデンサC2は、製造工程により作製されたコンデンサ装置、例えば、専門的なコンデンサ電極により実現されたコンデンサ装置であってよく、当該コンデンサの各電極は、金属層、半導体層（例えば、ドーピングされた多結晶シリコン）等により実現されてもよいし、又は第1のコンデンサC1及び/又は第2のコンデンサC2は各装置間の寄生コンデンサにより実現されてもよい。第1のコンデンサC1及び/又は第2のコンデンサC2の接続方法は上述した方法に限定されず、その他の適用される接続方法であってもよく、制御ノードH又は第1のノードQに書き込んだレベルを記憶できさえすればよい。第1のノードQ及び/又は制御ノードHの電位が高レベルを維持するとき、一部のトランジスタ（例えば、第1のトランジスタM1と、第2のトランジスタM2と、第4のトランジスタM4と、第11のトランジスタM11と、第16のトランジスタM16と、第17のトランジスタM17）の第1の極は第1のノードQ及び/又は制御ノードHに接続され、第2の極は低レベル信号に接続される。これらトランジスタのゲートが入力するのが非オン信号であっても、その第1の極と第2の極の間に電圧差があるため、漏電が生じて、シフトレジスタユニット10における第1のノードQ及び/又は制御ノードHの電位を維持する効果が悪くなる恐れがある。

例えば、図4に示すように、制御ノードHを例とすれば、第2のトランジスタM2の第1の極はブランキング入力信号端子STU1に接続され、第2の極は制御ノードHに接続される。制御ノードHが高レベルにあり、ブランキング入力信号端子STU1が入力する信号が低レベルであるとき、制御ノードHは第2のトランジスタM2を介して漏電する恐れがある。

上記問題に関し、図6に示すように、本公開の1つの実施例は漏電を防止するためのシフトレジスタユニット10を提供する。当該シフトレジスタユニット10の図4におけるシフトレジスタユニット10との相違は、第1の漏電防止トランジスタM1_bと、第2の漏電防止トランジスタM2_bと、第4の漏電防止トランジスタM4_bと、第11の漏電防止トランジスタM11_bと、第16の漏電防止トランジスタM16_bと、第17の漏電防止トランジスタM17_bと、第12のトランジスタM20と、第21のトランジスタM21とを追加したという点である。以下では、第2の漏電防止トランジスタM2_bを例として、漏電防止の作動原理について説明する。

第2の漏電防止トランジスタM2_bのゲートは第2のクロック信号端子CLKBに接続され、第2の漏電防止トランジスタM2_bの第1の極は第20のトランジスタM20の第2の極に接続され、第2の漏電防止トランジスタM2_bの第2の極は制御ノードHに接続されている。第20のトランジスタM20のゲートは制御ノードHに接続され、第20のトランジスタM20の第1の極は第2の電圧端子VDDに接続されて高レベルである第2の電圧を受信している。制御ノードHが高レベルにあるとき、第20のトランジスタM20は、制御ノードHのレベルの制御の下でオンされるため、第2の電圧端子VDDが入力した高レベル信号を第2の漏電防止トランジスタM2_bの第1の極に入力することができ、これにより第2の漏電防止トランジスタM2_bの第1の極及び第2の極がいずれも高レベル状態にあるようにし、制御ノードHにおける電荷が第2の漏電防止トランジスタM2_bを介して漏電するのを防ぐ。このとき、第2の漏電防止トランジスタM2_bのゲートは第2のトランジスタM2のゲートに接続されているため、第2のトランジスタM2と第2の漏電防止トランジスタM2_bの組み合わせにより、前述した第2のトランジスタM2と同一の効果を実現することができるとともに、漏電を防止する効果もある。

同様に、第1の漏電防止トランジスタM1_bに第20のトランジスタM20を組み合わせることで制御ノードHにおける電荷が第1の漏電防止トランジスタM1_b及び第1のトランジスタM1を介して漏電するのを防ぐことができる。同様に、第4の漏電防止トランジスタM4_bと、第11の漏電防止トランジスタM11_bと、第16の漏電防止トランジスタM16_bと、第17の漏電防止トランジスタM17_bに、第21のトランジスタM21をそれぞれ組み合わせて漏電防止構造を実現することができ、これにより第1のノードQにおける電荷が漏電するのを防止できる。第1のノードQで漏電が生じるのを防止する作動原理は上述した制御ノードHで漏電が生じるのを防止する作動原理と同一であり、ここでは繰り返し述べない。

なお、本開示の実施例で用いるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は特性が同一であるその他のスイッチング装置であってもよいが、本開示の実施例ではいずれも薄膜トランジスタを例として説明する。ここで用いるトランジスタのソース、ドレインは構造上対称であってもよいため、そのソース、ドレインは構造上区別されない。本開示の実施例において、トランジスタのゲート以外の両極を区別するため、そのうちの1つの極を第1の極、もう1つの極を第2の極と直接記載する。また、トランジスタの特性の違いにより、トランジスタをN型及びP型トランジスタに分けることができる。

トランジスタがP型トランジスタであるとき、オン電圧は低レベル電圧（例えば、0V、-5V、-10V又はその他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、5V、10V又はその他の適切な電圧）である。トランジスタがN型トランジスタであるとき、オン電圧は高レベル電圧（例えば、5V、10V又はその他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、0V、-5V、-10V又はその他の適切な電圧）である。

また、本開示の実施例において提供するシフトレジスタユニット10で用いるトランジスタについてN型トランジスタを例として説明する場合、本開示の実施例では、例えば、シフトレジスタユニット10における少なくとも一部のトランジスタとしてP型トランジスタに限らないトランジスタを用いてもよいがこれに限らない。

本開示の一実施例はゲート駆動回路20を提供し、図7に示すように、当該ゲート駆動回路20はカスケードされたシフトレジスタユニット10を複数備え、そのうちの任意の1つ以上のシフトレジスタユニット10として、本開示の実施例が提供するシフトレジスタユニット10の構造又はその変形を用いてもよい。なお、図7では、ゲート駆動回路20の前4段のシフトレジスタユニット（A1、A2、A3及びA4）のみを例示的に示した。

図7に示すように、ゲート駆動回路20は、第1のサブクロック信号線CLK_1と、第2のサブクロック信号線CLK_2と、第3のサブクロック信号線CLK_3と、第4のサブクロック信号線CLK_4とをさらに備えている。シフトレジスタユニットが第4のクロック信号端子CLK_Dを備える場合、4n-3段目のシフトレジスタユニットの第4のクロック信号端子CLK_Dは、第1のサブクロック信号線CLK_1に接続され、4n-2段目のシフトレジスタユニットの第4のクロック信号端子CLK_Dは、第2のサブクロック信号線CLK_2に接続され、4n-1段目のシフトレジスタユニットの第4のクロック信号端子CLK_Dは、第3のサブクロック信号線CLK_3に接続され、4n段目のシフトレジスタユニットの第4のクロック信号端子CLK_Dは、第4のサブクロック信号線CLK_4に接続され、nは0より大きい整数である。

図7に示すように、ゲート駆動回路20は、第5のサブクロック信号線CLK_5と、第6のサブクロック信号線CLK_6とをさらに備えてもよい。シフトレジスタユニットが第2のクロック信号端子CLK_B及び第3のクロック信号端子CLK_Cを備える場合、2n-1段目のシフトレジスタユニットの第2のクロック信号端子CLK_Bは、第5のサブクロック信号線CLK_5に接続され、第3のクロック信号端子CLK_Cは、第6のサブクロック信号線CLK_6に接続され、2n段目のシフトレジスタユニットの第2のクロック信号端子CLK_Bは、第6のサブクロック信号線CLK_6に接続され、第3のクロック信号端子CLK_Cは、第5のサブクロック信号線CLK_5に接続され、nは0より大きい整数である。

図7に示すように、ゲート駆動回路20は、第7のサブクロック信号線CLK_7をさらに備えてもよく、各段のシフトレジスタの第1のクロック信号端子CLK_Aはいずれも第7のサブクロック信号線CLK_7に接続されている。

図7に示すように、1段目のシフトレジスタユニットのブランキング入力信号端子STU1と表示入力信号端子STU2及び2段目のシフトレジスタユニットの表示入力信号端子STU2はいずれも入力信号線STUに接続され、例えば、トリガ信号STVを受信する。n+1段目のシフトレジスタユニットのブランキング入力信号端子STU1は、1段目のシフトレジスタユニットのほか、n段目のシフトレジスタユニットのシフト信号出力端子CRに接続されている。n+2段目のシフトレジスタユニットの表示入力信号端子STU2は、1段目及び2段目のシフトレジスタユニットのほか、n段目のシフトレジスタユニットのシフト信号出力端子CRに接続されている。n段目のシフトレジスタユニットの表示リセット信号端子STDは、最後の3段のシフトレジスタユニットのほか、n+3段目のシフトレジスタユニットのシフト信号出力端子CRに接続され、nは0より大きい整数である。

図8は、図7に示すゲート駆動回路20が行単位で順次補償を行うための信号のタイミングチャートであり、図9は、図7に示すゲート駆動回路20がランダム補償を行うための信号のタイミングチャートである。図8及び図9において、Q<1>及びQ<2>は、ゲート駆動回路20における1段目及び2段目のシフトレジスタユニットにおける第1のノードQをそれぞれ表している。OUT<1>、OUT<2>、OUT<3>及びOUT<4>は、ゲート駆動回路20における1段目、2段目、3段目及び4段目のシフトレジスタユニットにおける画素信号出力端子OUTをそれぞれ表している。1F、2F、3F及び4Fは、第1のフレーム、第2のフレーム、第3のフレーム及び第4のフレームをそれぞれ示している。Displayは、1つのフレームにおける表示期間を、Blankは1つのフレームにおけるブランキング期間を示している。なお、各段のシフトレジスタユニットにおけるシフト信号出力端子CRと画素信号出力端子OUTの電位が同一であるため、図8及び図9ではシフト信号出力端子CRを示していない。

なお、図8及び図9に示す信号のタイミングチャートにおける信号レベルは例示的なものにすぎず、実レベル値を表すものではない。

以下では、図8における信号のタイミングチャートを参照しながら、図7に示すゲート駆動回路20に対し行単位で順次補償を行う際の作動原理について説明し、例えば、図7に示すゲート駆動回路20におけるシフトレジスタユニットとして、図4に示すシフトレジスタユニットを用いてもよい。

行単位で順次補償を行う際、補償選択制御端子OEにより直流の低レベル信号を入力して、第1のトランジスタM1をオフに保持する。第1のフレーム1Fを開始する前に、第5のサブクロック信号線CLK_5及び第6のサブクロック信号線CLK_6はいずれも高レベルを供給し、第5のサブクロック信号線CLK_5及び第6のサブクロック信号線CLK_6がシフトレジスタユニットにおける第2のクロック信号端子CLK_Bに交互に接続されているため、各シフトレジスタユニットにおける第2のトランジスタM2及び第16のトランジスタM16をオンさせることができ、これにより、各シフトレジスタユニットにおける制御ノードH及び第1のノードQをリセットして全面的なリセットを実現できる。そして、第6のサブクロック信号線CLK_6の供給する信号が低レベルに変わり、第5のサブクロック信号線CLK_5が供給する信号は継続して高レベルを保持する。

第5の電圧端子VDD_Bが高レベルを入力するため、第9のトランジスタM9がオンされて、第2のノードQBは高レベルまで充電される。第2のノードQBの高レベルは第11のトランジスタM11をオンさせ、これにより第1のノードQを低レベルまでプルダウンする。

第1のフレーム1Fの表示期間Displayにおいて、1段目のシフトレジスタユニットの作動プロセスは以下のとおりである。

第1のフェーズ1において、1段目のシフトレジスタユニットのブランキング入力信号端子STU1及び表示入力信号端子STU2はいずれも入力信号線STUに接続されるため、始めは、ブランキング入力信号端子STU1及び表示入力信号端子STU2はいずれも高レベルを入力し、同時に、（第5のサブクロック信号線CLK5に接続されている）第2のクロック信号端子CLKBは高レベルを入力するため、第2のトランジスタM2はオンされ、制御ノードHは高レベルまで充電されて第1のコンデンサC1に記憶される。表示入力信号端子STU2の高レベルのために第15のトランジスタM15はオンされ、これにより第2のノードQBのプルダウンを手伝うことができる。

次に、第2のクロック信号端子CLKBは低レベルを入力し、第2のトランジスタM2はオフされ、表示入力信号端子STU2は継続して高レベルを入力するため、第2の電圧端子VDDの高レベル信号は第5のトランジスタM5を介して第1のノードQを充電し、第1のノードQを高電位までプルアップさせ、第2のコンデンサC2に記憶させることができる。

第6のトランジスタM6及び第7のトランジスタM7は、第1のノードQの制御の下でオンされるが、（第1のサブクロック信号線CLK1に接続されている）第4のクロック信号端子CLKDはこのとき低レベル信号を入力するため、シフト信号出力端子CR及び画素信号出力端子OUTはいずれも低レベル信号を出力する。

第2のフェーズ2において、第4のクロック信号端子CLKDは高レベル信号を入力し、ブートストラップのために第1のノードQの電位がさらにプルアップされるため、第6のトランジスタM6及び第7のトランジスタM7はオンを保持し、これによりシフト信号出力端子CR及び画素信号出力端子OUTはいずれも高レベル信号を出力する。例えば、シフト信号出力端子CRから出力される高レベル信号は前次段のシフトレジスタユニットの走査シフトに用いてもよく、画素信号出力端子OUTから出力される高レベル信号は表示パネルにおけるサブ画素ユニットを駆動して表示するのに用いてもよい。

第3のフェーズ3において、次いで、第4のクロック信号端子CLKDは低レベル信号を入力し、シフト信号出力端子CR及び画素信号出力端子OUTはいずれも第4のクロック信号端子CLKDを介して放電し、これによりシフト信号出力端子CR及び画素信号出力端子OUTのリセットを完了してもよい。シフト信号出力端子CR及び画素信号出力端子OUTは低レベルにリセットされるため、トランジスタ同士の結合作用により、第1のノードQの電位は1単位下がる。同時に、1段目のシフトレジスタユニットの表示リセット信号端子STD及び4段目のシフトレジスタユニットのシフト信号出力端子CRが接続されているため、このとき4段目のシフトレジスタユニットのシフト信号出力端子CRはまだ高レベル信号を出力しておらず、第1のノードQをプルダウンしないことから、第1のノードQは高いレベルを保持することができる。

第4のフェーズ4において、次いで、4段目のシフトレジスタユニットのシフト信号出力端子CRは高レベルを出力して、1段目のシフトレジスタユニットの表示リセット信号端子STDに高レベル信号を入力させ、第17のトランジスタM17をオンにし、第1のノードQが低レベルにプルダウンされて、第1のノードQのリセットが完了する。

上記のプロセスにより、1段目の第1のノードQの電位が変化して「塔状」を呈する。シフト信号出力端子CR及び画素信号出力端子OUTが高レベルにあるとき、ブートストラップにより第1のノードQの電位が上がって、シフト信号出力端子CR及び画素信号出力端子OUTが第6のトランジスタM6及び第7のトランジスタM7をそれぞれ介して放電する際、トランジスタを流れる電流はより大きくてもよく、放電速度はより速くなる。同時に、シフト信号出力端子CR及び画素信号出力端子OUTに蓄積された電荷を第6のトランジスタM6及び第7のトランジスタM7をそれぞれ介して放電してもよいため、リセットを行う第12のトランジスタM12及び第13のトランジスタM13にはサイズの比較的小さいトランジスタを用いることができ、これによりシフトレジスタユニットが占める面積を減らすことができる。

上述した第1のフレームの表示期間において、（第7のサブクロック信号線CLK7に接続されている）第1のクロック信号端子CLKAは終始低レベルを保持するため、第4のトランジスタM4はオフ状態を保持し、第4のトランジスタM4は制御ノードHに予め記憶された高レベルが表示期間に影響するのを遮断する。

1段目のシフトレジスタユニットは表示パネルにおける1行目のサブ画素を駆動して表示を終えた後、同じように、2段目、3段目のシフトレジスタユニットが表示パネルにおけるサブ画素を行単位で駆動し、1つのフレームの表示の駆動を完了する。これで、第1のフレームの表示期間が終了する。

第1のフレーム1Fのブランキング期間Blankにおいて、1段目のシフトレジスタユニットの作動プロセスは以下のとおりである。

第5のフェーズ5において、第1のコンデンサC1が記憶しているため、制御ノードHは表示期間の高レベルを保持し、始めに（第7のサブクロック信号線CLK7に接続されている）第1のクロック信号端子CLKA及び（第6のサブクロック信号線CLK6に接続されている）第3のクロック信号端子CLKCは高レベル信号を入力し、第3のトランジスタM3及び第4のトランジスタM4がオンされ、これにより第3のクロック信号端子CLKCの高レベルが第1のノードQを充電して、第1のノードQを高レベルにプルアップすることができる。第10のトランジスタM10は第1のノードQの制御の下でオンされ、第2のノードQBは低レベルまでプルダウンされ、同時に第14のトランジスタM14も第1のクロック信号端子CLKAの制御の下でオンされ、第2のノードQBをさらにプルダウンすることができる。

第6のフェーズ6において、第1のクロック信号端子CLKAは低レベル信号を入力し、第4のトランジスタM4がオフされる。（第1のサブクロック信号線CLK1に接続されている）第4のクロック信号端子CLKDは高レベル信号を入力し、ブートストラップのために第1のノードQの電位がさらにプルアップされるため、第6のトランジスタM6及び第7のトランジスタM7はオンされ、第4のクロック信号端子CLKDが入力した高レベル信号をシフト信号出力端子CR及び画素信号出力端子OUTに出力することができる。例えば、画素信号出力端子OUTが出力する信号を表示パネルにおけるサブ画素ユニットにおけるセンストランジスタを駆動するのに用いて外部補償を実現してもよい。

同時に、2段目のシフトレジスタユニットの第2のクロック信号端子CLKBが第6のサブクロック信号線CLK6に接続され、2段目のシフトレジスタユニットのブランキング入力信号端子STU1が1段目のシフトレジスタユニットのシフト信号出力端子CRに接続されるため、2段目のシフトレジスタユニットにおける第2のトランジスタM2がオンされ、これにより2段目のシフトレジスタユニットにおける制御ノードH<2>は高レベルにプルアップされる。

第7のフェーズ7において、2段目のシフトレジスタユニットにおける制御ノードH<2>に高電位が十分書き入れられた後、第6のサブクロック信号線CLK6は低レベル信号を入力する。同時に、第4のクロック信号端子CLKDが高レベルを継続的に入力するため、1段目のシフトレジスタユニットのシフト信号出力端子CR及び画素信号出力端子OUTは高レベル信号の出力を保持する。この過程において、第4のトランジスタM4が終始オフ状態を保持するため、第4のトランジスタM4を介して第1のノードQ<1>が漏電するのを避けることができる。

第8のフェーズ8において、即ち、ブランキング期間の最終フェーズにおいて、第5のサブクロック信号線CLK_5は高レベル信号を入力し、奇数段のシフトレジスタユニットの第2のクロック信号端子CLKBがいずれも第5のサブクロック信号線CLK5に接続されているため、すべての奇数段のシフトレジスタユニットにおける制御ノードH及び第1のノードQのリセットを完了することができ、特に、1段目及び3段目の第1のノードQ及び1段目の制御ノードHをリセットする。トランジスタに正電圧が印加されるとしきい値電圧に正ドリフトが生じる可能性があるため、上述の方法を用いると、制御ノードHが正電圧を保持する必要のある時間が短くなり、これによりトランジスタのしきい値電圧に正ドリフトの生じる時間が短くなって、トランジスタの信頼性が向上する。

これで、第1のフレームの駆動タイミングが終了する。

第2のフレームの表示期間において、ゲート駆動回路20は、第1のフレームの表示期間と同一の動作を繰り返し、ここでは繰り返し述べない。

第2のフレームのブランキング期間において、2段目のシフトレジスタユニットについて、第3のクロック信号端子CLKCは第5のサブクロック信号線CLK5に接続されているため、ブランキング期間が始まると、2段目のシフトレジスタユニットの第1のクロック信号端子CLKA及び第3のクロック信号端子CLKAは高レベル信号を入力し、第3のトランジスタM3及び第4のトランジスタM4がオンされて、第3のクロック信号端子CLKCの入力した高レベルが第1のノードQを充電し、第1のノードQを高レベルにプルアップすることができる。そして、第2のサブクロック信号線CLK2に高レベルを入力するとき、シフト信号出力端子CR及び画素信号出力端子OUTは高レベル信号を出力し、同時に3段目のシフトレジスタユニットにおける制御ノードHを充電する。第2のフレームのブランキング期間の最終フェーズにおいて、第6のサブクロック信号線CLK6は高レベル信号を入力し、偶数段のシフトレジスタユニットの第2のクロック信号端子CLKBがいずれも第6のサブクロック信号線CLK6に接続されているため、すべての偶数段のシフトレジスタユニットにおける制御ノードH及び第1のノードQのリセットを完了することができる。

これで、第2のフレームの駆動タイミングが終了する。後続の第3のフレーム、第4のフレーム、第5のフレーム等のより多くのフェーズにおけるゲート駆動回路の駆動については上記を参照することができ、ここでは繰り返し述べない。

上述したように、各フレームのブランキング期間において、ゲート駆動回路は表示パネルにおけるサブ画素ユニットにおけるセンストランジスタに用いられる駆動信号を出力し、当該駆動信号は行単位で順次供給される。例えば、第1のフレームのブランキング期間において、ゲート駆動回路は表示パネルにおける1行目のサブ画素ユニットに用いられる駆動信号を出力し、第2のフレームのブランキング期間において、ゲート駆動回路は表示パネルの2行目のサブ画素ユニットに用いられる駆動信号を出力し、同様にして、行単位での順次補償を完了する。

以下では、図9における信号のタイミングチャートを参照しながら、図7に示すゲート駆動回路20に対しランダム補償を行う際のゲート駆動回路20の作動原理について説明し、例えば、図7に示すゲート駆動回路20におけるシフトレジスタユニットには、図4に示すシフトレジスタユニットを用いてもよい。

第1のフレームの表示期間において、ゲート駆動回路の作動原理は上述した行単位で順次補償するときの方法と同様であり、以下では相違のみについて述べる。図9に示すように、1段目のシフトレジスタユニットの画素信号出力端子OUT<1>（即ち、シフト信号出力端子CR）が高レベル信号を出力するとき、補償選択制御端子OEも高レベル信号を印加し、このとき、1段目のシフトレジスタユニットの制御ノードH<1>が高レベルまで充電され、次に、OUT<1>とOUT<2>の出力パルスが重なるため、2段目のシフトレジスタユニットの制御ノードH<2>も高レベルまで充電される。

このように、1つのフレームの表示期間において、1段目のシフトレジスタユニットの制御ノードH<1>及び2段目のシフトレジスタユニットの制御ノードH<2>はいずれも高レベルまで充電されるが、1つのフレームのブランキング期間において、例えば、表示パネルにおける1行目のサブ画素ユニットを検出するための駆動信号を当該フレーム中に出力する必要があるとき、第1のフレームのブランキング期間において以下の動作を行う。

第1のフェーズT1において、第6のサブクロック信号線CLK6をして高レベル信号を入力させ、これにより偶数段のシフトレジスタユニットの制御ノードHを放電させ、つまり、H<2>の高電位を解消する（例えば、当該フレームにおいてn行目を検出する必要がある場合、n-1段目及びn+1段目のシフトレジスタユニットにおける制御ノードHの高電位を解消する）。

第2のフェーズT2において、（第1のクロック信号端子CLKAに接続されている）第7のサブクロック信号線CLK7は高レベル信号を入力し、1段目のシフトレジスタユニットの第3のクロック信号端子CLKCは高レベル信号の入力を保持し、第3のトランジスタM3及び第4のトランジスタM4はオンされ、第1のノードQに対する充電が完了する。

第3のフェーズT3において、第6のサブクロック信号線CLK6及び第7のサブクロック信号線CLK7が低レベル信号を入力し、第1のサブクロック信号線CLK1が高レベル信号を入力するため、シフト信号出力端子及び画素信号出力端子OUTは高レベル信号を出力する。例えば、画素信号出力端子OUTが出力する信号を表示パネルにおける1行目のサブ画素ユニットにおけるセンストランジスタを駆動するのに用いて外部補償を実現してもよい。

そして、第1のサブクロック信号線CLK1が低レベル信号に変わり、これに対応して、シフト信号出力端子及び画素信号出力端子OUTは低レベル信号を出力する。

第4のフェーズ4において、即ち、第1のフレームのブランキング期間の最終フェーズにおいて、第5のサブクロック信号線CLK5は高レベル信号を入力し、奇数段のシフトレジスタユニットの第2のクロック信号端子CLKBがいずれも第5のサブクロック信号線CLK5に接続されているため、すべての奇数段のシフトレジスタユニットにおける制御ノードH及び第1のノードQのリセットを完了することができ、特に、1段目のシフトレジスタユニットの第1のノードQ及び制御ノードHをリセットする。

例えば、第2のフレームのブランキング期間において表示パネルにおける2行目のサブ画素ユニットを検出するための駆動信号を出力する必要があるとき、第2のフレームにおいて以下の動作を行う。

第2のフレームの表示フェーズにおいて、補償選択制御端子OEが入力する信号と2段目のシフトレジスタユニットの画素信号出力端子OUT<2>（即ち、シフト信号出力端子CR）が出力する信号を同一にし、OUT<2>、OUT<1>及び3段目のシフトレジスタユニットの画素信号出力端子OUT<3>（図9で図示せず）の出力パルスが重なるため、1段目、2段目及び3段目のシフトレジスタユニットの制御ノードH<1>、H<2>及びH<3>が補償選択制御端子OEの制御の下で、いずれも高レベルまで充電される。1段目のシフトレジスタユニットにおける第1のトランジスタM1の第1の極は1段目のシフトレジスタユニットのシフト信号出力端子CRに接続されているため、H<1>は高レベルまで充電された後、シフト信号出力端子CR（即ち、OUT<1>）の低レベルにより迅速に引き下げられる。

第2のフレームのブランキング期間における作動原理については第1のフレームのブランキング期間における対応する記述を参照することができ、ここでは繰り返し述べない。

なお、信号のタイミングについてより例示しやすいように、ランダム補償の作動原理に関する上述の記載では、第1のフレームのブランキング期間に表示パネルの1行目のサブ画素ユニットに対応する駆動信号を出力する場合を例として説明を行ったが、本開示ではこれについて限定しない。例えば、図11に示すタイミングのシミュレーション図において、あるフレームのブランキング期間において表示パネルの5行目のサブ画素ユニットに対応する駆動信号を出力する必要があるとき、補償選択制御端子OEに供給される信号と5段目のシフトレジスタユニットのシフト信号出力端子CR<5>の信号のタイミングが同一になるように制御する必要がある。ここで、2つの信号のタイミングが同一であるとは、高レベルにある時間が同期することをいい、2つの信号の振幅が同一である必要はない。図11において、CR<4>及びCR<6>は、4段目のシフトレジスタユニットのシフト信号出力端子及び6段目のシフトレジスタユニットのシフト信号出力端子をそれぞれ表している。

上述したように、補償選択回路400（第1のトランジスタM1）を設けることで、あるフレームのブランキング期間において表示パネルのn行目のサブ画素ユニットに対応する駆動信号を出力する必要があるとき、補償選択制御端子OEに供給される信号とn段目のシフトレジスタユニットのシフト信号出力端子CRの信号のタイミングは同一である必要があり、これによりランダム補償を実現することができ、nは0より大きい整数である。

図10に示すように、本開示のもう1つの実施例はゲート駆動回路20をさらに提供し、当該ゲート駆動回路20の、図7に示すゲート駆動回路20との相違点には、1段目のシフトレジスタユニットのほか、n+1段目のシフトレジスタユニットのブランキング入力信号端子STU1及び表示入力信号端子STU2もn段目のシフトレジスタユニットのシフト信号出力端子CRに接続されており、最終段目のシフトレジスタユニットのほか、n段目のシフトレジスタユニットの表示リセット信号端子STDもn+1段目のシフトレジスタユニットのシフト信号出力端子CRに接続されているという点が含まれる。図10に示すゲート駆動回路20が出力する信号パルスは互いに重ならない。

本開示の実施例は表示装置1をさらに提供し、図12に示すように、当該表示装置1は、本開示の実施例が提供するゲート駆動回路20を備えている。当該表示装置1は、表示パネル40をさらに備え、表示パネル40は複数のサブ画素ユニット410からなるアレイを備えている。例えば、当該表示装置1はデータ駆動回路30をさらに備えていてもよい。データ駆動回路30は、画素アレイにデータ信号を提供するためのものである。ゲート駆動回路20は、画素アレイに駆動信号を提供するためのものであり、例えば、当該駆動信号は、サブ画素ユニット410における走査トランジスタ及びセンストランジスタを駆動してもよい。データ駆動回路30は、データ線DLを介してサブ画素ユニット410に電気的に接続されており、ゲート駆動回路20はゲート線GLを介してサブ画素ユニット410に電気的に接続されている。

なお、本実施例における表示装置1は、液晶パネル、液晶テレビ、ディスプレイ、OLEDパネル、OLEDテレビ、電子ペーパーディスプレイ、携帯電話、タブレットコンピュータ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーション装置等の表示機能を有する任意の製品又は部品であってよい。

本開示の実施例が提供する表示装置1の技術効果については、上記実施例におけるゲート駆動回路20に関する対応する記述を参照することができ、ここでは繰り返し述べない。

本開示の実施例は、本開示の実施例が提供するシフトレジスタユニット10を駆動するのに用いることのできる駆動方法1300さらに提供し、当該駆動方法1300は以下の動作を含む。

ステップS1302には、1つのフレームの表示期間において、表示入力回路200が表示入力信号に応答して表示信号を第1のノードQに入力する第1の入力フェーズと、出力回路300が第1のノードQのレベルの制御の下で第1の出力信号を出力する第1の出力フェーズとが含まれる。例えば、当該第1の出力信号は、表示パネルにおけるサブ画素ユニットを駆動して表示するのに用いてもよい。

ステップS1304には、1つのフレームのブランキング期間において、ブランキング入力回路100がブランキング入力信号を制御ノードHに入力し、ブランキング信号を第1のノードQに入力する第2の入力フェーズと、出力回路300が第1のノードQのレベルの制御の下で第2の出力信号を出力する第2の出力フェーズとが含まれる。例えば、当該第2の出力信号は、表示パネルにおけるサブ画素ユニットを駆動して外部補償を行うのに用いてもよい。複合出力信号には、第1の出力信号と、第2の出力信号とが含まれる。

もう1つの実施例では、上記駆動方法1300は、1つのフレームの表示期間において、補償選択回路40が補償選択制御信号に応答し、第1の出力信号により制御ノードを充電することをさらに含んでもよい。

本開示の実施例は、本開示の実施例が提供するゲート駆動回路20を駆動するのに用いることのできる駆動方法1400をさらに提供し、当該動方法は以下の動作を含む。

ステップS1402では、ゲート駆動回路20が1つの表示パネルを駆動するとき、任意の1つのフレームの表示期間において、n段目のシフトレジスタユニット10の出力端子が第1の出力信号を出力し、n段目のシフトレジスタユニット10における補償選択回路400が補償選択制御信号に応答し、第1の出力信号によりn段目のシフトレジスタユニット10における制御ノードHを充電する。

ステップS1404では、1つのフレームのブランキング期間において、n段目のシフトレジスタユニットの出力端子が第2の出力信号を出力する。複合出力信号には、第1の出力信号と、第2の出力信号とが含まれ、nは0より大きい整数である。

なお、本開示の実施例が提供する駆動方法に関する詳しい記述及び技術効果については、本開示の実施例におけるシフトレジスタユニット10及びゲート駆動回路20の作動原理についての記述を参照することができ、ここでは繰り返し述べない。

以上は本開示の具体的な実施形態にすぎない。本公開の請求範囲はこれに限定されず、請求項の請求範囲に準じるものとする。

20 ゲート駆動回路
30 データ駆動回路
100 ブランキング入力回路
110 充電サブ回路
120 記憶サブ回路
130 分離サブ回路
200 表示入力回路
300 出力回路
400 補償選択回路
500 ノイズ低減回路
600 第１の制御回路
700 第２の制御回路
800 第３の制御回路
900 ブランキングリセット回路
1000 表示リセット回路

Claims (27)

1. ブランキング入力回路と、表示入力回路と、出力回路と、補償選択回路とを備えるシフトレジスタユニットであって、
   前記ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し1つのフレームのブランキング期間においてブランキング信号を第1のノードに入力するように配置され、
   前記表示入力回路は、表示入力信号に応答して1つのフレームの表示期間において表示信号を前記第1のノードに入力するように配置され、
   前記出力回路は、前記第1のノードのレベルの制御の下で、複合出力信号を出力端子へ出力するように配置され、
   前記補償選択回路は、前記出力端子に電気的に接続され、かつ補償選択制御信号に応答し、前記複合出力信号により前記制御ノードを充電するように配置されている、シフトレジスタユニット。
2. 前記複合出力信号は第1の出力信号と第2の出力信号とを含み、
   前記1つのフレームの表示期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第1の出力信号を前記出力端子に出力するように配置され、
   前記1つのフレームのブランキング期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第2の出力信号を前記出力端子に出力するように配置されている、請求項1に記載のシフトレジスタユニット。
3. 前記1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電するように配置されている、請求項2に記載のシフトレジスタユニット。
4. 前記出力端子はシフト信号出力端子を備え、前記シフト信号出力端子は前記複合出力信号を出力し、前記補償選択回路は第1のトランジスタを備え、
   前記第1のトランジスタのゲートは補償選択制御端子に接続されて前記補償選択制御信号を受信し、前記第1のトランジスタの第1の極は前記シフト信号出力端子に接続されて前記複合出力信号を受信し、前記第1のトランジスタの第2の極は前記制御ノードに接続されている、請求項1から3のいずれか1項に記載のシフトレジスタユニット。
5. 前記ブランキング入力回路は、
   第2のクロック信号に応答して前記ブランキング入力信号を前記制御ノードに入力するように配置されている充電サブ回路と、
   前記充電サブ回路が入力した前記ブランキング入力信号を記憶するように配置されている記憶サブ回路と、
   前記制御ノードのレベル及び第1のクロック信号の制御の下で、前記ブランキング信号を前記第1のノードに入力するように配置されている分離サブ回路と、を備える、請求項1から4のいずれか1項に記載のシフトレジスタユニット。
6. 前記充電サブ回路は第2のトランジスタを備え、前記第2のトランジスタのゲートは第2のクロック信号端子に接続されて前記第2のクロック信号を受信し、前記第2のトランジスタの第1の極はブランキング入力信号端子に接続されて前記ブランキング入力信号を受信し、前記第2のトランジスタの第2の極は前記制御ノードに接続され、
   前記記憶サブ回路は第1のコンデンサを備え、前記第1のコンデンサの第1の極は前記制御ノードに接続され、前記第1のコンデンサの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、
   前記分離サブ回路は第3のトランジスタと、第4のトランジスタとを備え、前記第3のトランジスタのゲートは前記制御ノードに接続され、前記第3のトランジスタの第1の極は第3のクロック信号端子に接続されて第3のクロック信号を受信してこれを前記ブランキング信号とし、前記第3のトランジスタの第2の極は前記第4のトランジスタの第1の極に接続され、前記第4のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第4のトランジスタの第2の極は前記第1のノードに接続されている、請求項5に記載のシフトレジスタユニット。
7. 前記表示入力回路は第5のトランジスタを備え、
   前記第5のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第5のトランジスタの第1の極は第2の電圧端子に接続されて第2の電圧を受信しこれを前記表示信号とし、前記第5のトランジスタの第2の極は前記第1のノードに接続されている、請求項1から6のいずれか1項に記載のシフトレジスタユニット。
8. 前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記複合出力信号を出力し、前記出力回路は第6のトランジスタと、第7のトランジスタと、第2のコンデンサとを備え、
   前記第6のトランジスタのゲートは前記第1のノードに接続され、前記第6のトランジスタの第1の極は第4のクロック信号端子に接続されて第4のクロック信号を受信しこれを前記複合出力信号とし、前記第6のトランジスタの第2の極は前記シフト信号出力端子に接続され、
   前記第7のトランジスタのゲートは前記第1のノードに接続され、前記第7のトランジスタの第1の極は前記第4のクロック信号端子に接続されて前記第4のクロック信号を受信しこれを前記複合出力信号とし、前記第7のトランジスタの第2の極は前記画素信号出力端子に接続され、
   前記第2のコンデンサの第1の極は前記第1のノードに接続され、前記第2のコンデンサの第2の極は前記第6のトランジスタの第2の極に接続されている、請求項4に記載のシフトレジスタユニット。
9. ノイズ低減回路と、第1の制御回路とをさらに備えるシフトレジスタユニットであって、
   前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記複合出力信号を出力し、
   前記第1の制御回路は、前記第1のノードのレベルの制御の下で、第2のノードのレベルを制御するように配置され、
   前記ノイズ低減回路は、前記第2のノードのレベルの制御の下で、前記第1のノードと、前記シフト信号出力端子と、前記画素信号出力端子のノイズを低減するように配置されている、請求項4に記載のシフトレジスタユニット。
10. 前記第1の制御回路は、第8のトランジスタと、第9のトランジスタと、第10のトランジスタとを備え、
    前記第8のトランジスタのゲートは第1の極に接続され、かつ第4の電圧端子に接続されて第4の電圧を受信するように配置され、前記第8のトランジスタの第2の極は前記第2のノードに接続され、
    前記第9のトランジスタのゲートは第1の極に接続され、かつ第5の電圧端子に接続されて第5の電圧を受信するように配置され、前記第9のトランジスタの第2の極は前記第2のノードに接続され、
    前記第10のトランジスタのゲートは前記第1のノードに接続され、前記第10のトランジスタの第1の極は前記第2のノードに接続され、前記第10のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信するように配置されている、請求項9に記載のシフトレジスタユニット。
11. 前記ノイズ低減回路は、第11のトランジスタと、第12のトランジスタと、第13のトランジスタとを備え、
    前記第11のトランジスタのゲートは前記第2のノードに接続され、前記第11のトランジスタの第1の極は前記第1のノードに接続され、前記第11のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、
    前記第12のトランジスタのゲートは前記第2のノードに接続され、前記第12のトランジスタの第1の極は前記シフト信号出力端子に接続され、前記第12のトランジスタの第2の極は前記第1の電圧端子に接続されて前記第1の電圧を受信し、
    前記第13のトランジスタのゲートは前記第2のノードに接続され、前記第13のトランジスタの第1の極は前記画素信号出力端子に接続され、前記第13のトランジスタの第2の極は第3の電圧端子に接続されて第3の電圧を受信する、請求項9に記載のシフトレジスタユニット。
12. 第2の制御回路をさらに備えるシフトレジスタユニットであって、
    前記第2の制御回路は、ブランキング制御信号に応答して前記第2のノードのレベルを制御するように配置されている、請求項9に記載のシフトレジスタユニット。
13. 前記第2の制御回路は第14のトランジスタを備え、前記ブランキング制御信号は第1のクロック信号を含み、
    前記第14のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第14のトランジスタの第1の極は前記第2のノードに接続され、前記第14のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項12に記載のシフトレジスタユニット。
14. 第3の制御回路をさらに備えるシフトレジスタユニットであって、
    前記第3の制御回路は、表示制御信号に応答して前記第2のノードのレベルを制御するように配置されている、請求項9に記載のシフトレジスタユニット。
15. 前記第3の制御回路は第15のトランジスタを備え、前記表示制御信号は前記表示入力信号を含み、
    前記第15のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第15のトランジスタの第1の極は前記第2のノードに接続され、前記第15のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項14に記載のシフトレジスタユニット。
16. ブランキングリセット回路をさらに備えるシフトレジスタユニットであって、
    前記ブランキングリセット回路は、ブランキングリセット信号に応答して前記第1のノードをリセットするように配置されている、請求項1から4、8から15のいずれか1項に記載のシフトレジスタユニット。
17. 前記ブランキングリセット回路は第16のトランジスタを備え、
    前記第16のトランジスタのゲートは第2のクロック信号端子に接続されて第2のクロック信号を受信しこれを前記ブランキングリセット信号とし、前記第16のトランジスタの第1の極は前記第1のノードに接続され、前記第16のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項16に記載のシフトレジスタユニット。
18. 表示リセット回路をさらに備えるシフトレジスタユニットであって、
    前記表示リセット回路は、表示リセット信号に応答して前記第1のノードをリセットするように配置されている、請求項1から5、8、9、12、14のいずれか1項に記載のシフトレジスタユニット。
19. 前記表示リセット回路は第17のトランジスタを備え、
    前記第17のトランジスタのゲートは表示リセット信号端子に接続されて前記表示リセット信号を受信し、前記第17のトランジスタの第1の極は前記第1のノードに接続され、前記第17のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項18に記載のシフトレジスタユニット。
20. カスケードされた請求項1から19のいずれか1項に記載のシフトレジスタユニットを複数備える、ゲート駆動回路。
21. 第1のサブクロック信号線と、第2のサブクロック信号線と、第3のサブクロック信号線と、第4のサブクロック信号線とを備えるゲート駆動回路であって、
    前記シフトレジスタユニットが第4のクロック信号端子を備える場合、
    4n-3段目のシフトレジスタユニットの第4のクロック信号端子は、前記第1のサブクロック信号線に接続され、
    4n-2段目のシフトレジスタユニットの第4のクロック信号端子は、前記第2のサブクロック信号線に接続され、
    4n-1段目のシフトレジスタユニットの第4のクロック信号端子は、前記第3のサブクロック信号線に接続され、
    4n段目のシフトレジスタユニットの第4のクロック信号端子は、前記第4のサブクロック信号線に接続され、
    nは0より大きい整数である、請求項20に記載のゲート駆動回路。
22. 第5のサブクロック信号線と、第6のサブクロック信号線とをさらに備えるゲート駆動回路であって、
    前記シフトレジスタユニットが第2のクロック信号端子及び第3のクロック信号端子を備える場合、
    2n-1段目のシフトレジスタユニットの第2のクロック信号端子は前記第5のサブクロック信号線に接続され、第3のクロック信号端子は前記第6のサブクロック信号線に接続され、
    2n段目のシフトレジスタユニットの第2のクロック信号端子は前記第6のサブクロック信号線に接続され、第3のクロック信号端子は前記第5のサブクロック信号線に接続され、
    nは0より大きい整数である、請求項21に記載のゲート駆動回路。
23. 前記シフトレジスタユニットがブランキング入力信号端子と、表示入力信号端子と、シフト信号出力端子とを備える場合、
    n+1段目のシフトレジスタユニットのブランキング入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、
    n+2段目のシフトレジスタユニットの表示入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、
    nは0より大きい整数である、請求項20に記載のゲート駆動回路。
24. 請求項20から23のいずれか1項に記載のゲート駆動回路を備える、表示装置。
25. 1つのフレームの表示期間において、
    前記表示入力回路が前記表示入力信号に応答して前記表示信号を前記第1のノードに入力する第1の入力フェーズと、
    前記出力回路が前記第1のノードのレベルの制御の下で第1の出力信号を出力する第1の出力フェーズと、を含み、
    1つのフレームのブランキング期間において、
    前記ブランキング入力回路が前記ブランキング入力信号を前記制御ノードに入力し、前記ブランキング信号を前記第1のノードに入力する第2の入力フェーズと、
    前記出力回路が前記第1のノードのレベルの制御の下で第2の出力信号を出力する第2の出力フェーズと、を含むシフトレジスタユニットの駆動方法であって、
    前記複合出力信号は、前記第1の出力信号と前記第2の出力信号とを含む、請求項1から19のいずれか1項に記載のシフトレジスタユニットの駆動方法。
26. 1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電することをさらに含む、請求項25に記載の駆動方法。
27. 前記ゲート駆動回路が1つの表示パネルを駆動するとき、
    任意の1つのフレームの表示期間において、n段目のシフトレジスタユニットの出力端子が第1の出力信号を出力し、n段目のシフトレジスタユニットにおける補償選択回路が前記補償選択制御信号に応答し、前記第1の出力信号によりn段目のシフトレジスタユニットにおける制御ノードを充電することと、
    前記1つのフレームのブランキング期間において、前記n段目のシフトレジスタユニットの出力端子が第2の出力信号を出力することと、を含むゲート駆動回路の駆動方法であって、
    前記複合出力信号には、前記第1の出力信号と、前記第2の出力信号とが含まれ、nは0より大きい整数である、請求項20から23のいずれか1項に記載のゲート駆動回路の駆動方法。