KR102473024B1

KR102473024B1 - 시프트 레지스터 유닛, 게이트 구동 회로, 디스플레이 장치 및 구동 방법

Info

Publication number: KR102473024B1
Application number: KR1020207017997A
Authority: KR
Inventors: 쉐환 펑
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 허페이 신성 옵토일렉트로닉스 테크놀러지 컴퍼니 리미티드
Priority date: 2018-06-28
Filing date: 2019-01-24
Publication date: 2022-12-01
Also published as: US20210335198A1; EP3816983A4; JP7330892B2; US11475825B2; WO2020001012A1; CN108806611B; KR20200080323A; EP3816983A1; CN108806611A; JP2021528669A

Abstract

시프트 레지스터 유닛, 게이트 구동 회로, 디스플레이 장치 및 구동 방법이 개시된다. 시프트 레지스터 유닛(10)은 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 및 결합 회로(400)를 포함한다. 블랭킹 입력 회로(100)는 블랭킹 입력 신호를 제어 노드(H)에 입력하고, 하나의 프레임의 블랭킹 기간에 블랭킹 신호를 제1 노드(Q)에 입력하도록 구성된다. 디스플레이 입력 회로(200)는 하나의 프레임의 디스플레이 기간에서 제1 클록 신호에 응답하여 디스플레이 신호를 제1 노드(Q)에 입력하도록 구성된다. 출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 복합 출력 신호를 출력단(OUTPUT)에 출력하도록 구성된다. 결합 회로(400)는 제어 노드(H)에 전기적으로 접속되고, 블랭킹 신호에 응답하여 제어 노드(H)의 레벨에 대해 결합 제어를 수행하도록 구성된다. 시프트 레지스터 유닛(10)은 제어 노드(H)의 레벨에 대해 결합 제어를 수행할 수 있어, 제1 노드(Q)가 더 충분히 충전되고, 그에 의해 비정상 출력의 발생을 회피할 수 있다.

Description

시프트 레지스터 유닛, 게이트 구동 회로, 디스플레이 장치 및 구동 방법

본 출원은 2018년 6월 28일에 출원된, 중국 특허 출원 제201810691084.6호에 대한 우선권을 주장하며, 그 전체 개시내용은 본 출원의 일부로서 본 명세서에서 참조로 포함된다.

본 개시내용의 실시예들은 시프트 레지스터 유닛, 게이트 구동 회로, 디스플레이 디바이스, 및 구동 방법에 관한 것이다.

현재 디스플레이 분야에서, 특히 OLED(organic light-emitting diode, 유기 발광 다이오드) 디스플레이 패널에서, 게이트 구동 회로가 일반적으로 게이트 IC에 통합된다. IC 설계에서 칩의 면적은 칩의 비용에 영향을 미치는 주요 인자이고, 기술 개발자들은 칩의 면적을 효과적으로 감소시키는 방법에 초점을 맞출 필요가 있다.

본 개시내용의 적어도 일 실시예는 블랭킹 입력 회로(blanking input circuit), 디스플레이 입력 회로, 출력 회로, 및 결합 회로(coupling circuit)를 포함하는 시프트 레지스터 유닛을 제공한다. 블랭킹 입력 회로는 블랭킹 입력 신호를 제어 노드에 입력하도록 구성되고, 하나의 프레임의 블랭킹 페이즈(blanking phase)에서 블랭킹 신호를 제1 노드에 입력하도록 구성되고; 디스플레이 입력 회로는 제1 클록 신호에 응답하여 하나의 프레임의 디스플레이 페이즈(display phase)에서 디스플레이 신호를 제1 노드에 입력하도록 구성되고; 출력 회로는 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고; 결합 회로는 제어 노드에 전기적으로 접속되고, 블랭킹 신호에 응답하여 제어 노드의 레벨을 결합에 의해 제어하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 결합 회로는 제1 커패시터를 포함하고, 제1 커패시터의 제1 전극은 제3 클록 신호 단자에 접속되어 제3 클록 신호를 수신하고, 제3 클록 신호는 블랭킹 신호로서 사용되고, 제1 커패시터의 제2 전극은 제어 노드에 접속된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 결합 회로는 제1 커패시터 및 제1 트랜지스터를 포함한다. 제1 트랜지스터의 게이트 전극은 제어 노드에 접속되고, 제1 트랜지스터의 제1 전극은 제3 클록 신호 단자에 접속되어 제3 클록 신호를 수신하고, 제3 클록 신호는 블랭킹 신호로서 사용되고, 제1 트랜지스터의 제2 전극은 제1 커패시터의 제1 전극에 접속되고, 제1 커패시터의 제2 전극은 제어 노드에 접속된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 블랭킹 입력 회로는: 제2 클록 신호에 응답하여 블랭킹 입력 신호를 제어 노드에 입력하도록 구성되는 충전 서브-회로; 충전 서브-회로에 의해 입력된 블랭킹 입력 신호를 저장하도록 구성되는 저장 서브-회로; 및 제어 노드의 레벨 및 제3 클록 신호의 제어 하에서 블랭킹 신호를 제1 노드에 입력하도록 구성되는 격리 서브-회로를 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 충전 서브-회로는 제2 트랜지스터를 포함하고, 제2 트랜지스터의 게이트 전극은 제2 클록 신호 단자에 접속되어 제2 클록 신호를 수신하고, 제2 트랜지스터의 제1 전극은 블랭킹 입력 신호 단자에 접속되어 블랭킹 입력 신호를 수신하고, 제2 트랜지스터의 제2 전극은 제어 노드에 접속되고; 저장 서브-회로는 제2 커패시터를 포함하고, 제2 커패시터의 제1 전극은 제어 노드에 접속되고, 제2 커패시터의 제2 전극은 제1 전압 단자에 접속되어 제1 전압을 수신하고; 격리 서브-회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 제3 트랜지스터의 게이트 전극은 제어 노드에 접속되고, 제3 트랜지스터의 제1 전극은 제3 클록 신호 단자에 접속되어 제3 클록 신호를 수신하고, 제3 클록 신호는 블랭킹 신호로서 사용되고, 제3 트랜지스터의 제2 전극은 제4 트랜지스터의 제1 전극에 접속되고, 제4 트랜지스터의 게이트 전극은 제3 클록 신호 단자에 접속되어 제3 클록 신호를 수신하고, 제4 트랜지스터의 제2 전극은 제1 노드에 접속된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 디스플레이 입력 회로는 제5 트랜지스터를 포함하고; 제5 트랜지스터의 게이트 전극은 제1 클록 신호 단자에 접속되어 제1 클록 신호를 수신하고, 제5 트랜지스터의 제1 전극은 디스플레이 입력 신호 단자에 접속되어 디스플레이 신호를 수신하고, 제5 트랜지스터의 제2 전극은 제1 노드에 접속된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 출력 단자는 시프트 신호 출력 단자 및 픽셀 신호 출력 단자를 포함하고, 시프트 신호 출력 단자 및 픽셀 신호 출력 단자는 복합 출력 신호를 출력하고, 출력 회로는 제6 트랜지스터, 제7 트랜지스터, 및 제3 커패시터를 포함하고; 제6 트랜지스터의 게이트 전극은 제1 노드에 접속되고, 제6 트랜지스터의 제1 전극은 제4 클록 신호 단자에 접속되어 제4 클록 신호를 수신하고, 제4 클록 신호는 복합 출력 신호로서 사용되고, 제6 트랜지스터의 제2 전극은 시프트 신호 출력 단자에 접속되고; 제7 트랜지스터의 게이트 전극은 제1 노드에 접속되고, 제7 트랜지스터의 제1 전극은 제4 클록 신호 단자에 접속되어 제4 클록 신호를 수신하고, 제4 클록 신호는 복합 출력 신호로서 사용되고, 제7 트랜지스터의 제2 전극은 픽셀 신호 출력 단자에 접속되고; 제3 커패시터의 제1 전극은 제1 노드에 접속되고, 제3 커패시터의 제2 전극은 제6 트랜지스터의 제2 전극에 접속된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 잡음 감소 회로 및 제어 회로를 추가로 포함한다. 제어 회로는 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고; 잡음 감소 회로는 제2 노드의 레벨의 제어 하에서 제1 노드, 시프트 신호 출력 단자, 및 픽셀 신호 출력 단자에 대해 잡음 감소를 수행하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제어 회로는 제8 트랜지스터, 제9 트랜지스터, 및 제10 트랜지스터를 포함하고; 제8 트랜지스터의 게이트 전극 및 제8 트랜지스터의 제1 전극은 접속되고, 제7 전압 단자에 접속되어 제7 전압을 수신하도록 구성되고, 제8 트랜지스터의 제2 전극은 제2 노드에 접속되고; 제9 트랜지스터의 게이트 전극 및 제9 트랜지스터의 제1 전극은 접속되고, 제8 전압 단자에 접속되어 제8 전압을 수신하도록 구성되고, 제9 트랜지스터의 제2 전극은 제2 노드에 접속되고; 제10 트랜지스터의 게이트 전극은 제1 노드에 접속되고, 제10 트랜지스터의 제1 전극은 제2 노드에 접속되고, 제10 트랜지스터의 제2 전극은 제4 전압 단자에 접속되어 제4 전압을 수신한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 잡음 감소 회로는 제11 트랜지스터, 제12 트랜지스터, 및 제13 트랜지스터를 포함하고; 제11 트랜지스터의 게이트 전극은 제2 노드에 접속되고, 제11 트랜지스터의 제1 전극은 제1 노드에 접속되고, 제11 트랜지스터의 제2 전극은 제3 전압 단자에 접속되어 제3 전압을 수신하고; 제12 트랜지스터의 게이트 전극은 제2 노드에 접속되고, 제12 트랜지스터의 제1 전극은 시프트 신호 출력 단자에 접속되고, 제12 트랜지스터의 제2 전극은 제5 전압 단자에 접속되어 제5 전압을 수신하고; 제13 트랜지스터의 게이트 전극은 제2 노드에 접속되고, 제13 트랜지스터의 제1 전극은 픽셀 신호 출력 단자에 접속되고, 제13 트랜지스터의 제2 전극은 제6 전압 단자에 접속되어 제6 전압을 수신한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 디스플레이 리셋 회로를 추가로 포함하고, 디스플레이 리셋 회로는 디스플레이 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 디스플레이 리셋 회로는 제14 트랜지스터를 포함하고; 제14 트랜지스터의 게이트 전극은 디스플레이 리셋 신호 단자에 접속되어 디스플레이 리셋 신호를 수신하고, 제14 트랜지스터의 제1 전극은 제1 노드에 접속되고, 제14 트랜지스터의 제2 전극은 제2 전압 단자에 접속되어 제2 전압을 수신한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 전체 리셋 회로(total reset circuit)를 추가로 포함하고, 전체 리셋 회로는 전체 리셋 신호에 응답하여 제어 노드를 리셋하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 전체 리셋 회로는 제15 트랜지스터를 포함하고; 제15 트랜지스터의 게이트 전극은 전체 리셋 신호 단자에 접속되어 전체 리셋 신호를 수신하고, 제15 트랜지스터의 제1 전극은 제어 노드에 접속되고, 제15 트랜지스터의 제2 전극은 제1 전압 단자에 접속되어 제1 전압을 수신한다.

본 개시내용의 적어도 일 실시예는 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 복수의 캐스케이드형 시프트 레지스터 유닛들(cascaded shift register units)을 포함하는 게이트 구동 회로를 추가로 제공한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 제1 서브-클록 신호 라인, 제2 서브-클록 신호 라인, 제3 서브-클록 신호 라인, 및 제4 서브-클록 신호 라인을 추가로 포함한다. 제(2n-1) 시프트 레지스터 유닛은 제1 서브-클록 신호 라인에 접속되어 제1 클록 신호를 수신하고, 제(2n-1) 시프트 레지스터 유닛은 제3 서브-클록 신호 라인에 접속되어 제4 클록 신호를 수신하고; 제(2n) 시프트 레지스터 유닛은 제2 서브-클록 신호 라인에 접속되어 제1 클록 신호를 수신하고, 제(2n) 시프트 레지스터 유닛은 제4 서브-클록 신호 라인에 접속되어 제4 클록 신호를 수신하고; n은 0보다 큰 정수이다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 제5 서브-클록 신호 라인, 제6 서브-클록 신호 라인, 및 제7 서브-클록 신호 라인을 추가로 포함한다. 제(2n-1) 시프트 레지스터 유닛은 제5 서브-클록 신호 라인에 접속되어 제2 클록 신호를 수신하고, 제(2n-1) 시프트 레지스터 유닛은 제6 서브-클록 신호 라인에 접속되어 제3 클록 신호를 수신하고; 제(2n) 시프트 레지스터 유닛은 제6 서브-클록 신호 라인에 접속되어 제2 클록 신호를 수신하고, 제(2n) 시프트 레지스터 유닛은 제5 서브-클록 신호 라인에 접속되어 제3 클록 신호를 수신하고; 각각의 시프트 레지스터 유닛은 제7 서브-클록 신호 라인에 접속되어 전체 리셋 신호를 수신하고; n은 0보다 큰 정수이다.

본 개시내용의 적어도 일 실시예는 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 게이트 구동 회로를 포함하는 디스플레이 디바이스를 추가로 제공한다.

본 개시내용의 적어도 일 실시예는 시프트 레지스터 유닛의 구동 방법을 추가로 제공하고, 이 방법은: 하나의 프레임의 블랭킹 페이즈에서, 결합 회로가 블랭킹 신호에 응답하여 제어 노드의 레벨을 결합에 의해 제어하게 하고, 블랭킹 입력 회로가 블랭킹 신호를 제1 노드에 입력하게 하고, 출력 회로가 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력하게 하는 단계를 포함한다.

본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이다. 아래에서 설명되는 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용을 제한하지 않는다는 점이 명백하다.
도 1은 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 개략도이다.
도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 블랭킹 입력 회로의 개략도이다.
도 3은 본 개시내용의 일부 실시예들에 제공되는 다른 시프트 레지스터 유닛의 개략도이다.
도 4는 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 회로도이다.
도 5는 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 다른 회로도이다.
도 6은 본 개시내용의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛의 또 다른 회로도이다.
도 7은 본 개시내용의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛의 또 다른 회로도이다.
도 8은 본 개시내용의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛의 또 다른 회로도이다.
도 9는 본 개시내용의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛의 또 다른 회로도이다.
도 10은 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 개략도이다.
도 11은 본 개시내용의 일부 실시예들에 의해 제공되는 동작에서 도 10에 도시된 게이트 구동 회로에 대응하는 신호들의 타이밍도이다.
도 12는 제1 커패시터를 포함하지 않는 도 4에 도시된 시프트 레지스터 유닛의 신호 시뮬레이션 다이어그램이다.
도 13은 도 4에 도시된 시프트 레지스터 유닛의 신호 시뮬레이션 다이어그램이다.
도 14는 도 6에 도시된 시프트 레지스터 유닛의 신호 시뮬레이션 다이어그램이다.
도 15는 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 디바이스의 개략도이다.

본 개시내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐이다. 본 명세서에서 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 독창적인 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.

달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 개시내용이 속하는 분야의 통상의 기술자에 의해 일반적으로 이해되는 바와 동일한 의미를 갖는다. 개시를 위해 본 출원의 설명 및 청구항들에서 사용되는 용어들 "제1", "제2" 등은, 임의의 시퀀스, 양 또는 중요도를 표시하기 위한 것이 아니라, 다양한 컴포넌트들을 구별하기 위한 것이다. 또한, 단수 표현 등의 용어들은 양을 제한하기 위한 것이 아니라, 적어도 하나의 존재를 나타내기 위한 것이다. 용어들 "포괄한다", "포괄하는", "포함한다", "포함하는" 등은, 이러한 용어들 이전에 언급된 요소들 또는 객체들이 이러한 용어들 이후에 열거된 요소들 또는 객체들 및 그의 등가물들을 포함하지만, 다른 요소들 또는 객체들을 배제하지 않는다는 것을 특정하도록 의도된다. 어구들 "접속(connect)", "접속된(connected)", "결합된(coupled)" 등은 물리적 접속 또는 기계적 접속을 정의하는 것으로 의도되지 않고, 직접적으로 또는 간접적으로, 전기적 접속을 포함할 수 있다. "위", "아래", "우측", "좌측", 및 이와 유사한 것은 상대적인 위치 관계를 나타내는데 사용되는 것일 뿐이고, 설명되는 객체의 위치가 변경될 때, 상대적인 위치 관계는 그에 따라 변경될 수 있다.

본 개시내용의 실시예들에서, 예를 들어, 각각의 회로가 N-타입 트랜지스터에 의해 구현되는 경우, 용어 "풀업(pull-up)"은 트랜지스터의 대응하는 동작(예를 들어, 턴온(turn-on))을 구현하기 위해 트랜지스터의 노드 또는 전극을 충전하여 노드 또는 전극의 레벨의 절대값이 증가될 수 있게 하는 것을 의미하고; 용어 "풀다운(pull-down)"은 트랜지스터의 대응하는 동작(예를 들어, 턴오프(turn-off))을 구현하기 위해 트랜지스터의 노드 또는 전극을 방전하여 노드 또는 전극의 레벨의 절대값이 감소될 수 있게 하는 것을 의미한다.

다른 예로서, 각각의 회로가 P-타입 트랜지스터에 의해 구현되는 경우, 용어 "풀업"은 트랜지스터의 대응하는 동작(예를 들어, 턴온)을 구현하기 위해 트랜지스터의 노드 또는 전극을 방전하여 노드 또는 전극의 레벨의 절대값이 감소될 수 있게 하는 것을 의미하고; 용어 "풀다운"은 트랜지스터의 대응하는 동작(예를 들어, 턴오프)을 구현하기 위해 트랜지스터의 노드 또는 전극을 충전하여 노드 또는 전극의 레벨의 절대값이 증가될 수 있게 하는 것을 의미한다.

더욱이, 용어들 "풀업" 및 "풀다운"의 특정 의미들은, 트랜지스터가 대응하는 스위치 기능을 구현하도록 제어될 수 있는 한, 트랜지스터의 특정 타입에 기초하여 그에 따라 더 조정될 수 있다.

현재, OLED용 게이트 구동 회로는 3개의 서브-회로, 즉, 검출 회로, 디스플레이 회로, 및 검출 회로와 디스플레이 회로의 복합 펄스를 출력하기 위한 접속 회로(또는 게이트 회로)를 보통 포함한다. 그 게이트 구동 회로의 회로 구조는 매우 복잡하고, 고해상도 및 좁은 베젤에 대한 요건들을 충족시킬 수 없다.

OLED 디스플레이 패널 내의 서브-픽셀 유닛을 보상할 때, 내부 보상을 위해 서브-픽셀 유닛 내에 픽셀 보상 회로를 설정하는 것 이외에, 감지 트랜지스터를 설정함으로써 외부 보상이 또한 수행될 수 있다. 외부 보상이 수행될 때, 시프트 레지스터 유닛들을 포함하는 게이트 구동 회로는 디스플레이 패널 내의 서브-픽셀 유닛에 스캐닝 트랜지스터에 대한 구동 신호 및 감지 트랜지스터에 대한 구동 신호를 각각 제공할 필요가 있다. 예를 들어, 게이트 구동 회로는 하나의 프레임의 디스플레이 페이즈(DS)에서 스캐닝 트랜지스터에 대한 스캔 구동 신호를 제공하고, 하나의 프레임의 블랭킹 페이즈(BL)에서 감지 트랜지스터에 대한 감지 구동 신호를 제공한다.

시프트 레지스터 유닛에서, 트랜지스터는 임계 전압 드리프트(예를 들어, 네거티브 드리프트)를 가질 수 있으므로, 제어 노드에서 누설 전류가 발생할 수 있다. 예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 누설 전류가 제어 노드에서 발생할 때, 제1 노드는 충분히 충전되지 않으므로, 시프트 레지스터 유닛은 감지 트랜지스터에 대한 감지 구동 신호를 정상적으로 출력할 수 없다.

위의 문제점들에 응답하여, 본 개시내용의 적어도 일 실시예는 시프트 레지스터 유닛을 제공하고, 시프트 레지스터 유닛은 블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 및 결합 회로를 포함한다. 블랭킹 입력 회로는 블랭킹 입력 신호를 제어 노드에 입력하도록 구성되고, 하나의 프레임의 블랭킹 페이즈에서 블랭킹 신호를 제1 노드에 입력하도록 구성되고; 디스플레이 입력 회로는 제1 클록 신호에 응답하여 하나의 프레임의 디스플레이 페이즈에서 디스플레이 신호를 제1 노드에 입력하도록 구성되고; 출력 회로는 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고; 결합 회로는 제어 노드에 전기적으로 접속되고, 블랭킹 신호에 응답하여 제어 노드의 레벨을 결합에 의해 제어하도록 구성된다. 본 개시내용의 실시예들은 전술한 시프트 레지스터 유닛에 대응하는 게이트 구동 회로, 디스플레이 디바이스, 및 구동 방법을 추가로 제공한다.

본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은, 제어 노드가 하이 레벨(high level)에 있는 경우에, 제어 노드의 레벨을 결합에 의해 제어할 수 있어, 하나의 프레임의 블랭킹 페이즈에서 제1 노드가 더 충분히 충전되어 비정상 출력을 피할 수 있게 한다.

본 개시내용의 실시예들에서, 설명의 목적을 위해, 용어 "하나의 프레임", "각각의 프레임" 또는 "프레임"은, 순차적으로 수행되는 디스플레이 페이즈 및 블랭킹 페이즈를 포함한다는 점에 유의해야 한다. 예를 들어, 디스플레이 페이즈에서, 게이트 구동 회로는 디스플레이 출력 신호를 출력하고, 디스플레이 출력 신호는 제1 행으로부터 마지막 행으로 디스플레이 패널을 구동하여 하나의 완전한 이미지의 스캐닝 디스플레이를 수행할 수 있고; 블랭킹 페이즈에서, 게이트 구동 회로는 블랭킹 출력 신호를 출력하고, 블랭킹 출력 신호는 디스플레이 패널 내의 한 행의 서브-픽셀 유닛들 내의 감지 트랜지스터들을 구동하여 그 행의 서브-픽셀 유닛들에 대해 외부 보상을 수행하기 위해 사용될 수 있다.

이하에서, 본 개시내용의 실시예들 및 그 예들이 첨부 도면들을 참조하여 상세히 설명될 것이다.

본 개시내용의 적어도 일 실시예는 시프트 레지스터 유닛(10)을 제공하고, 도 1에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 출력 회로(300), 및 결합 회로(400)를 포함한다. 블랭킹 입력 회로(100), 디스플레이 입력 회로(200), 및 출력 회로(300)는 제1 노드(Q)를 통해 서로 접속된다.

블랭킹 입력 회로(100)는 블랭킹 입력 신호를 제어 노드(H)에 입력하도록 구성되고, 하나의 프레임의 블랭킹 페이즈에서 블랭킹 신호를 제1 노드(Q)에 입력하도록 구성된다.

일부 실시예들에서, 블랭킹 입력 회로(100)는 블랭킹 입력 신호 단자(STU1) 및 제2 클록 신호 단자(CLKB)에 접속될 수 있어, 블랭킹 입력 신호 단자(STU1)에 의해 입력된 블랭킹 입력 신호는 제2 클록 신호 단자(CLKB)에 의해 입력된 제2 클록 신호의 제어 하에서 제어 노드(H)에 입력된다. 블랭킹 입력 회로(100)는 제3 클록 신호 단자(CLKC)에 추가로 접속될 수 있어, 제3 클록 신호 단자(CLKC)에 의해 입력되는 제3 클록 신호가 하나의 프레임의 블랭킹 페이즈에서 블랭킹 신호로서 제1 노드(Q)에 입력되고, 그에 의해 제1 노드(Q)의 레벨이 하이 레벨로 풀업될 수 있게 한다.

예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 블랭킹 입력 회로(100)는 블랭킹 입력 신호를 수신하고 블랭킹 입력 신호를 저장할 수 있으며; 다음 프레임의 블랭킹 페이즈에서, 블랭킹 입력 회로(100)는 블랭킹 입력 신호에 따라 블랭킹 신호를 제1 노드(Q)에 출력할 수 있고, 그에 의해 제1 노드(Q)의 레벨이 하이 레벨로 풀업될 수 있게 한다.

예를 들어, 복수의 시프트 레지스터 유닛들(10)이 캐스케이드되어 게이트 구동 회로를 형성하는 경우에, 제1 시프트 레지스터 유닛 이외에, 나머지 시프트 레지스터 유닛들 각각의 블랭킹 입력 신호 단자(STU1)는 이전 시프트 레지스터 유닛의 출력 단자(OUTPUT)에 전기적으로 접속될 수 있다. 예를 들어, 출력 단자(OUTPUT)가 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)를 포함하는 경우에, 블랭킹 입력 신호 단자(STU1)는 시프트 신호 출력 단자(CR)에 접속될 수 있다.

디스플레이 입력 회로(200)는 제1 클록 신호에 응답하여 하나의 프레임의 디스플레이 페이즈에서 디스플레이 신호를 제1 노드(Q)에 입력하도록 구성된다. 예를 들어, 일부 실시예들에서, 디스플레이 입력 회로(200)는 제1 클록 신호 단자(CLKA)에 접속되어 제1 클록 신호를 수신할 수 있고, 디스플레이 입력 회로(200)는 디스플레이 입력 신호 단자(STU2)에 추가로 접속되어 디스플레이 신호를 수신할 수 있다. 예를 들어, 하나의 프레임의 디스플레이 페이즈에서, 디스플레이 입력 회로(200)는 제1 클록 신호의 제어 하에서 디스플레이 신호를 제1 노드(Q)에 입력할 수 있고, 그에 의해 제1 노드(Q)의 레벨이 하이 레벨로 풀업될 수 있게 한다.

예를 들어, 복수의 시프트 레지스터 유닛들(10)이 캐스케이드되어 게이트 구동 회로를 형성하는 경우에, 제1 시프트 레지스터 유닛 이외에, 나머지 시프트 레지스터 유닛들 각각의 디스플레이 입력 신호 단자(STU2)는 이전 시프트 레지스터 유닛의 출력 단자(OUTPUT)에 전기적으로 접속될 수 있다. 예를 들어, 출력 단자(OUTPUT)가 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)를 포함하는 경우에, 디스플레이 입력 신호 단자(STU2)는 시프트 신호 출력 단자(CR)에 접속될 수 있다.

본 개시내용의 실시예들에서, 디스플레이 입력 회로(200)는, 대응하는 기능들이 구현될 수 있는 한, 다른 구성들을 더 사용할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다.

출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 복합 출력 신호를 출력 단자(OUTPUT)에 출력하도록 구성된다. 예를 들어, 일부 실시예들에서, 출력 회로(300)는 제4 클록 신호 단자(CLKD)에 접속되어 복합 출력 신호로서 제4 클록 신호를 수신할 수 있다. 예를 들어, 복합 출력 신호는 디스플레이 출력 신호 및 블랭킹 출력 신호를 포함할 수 있고, 하나의 프레임의 디스플레이 페이즈에서, 출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 디스플레이 출력 신호를 출력 단자(OUTPUT)에 출력한다. 예를 들어, 일부 실시예들에서, 출력 단자(OUTPUT)는 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)를 포함할 수 있고, 시프트 신호 출력 단자(CR)에 의해 출력되는 디스플레이 출력 신호는 인접한 시프트 레지스터 유닛들의 스캐닝 시프트를 위해 사용될 수 있고, 픽셀 신호 출력 단자(OUT)에 의해 출력되는 디스플레이 출력 신호는 디스플레이 패널 내의 서브-픽셀 유닛들을 구동하여 스캐닝 디스플레이를 수행하기 위해 사용될 수 있다. 하나의 프레임의 블랭킹 페이즈에서, 출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 블랭킹 출력 신호를 출력 단자(OUTPUT)에 출력하고, 블랭킹 출력 신호는 감지 트랜지스터를 구동하기 위해 사용될 수 있다.

결합 회로(400)는 제어 노드(H)에 전기적으로 접속되고, 예를 들어, 제어 노드(H)의 레벨을 결합에 의해 풀업하기 위해, 블랭킹 신호에 응답하여 제어 노드(H)의 레벨을 결합에 의해 제어하도록 구성된다. 예를 들어, 일부 실시예들에서, 결합 회로(400)는 제3 클록 신호 단자(CLKC)에 접속될 수 있고, 제3 클록 신호 단자(CLKC)에 의해 입력되는 제3 클록 신호는 블랭킹 신호로서 사용될 수 있다. 예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 블랭킹 입력 회로(100)는 제어 노드(H)를 충전하여 제어 노드(H)의 레벨이 하이 레벨로 풀업될 수 있게 하고; 그 후에, 다음 프레임의 블랭킹 페이즈에서, 결합 회로(400)는, 제어 노드(H)에서 누설 전류를 피하기 위해 블랭킹 신호에 응답하여 제어 노드(H)의 레벨을 결합에 의해 풀업할 수 있고, 그에 의해 프레임의 블랭킹 페이즈에서 제1 노드(Q)가 더 충분히 충전될 수 있게 하여, 비정상 출력을 피할 수 있게 한다.

본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)에서, 결합 회로(400)를 설정함으로써, 제어 노드(H)가 하이 레벨에 있는 경우에, 제어 노드(H)의 레벨은 결합에 의해 추가로 풀업될 수 있으므로, 하나의 프레임의 블랭킹 페이즈에서, 제1 노드(Q)는 더 충분히 충전되어 비정상 출력을 회피할 수 있다.

본 개시내용의 일부 실시예들에서, 도 2에 도시된 바와 같이, 블랭킹 입력 회로(100)는 충전 서브-회로(110), 저장 서브-회로(120), 및 격리 서브-회로(130)를 포함한다.

충전 서브-회로(110)는 제2 클록 신호에 응답하여 블랭킹 입력 신호를 제어 노드(H)에 입력하도록 구성된다. 예를 들어, 충전 서브-회로(110)는 블랭킹 입력 신호 단자(STU1)에 접속되어 블랭킹 입력 신호를 수신하고, 충전 서브-회로(110)는 제2 클록 신호 단자(CLKB)에 접속되어 제2 클록 신호를 수신한다. 예를 들어, 충전 서브-회로(110)는 블랭킹 입력 신호가 제어 노드(H)에 입력될 수 있도록 제2 클록 신호의 제어 하에서 턴온될 수 있다.

저장 서브-회로(120)는 충전 서브-회로(110)에 의해 입력되는 블랭킹 입력 신호를 저장하도록 구성된다. 예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 제어 노드(H)의 레벨은 입력되는 블랭킹 입력 신호에 의해 하이 레벨로 충전되고, 저장 서브-회로(120)는 블랭킹 입력 신호를 저장할 수 있어, 다음 프레임의 블랭킹 페이즈까지 제어 노드(H)의 하이 레벨이 유지될 수 있게 한다.

격리 서브-회로(130)는 제어 노드(H)의 레벨 및 제3 클록 신호의 제어 하에서 블랭킹 신호를 제1 노드(Q)에 입력하도록 구성된다. 예를 들어, 일부 실시예들에서, 격리 서브-회로(130)는 제3 클록 신호 단자(CLKC)에 접속되어 제3 클록 신호를 수신하고 동시에 추가로 제3 클록 신호를 블랭킹 신호로서 사용한다.

예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 격리 서브-회로(130)는 블랭킹 신호가 제1 노드(Q)에 입력될 수 있도록 제어 노드(H)의 레벨 및 제3 클록 신호의 제어 하에서 턴온된다. 다른 예로서, 일부 실시예들에서, 격리 서브-회로(130)는 제1 노드(Q)와 제어 노드(H) 사이의 상호작용을 방지하기 위해 제1 노드(Q)와 제어 노드(H) 사이에 배치된다. 예를 들어, 격리 서브-회로(130)는 블랭킹 신호가 출력될 필요가 없는 경우에 제1 노드(Q)와 제어 노드(H) 사이의 접속을 끊을 수 있다.

본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛들(10)에 따르면, 블랭킹 입력 회로(100) 및 디스플레이 입력 회로(200)를 통해 상이한 페이즈들에서 제1 노드(Q)의 레벨을 제어할 수 있으므로, 블랭킹 입력 회로(100) 및 디스플레이 입력 회로(200)는 복합 출력 신호의 출력을 구현하기 위해 동일한 출력 회로(300)를 공유할 수 있다.

일부 실시예들에서, 도 3에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 제어 회로(500)를 추가로 포함하고, 제어 회로(500)는 제1 노드(Q)의 레벨의 제어 하에서 제2 노드(QB)의 레벨을 제어하도록 구성된다. 예를 들어, 일부 실시예들에서, 제어 회로(500)는 제7 전압 단자(CLKM) 및 제4 전압 단자(VSS4)에 접속된다. 본 개시내용의 실시예들에서, 제4 전압 단자(VSS4)는, 예를 들어, DC 로우 레벨 신호(DC low-level signal)를 제공하도록 구성될 수 있고, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이라는 점에 유의해야 한다.

예를 들어, 제1 노드(Q)가 하이 레벨에 있는 경우, 제어 회로(500)는 제2 노드(QB)의 레벨을 제4 전압 단자(VSS4)를 통해 로우 레벨로 풀다운할 수 있다. 다른 예로서, 제1 노드(Q)가 로우 레벨에 있는 경우, 제어 회로(500)는 제7 전압 단자(CLKM)에 의해 입력되는 제7 전압(예를 들어, 하이 레벨 전압)을 사용하여 제2 노드(QB)를 충전하여 제2 노드(QB)의 레벨을 하이 레벨로 풀업할 수 있다.

일부 다른 실시예들에서, 제어 회로(500)는 제8 전압 단자(CLKN)에 추가로 접속되어 제8 전압(예를 들어, 하이 레벨 전압)을 수신할 수 있다. 예를 들어, 제7 전압 단자(CLKM)와 제8 전압 단자(CLKN)는 하이 레벨 전압을 교대로 입력하도록 구성될 수 있으며, 즉, 제7 전압 단자(CLKM)가 하이 레벨 전압을 입력하는 경우, 제8 전압 단자(CLKN)는 로우 레벨 전압을 입력하고, 제7 전압 단자(CLKM)가 로우 레벨 전압을 입력하는 경우, 제8 전압 단자(CLKN)는 하이 레벨 전압을 입력한다.

일부 실시예들에서, 도 3에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 잡음 감소 회로(600)를 추가로 포함하고, 잡음 감소 회로(600)는 제2 노드(QB)의 레벨의 제어 하에서 제1 노드(Q) 및 출력 단자(OUTPUT)에 대해 잡음 감소를 수행하도록 구성된다. 예를 들어, 출력 단자(OUTPUT)가 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)를 포함하는 경우에, 잡음 감소 회로(600)는 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)에 대해 동시에 잡음 감소를 수행할 수 있다.

예를 들어, 잡음 감소 회로(600)는 제3 전압 단자(VSS3), 제5 전압 단자(VSS5), 및 제6 전압 단자(VSS6)에 접속된다. 잡음 감소 회로(600)가 제2 노드(QB)의 레벨의 제어 하에서 턴온되는 경우, 제1 노드(Q)의 레벨, 시프트 신호 출력 단자(CR)에서의 레벨, 및 픽셀 신호 출력 단자(OUT)에서의 레벨은 제3 전압 단자(VSS3), 제5 전압 단자(VSS5), 및 제6 전압 단자(VSS6)를 통해 각각 풀다운될 수 있고, 그에 의해 잡음 감소를 구현할 수 있다. 본 개시내용의 실시예들에서, 제3 전압 단자(VSS3), 제5 전압 단자(VSS5), 및 제6 전압 단자(VSS6)는, 예를 들어, DC 로우 레벨 신호를 제공하도록 구성될 수 있고, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이라는 점에 유의해야 한다.

일부 실시예들에서, 도 3에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 디스플레이 리셋 회로(700)를 추가로 포함할 수 있고, 디스플레이 리셋 회로(700)는 디스플레이 리셋 신호에 응답하여 제1 노드(Q)를 리셋하도록 구성된다. 예를 들어, 일 예에서, 디스플레이 리셋 회로(700)는 디스플레이 리셋 신호 단자(STD)에 접속되어 디스플레이 리셋 신호를 수신할 수 있고, 동시에 제2 전압 단자(VSS2)에 접속되어 로우 레벨의 제2 전압을 수신할 수 있다. 예를 들어, 하나의 프레임의 디스플레이 페이즈에서, 디스플레이 리셋 회로(700)는 디스플레이 리셋 신호에 응답하여 턴온될 수 있어, 제1 노드(Q)는 제2 전압 단자(VSS2를 통해 리셋될 수 있다. 예를 들어, 복수의 시프트 레지스터 유닛들(10)이 캐스케이드되어 게이트 구동 회로를 형성하는 경우에, 마지막 시프트 레지스터 유닛 이외에, 나머지 시프트 레지스터 유닛들 각각의 디스플레이 리셋 신호 단자(STD)는 다음 시프트 레지스터 유닛의 출력 단자(OUTPUT)(예를 들어, 시프트 신호 출력 단자(CR))에 전기적으로 접속될 수 있다. 본 개시내용의 실시예들에서, 제2 전압 단자(VSS2)는, 예를 들어, DC 로우 레벨 신호(DC low-level signal)를 제공하도록 구성될 수 있고, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이라는 점에 유의해야 한다.

일부 실시예들에서, 도 3에 도시된 바와 같이, 시프트 레지스터 유닛(10)은 전체 리셋 회로(800)를 추가로 포함하고, 전체 리셋 회로(800)는 전체 리셋 신호에 응답하여 제어 노드(H)를 리셋하도록 구성된다. 예를 들어, 일 예에서, 전체 리셋 회로(800)는 전체 리셋 신호 단자(TRST)에 접속되어 전체 리셋 신호를 수신하고, 동시에 제1 전압 단자(VSS1)에 접속되어 로우 레벨의 제1 전압을 수신한다. 예를 들어, 복수의 시프트 레지스터 유닛들(10)이 캐스케이드되어 게이트 구동 회로를 형성하는 경우에, 하나의 프레임의 디스플레이 페이즈 이전에, 각각의 시프트 레지스터 유닛(10) 내의 전체 리셋 회로(800)는 전체 리셋 신호에 응답하여 턴온되고, 제어 노드(H)는 제1 전압 단자(VSS1)를 통해 리셋되고, 그에 의해 각각의 시프트 레지스터 유닛(10)의 전체 리셋을 구현한다. 본 개시내용의 실시예들에서, 제1 전압 단자(VSS1)는, 예를 들어, DC 로우 레벨 신호를 제공하도록 구성될 수 있고, 이는 다음의 실시예들에서 동일하고 다시 설명되지 않을 것이라는 점에 유의해야 한다.

본 개시내용의 실시예들에서, 예를 들어, 제1 전압 단자(VSS1)에 의해 입력되는 로우 레벨 신호, 제2 전압 단자(VSS2)에 의해 입력되는 로우 레벨 신호, 제3 전압 단자(VSS3)에 의해 입력되는 로우 레벨 신호, 제4 전압 단자(VSS4)에 의해 입력되는 로우 레벨 신호, 제5 전압 단자(VSS5)에 의해 입력되는 로우 레벨 신호, 및 제6 전압 단자(VSS6)에 의해 입력되는 로우 레벨 신호는 동일할 수 있고, 즉, 위의 6개의 전압 단자는 동일한 신호 라인에 접속되어 동일한 로우 레벨 신호를 수신할 수 있다는 점에 유의해야 한다. 다른 예로서, 위의 6개의 전압 단자 중 2개, 3개 또는 그 이상의 전압 단자는 동일한 신호 라인에 접속되어 동일한 로우 레벨 신호를 수신할 수 있고; 또 다른 예로서, 위의 6개의 전압 단자는 상이한 신호 라인들에 접속되어 각각 상이한 로우 레벨 신호들을 수신할 수 있다. 본 개시내용의 실시예들은 제1 전압 단자(VSS1), 제2 전압 단자(VSS2), 제3 전압 단자(VSS3), 제4 전압 단자(VSS4), 제5 전압 단자(VSS5), 및 제6 전압 단자(VSS6)가 배치되는 방식들을 제한하지 않는다.

도 3에 도시된 시프트 레지스터 유닛(10)은 제어 회로(500), 잡음 감소 회로(600), 디스플레이 리셋 회로(700), 및 전체 리셋 회로(800)를 도시하지만, 위의 예들은 본 개시내용의 보호 범위를 제한하지 않는다는 점이 본 기술분야의 통상의 기술자에 의해 이해되어야 한다. 실제 응용에서, 본 기술분야의 통상의 기술자는 상황에 따라 위의 회로들 중 하나 이상을 선택할 수 있고, 위의 다양한 회로들에 기초한 다양한 조합들은 본 개시내용의 원리로부터 벗어나지 않는다. 상세사항들은 여기서 다시 설명되지 않는다.

본 개시내용의 일부 실시예들에서, 도 3에 도시된 시프트 레지스터 유닛(10)은 도 4에 도시된 회로 구조로서 구현될 수 있다. 도 4에 도시된 바와 같이, 시프트 레지스터 유닛(10)은: 제2 내지 제15 트랜지스터들(M2-M15), 제1 커패시터(C1), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함한다. 출력 단자(OUTPUT)는 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)를 포함하고, 시프트 신호 출력 단자(CR)와 픽셀 신호 출력 단자(OUT) 둘 다는 복합 출력 신호를 출력할 수 있다. 도 4에 도시된 모든 트랜지스터들은 N-타입 트랜지스터를 예로 들어서 설명된다는 점에 유의해야 한다.

도 4에 도시된 바와 같이, 블랭킹 입력 회로(100)의 충전 서브-회로(110)는 제2 트랜지스터(M2)로서 구현될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제2 클록 신호 단자(CLKB)에 접속되어 제2 클록 신호를 수신하고, 제2 트랜지스터(M2)의 제1 전극은 블랭킹 입력 신호 단자(STU1)에 접속되어 블랭킹 입력 신호를 수신하고, 제2 트랜지스터(M2)의 제2 전극은 제어 노드(H)에 접속된다. 예를 들어, 제2 클록 신호가 하이 레벨 턴온 신호(high-level turn-on signal)인 경우, 제2 클록 신호의 제어 하에서 제2 트랜지스터(M2)가 턴온되어, 블랭킹 입력 신호가 제어 노드(H)에 입력되어 제어 노드(H)가 충전될 수 있게 할 수 있다.

도 4에 도시된 바와 같이, 블랭킹 입력 회로(100)의 저장 서브-회로(120)는 제2 커패시터(C2)로서 구현될 수 있다. 제2 커패시터(C2)의 제1 전극은 제어 노드(H)에 접속되고, 제2 커패시터(C2)의 제2 전극은 제1 전압 단자(VSS1)에 접속되어 제1 전압을 수신한다. 제어 노드(H)의 레벨은 제2 커패시터(C2)를 설정함으로써 유지될 수 있다. 예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 충전 서브-회로(110)는 제어 노드(H)를 충전하여 제어 노드(H)가 하이 레벨에 있을 수 있게 하고, 제2 커패시터(C2)는 다음 프레임에 대한 블랭킹 페이즈까지 제어 노드(H)의 하이 레벨을 유지할 수 있다. 본 개시내용의 실시예들에서, 제2 커패시터(C2)의 제2 전극은 제1 전압 단자(VSS1) 이외에 다른 전압 단자들에 접속될 수 있고, 예를 들어, 제2 커패시터(C2)의 제2 전극은 접지된다는 점에 유의해야 한다. 본 개시내용의 실시예들은 이에 제한되지 않는다.

도 4에 도시된 바와 같이, 블랭킹 입력 회로(100)의 격리 서브-회로(130)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)로서 구현될 수 있다. 제3 트랜지스터(M3)의 게이트 전극이 제어 노드(H)에 접속되고, 제3 트랜지스터(M3)의 제1 전극이 제3 클록 신호 단자(CLKC)에 접속되어 제3 클록 신호를 블랭킹 신호로서 수신하고, 제3 트랜지스터(M3)의 제2 전극이 제4 트랜지스터(M4)의 제1 전극에 접속되고, 제4 트랜지스터(M4)의 게이트 전극이 제3 클록 신호 단자(CLKC)에 접속되어 제3 클록 신호를 수신하고, 제4 트랜지스터(M4)의 제2 전극이 제1 노드(Q)에 접속된다. 예를 들어, 하나의 프레임의 블랭킹 페이즈에서, 제어 노드(H)의 제어 하에서 제3 트랜지스터(M3)가 턴온되고, 제3 클록 신호가 하이 레벨에 있는 경우에, 제3 클록 신호의 제어 하에서 제4 트랜지스터(M4)가 턴온되어, 제3 클록 신호가 블랭킹 신호로서 작용하여 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 통해 제1 노드(Q)를 충전한다.

도 4에 도시된 바와 같이, 디스플레이 입력 회로(200)는 제5 트랜지스터(M5)로서 구현될 수 있다. 제5 트랜지스터(M5)의 게이트 전극은 제1 클록 신호 단자(CLKA)에 접속되어 제1 클록 신호를 수신하고, 제5 트랜지스터(M5)의 제1 전극은 디스플레이 입력 신호 단자(STU2)에 접속되어 디스플레이 신호를 수신하고, 제5 트랜지스터(M5)의 제2 전극은 제1 노드(Q)에 접속된다. 예를 들어, 하나의 프레임의 디스플레이 페이즈에서, 제1 클록 신호의 제어 하에서 제5 트랜지스터(M5)가 턴온되고, 그에 의해 디스플레이 신호를 사용하여 제1 노드(Q)가 충전될 수 있게 한다.

도 4에 도시된 바와 같이, 출력 회로(300)는 제6 트랜지스터(M6), 제7 트랜지스터(M7), 및 제3 커패시터(C3)를 포함하도록 구현될 수 있다. 제6 트랜지스터(M6)의 게이트 전극은 제1 노드(Q)에 접속되고, 제6 트랜지스터(M6)의 제1 전극은 제4 클록 신호 단자(CLKD)에 접속되어 제4 클록 신호를 복합 출력 신호로서 수신하고, 제6 트랜지스터(M6)의 제2 전극은 시프트 신호 출력 단자(CR)에 접속된다. 제7 트랜지스터(M7)의 게이트 전극은 제1 노드(Q)에 접속되고, 제7 트랜지스터(M7)의 제1 전극은 제4 클록 신호 단자(CLKD)에 접속되어 제4 클록 신호를 복합 출력 신호로서 수신하고, 7개의 트랜지스터(M7)의 제2 전극은 픽셀 신호 출력 단자(OUT)에 접속되고; 제3 커패시터(C3)의 제1 전극은 제1 노드(Q)에 접속되고, 제3 커패시터(C3)의 제2 전극은 제6 트랜지스터(M6)의 제2 전극에 접속된다. 예를 들어, 제1 노드(Q)의 레벨이 하이 레벨인 경우, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 턴온되어, 제4 클록 신호가 복합 출력 신호로서 시프트 신호 출력 단자(CR) 및 픽셀 신호 출력 단자(OUT)에 출력될 수 있다.

도 4에 도시된 바와 같이, 제어 회로(500)는 제8 트랜지스터(M8), 제9 트랜지스터(M9), 및 제10 트랜지스터(M10)를 포함하도록 구현될 수 있다. 제8 트랜지스터(M8)의 게이트 전극 및 제8 트랜지스터(M8)의 제1 전극은 접속되고, 제7 전압 단자(CLKM)에 접속되어 제7 전압을 수신하도록 구성되고, 제8 트랜지스터(M8)의 제2 전극은 제2 노드(QB)에 접속되고; 제9 트랜지스터(M9)의 게이트 전극 및 제9 트랜지스터(M9)의 제1 전극은 접속되고, 제8 전압 단자(CLKN)에 접속되어 제8 전압을 수신하도록 구성되고, 제9 트랜지스터(M9)의 제2 전극은 제2 노드(QB)에 접속되고; 제10 트랜지스터(M10)의 게이트 전극은 제1 노드(Q)에 접속되고, 제10 트랜지스터(M10)의 제1 전극은 제2 노드(QB)에 접속되고, 제10 트랜지스터(M10)의 제2 전극은 제4 전압 단자(VSS4)에 접속되어 제4 전압을 수신한다.

예를 들어, 제7 전압 단자(CLKM)와 제8 전압 단자(CLKN)는 하이 레벨 전압을 교대로 입력하도록 구성될 수 있으며, 즉, 제7 전압 단자(CLKM)가 하이 레벨 전압을 입력하는 경우, 제8 전압 단자(CLKN)는 로우 레벨 전압을 입력하고, 제7 전압 단자(CLKM)가 로우 레벨 전압을 입력하는 경우, 제8 전압 단자(CLKN)는 하이 레벨 전압을 입력한다. 따라서, 제8 트랜지스터(M8) 및 제9 트랜지스터(M9) 중 하나만이 턴온 상태(turn-on state)에 있고, 이는 트랜지스터의 장기 턴온(long-term turn-on)에 의해 야기되는 성능 드리프트를 회피할 수 있다. 제8 트랜지스터(M8) 또는 제9 트랜지스터(M9)가 턴온되는 경우, 제7 전압 또는 제8 전압은 제2 노드(QB)를 충전할 수 있고, 그에 의해 제2 노드(QB)의 레벨을 하이 레벨로 풀업한다. 제1 노드(Q)의 레벨이 하이 레벨인 경우, 제10 트랜지스터(M10)는 턴온된다. 예를 들어, 트랜지스터의 설계에서, 제10 트랜지스터(M10) 및 제8 트랜지스터(M8)(또는 제9 트랜지스터(M9))는, 제10 트랜지스터(M10)와 제8 트랜지스터(M8)(또는 제9 트랜지스터(M9)) 둘 다가 턴온되는 경우에 제2 노드(QB)의 레벨이 로우 레벨로 풀다운될 수 있도록 (예를 들어, 크기 비, 임계 전압 등) 구성될 수 있고, 이것은 제11 트랜지스터(M11), 제12 트랜지스터(M12) 및 제13 트랜지스터(M13)가 턴오프 상태를 유지하게 할 수 있다.

도 4에 도시된 바와 같이, 잡음 감소 회로(600)는 제11 트랜지스터(M11), 제12 트랜지스터(M12), 및 제13 트랜지스터(M13)를 포함하도록 구현될 수 있다. 제11 트랜지스터(M11)의 게이트 전극은 제2 노드(QB)에 접속되고, 제11 트랜지스터(M11)의 제1 전극은 제1 노드(Q)에 접속되고, 제11 트랜지스터(M11)의 제2 전극은 제3 전압 단자(VSS3)에 접속되어 제3 전압을 수신하고; 제12 트랜지스터(M12)의 게이트 전극은 제2 노드(QB)에 접속되고, 제12 트랜지스터(M12)의 제1 전극은 시프트 신호 출력 단자(CR)에 접속되고, 제12 트랜지스터(M12)의 제2 전극은 제5 전압 단자(VSS5)에 접속되어 제5 전압을 수신하고; 제13 트랜지스터(M13)의 게이트 전극은 제2 노드(QB)에 접속되고, 제13 트랜지스터(M13)의 제1 전극은 픽셀 신호 출력 단자(OUT)에 접속되고, 제13 트랜지스터(M13)의 제2 전극은 제6 전압 단자(VSS6)에 접속되어 제6 전압을 수신한다.

예를 들어, 제2 노드(QB)의 레벨이 하이 레벨에 있는 경우에, 제11 트랜지스터(M11), 제12 트랜지스터(M12), 및 제13 트랜지스터(M13)는 턴온되어, 제1 노드(Q)의 레벨, 시프트 신호 출력 단자(CR)에서의 레벨, 및 픽셀 신호 출력 단자(OUT)에서의 레벨이 잡음을 감소시키기 위해 제3 전압, 제5 전압, 및 제6 전압에 의해 각각 풀다운될 수 있다.

도 4에 도시된 바와 같이, 디스플레이 리셋 회로(700)는 제14 트랜지스터(M14)로서 구현될 수 있다. 제14 트랜지스터(M14)의 게이트 전극은 디스플레이 리셋 신호 단자(STD)에 접속되어 디스플레이 리셋 신호를 수신하고, 제14 트랜지스터(M14)의 제1 전극은 제1 노드(Q)에 접속되고, 제14 트랜지스터(M14)의 제2 전극은 제2 전압 단자(VSS2)에 접속되어 제2 전압을 수신한다. 예를 들어, 디스플레이 리셋 신호가 하이 레벨에 있는 경우에, 제14 트랜지스터(M14)는 턴온되어, 제1 노드(Q)가 제2 전압 단자(VSS2)를 통해 리셋될 수 있다.

도 4에 도시된 바와 같이, 전체 리셋 회로(800)는 제15 트랜지스터(M15)로서 구현될 수 있다. 제15 트랜지스터(M15)의 게이트 전극은 전체 리셋 신호 단자(TRST)에 접속되어 전체 리셋 신호를 수신하고, 제15 트랜지스터(M15)의 제1 전극은 제어 노드(H)에 접속되고, 제15 트랜지스터(M15)의 제2 전극은 제1 전압 단자(VSS1)에 접속되어 제1 전압을 수신한다. 예를 들어, 전체 리셋 신호가 하이 레벨에 있는 경우에, 제15 트랜지스터(M15)는 턴온되어, 제어 노드(H)가 제1 전압 단자(VSS1)를 통해 리셋될 수 있다.

일부 실시예들에서, 도 4에 도시된 바와 같이, 결합 회로(400)는 제1 커패시터(C1)로서 구현될 수 있다. 제1 커패시터(C1)의 제1 전극은 제3 클록 신호 단자(CLKC)에 전기적으로 접속되어 제3 클록 신호를 수신하고, 제3 클록은 블랭킹 신호로서 사용되고, 제1 커패시터(C1)의 제2 전극은 제어 노드(H)에 접속된다. 예를 들어, 제어 노드(H)가 하이 레벨에 있는 경우에, 제3 트랜지스터(M3)는 턴온되고, 제3 클록 신호가 하이 레벨에 있는 경우에, 제4 트랜지스터(M4)는 턴온되어, 하이 레벨의 제3 클록 신호가 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 통해 블랭킹 신호로서 제1 노드(Q)에 입력되어 제1 노드(Q)를 충전한다. 동시에, 제3 클록 신호가 하이 레벨에 있는 경우에, 하이 레벨 신호는 제1 커패시터(C1)를 통해 제어 노드(H)의 레벨을 결합에 의해 추가로 풀업할 수 있어, 제3 트랜지스터(M3)가 더 충분히 턴온되고, 제1 노드(Q)가 블랭킹 신호에 의해 더 충분히 충전되어 비정상 출력을 회피한다.

일부 다른 실시예들에서, 도 5에 도시된 바와 같이, 제1 커패시터(C1)의 제1 전극은 제10 전압 단자(VDD)에 추가로 접속되어 제10 전압을 수신할 수 있고, 예를 들어, 제10 전압은 DC 하이 레벨 전압이다. 도 5에 도시된 시프트 레지스터 유닛의 동일한 컴포넌트들은 전술한 도 4에 도시된 시프트 레지스터 유닛의 컴포넌트들을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다는 점에 유의해야 한다.

또 다른 실시예들에서, 도 6에 도시된 바와 같이, 결합 회로(400)는 제1 트랜지스터(M1) 및 제1 커패시터(C1)를 포함하도록 구현될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제어 노드(H)에 접속되고, 제1 트랜지스터(M1)의 제1 전극은 제3 클록 신호 단자(CLKC)에 접속되어 제3 클록 신호를 수신하고, 제3 클록 신호는 블랭킹 신호로서 사용되고, 제1 트랜지스터(M1)의 제2 전극은 제1 커패시터(C1)의 제1 전극에 접속되고, 제1 커패시터(C1)의 제2 전극은 제어 노드(H)에 접속된다. 예를 들어, 제어 노드(H)가 하이 레벨에 있는 경우에, 제1 트랜지스터(M1)는 턴온되어, 제3 클록 신호 단자(CLKC)에 의해 제공되는 제3 클록 신호가 제1 커패시터(C1)의 제1 전극에 인가될 수 있다. 제3 클록 신호가 하이 레벨에 있는 경우에, 하이 레벨 신호는 제1 커패시터(C1)를 통해 제어 노드(H)의 레벨을 결합에 의해 추가로 풀업할 수 있어, 제3 트랜지스터(M3)가 더 충분히 턴온되고, 제1 노드(Q)가 블랭킹 신호에 의해 더 충분히 충전되어 비정상 출력을 회피한다.

도 6에 도시된 시프트 레지스터 유닛의 동일한 컴포넌트들은 전술한 도 4에 도시된 시프트 레지스터 유닛의 컴포넌트들을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다는 점에 유의해야 한다.

일부 다른 실시예들에 의해 제공되는 시프트 레지스터 유닛(10)에서는, 도 7에 도시된 바와 같이, 도 6에 도시된 시프트 레지스터 유닛(10)과 비교하여, 시프트 레지스터 유닛(10)은 제20 트랜지스터(M20)를 추가로 포함한다. 제20 트랜지스터(M20)의 게이트 전극은 전체 리셋 신호 단자(TRST)에 접속되어 전체 리셋 신호를 수신하고, 제20 트랜지스터(M20)의 제1 전극은 제1 노드(Q)에 접속되고, 제20 트랜지스터(M20)의 제2 전극은 제1 전압 단자(VSS1)에 접속되어 제1 전압을 수신한다. 예를 들어, 도 7에 도시된 복수의 시프트 레지스터 유닛들(10)이 캐스케이드되어 게이트 구동 회로를 형성하는 경우에, 하나의 프레임의 디스플레이 페이즈 이전에, 시프트 레지스터 유닛들(10) 각각 내의 제15 트랜지스터(M15) 및 제20 트랜지스터(M20)는 전체 리셋 신호에 응답하여 턴온되고, 제어 노드(H) 및 제1 노드(Q)는 제1 전압 단자(VSS1)를 통해 동시에 리셋되고, 그에 의해 각각의 시프트 레지스터 유닛(10)의 전체 리셋을 구현한다.

도 7에서, 제20 트랜지스터(M20)의 제2 전극은 제1 전압 단자(VSS1)에 접속되고, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 제20 트랜지스터(M20)의 제2 전극은 제2 전압 단자(VSS2), 제3 전압 단자(VSS3), 제4 전압 단자(VSS4), 제5 전압 단자(VSS5), 및 제6 전압 단자(VSS6) 중 어느 하나에 추가로 접속되어 DC 로우 레벨 신호를 수신할 수 있다.

도 4 및 도 6에 도시된 예들은 도 12, 도 13, 및 도 14에 도시된 신호 시뮬레이션 다이어그램들을 참조하여 아래에 더 설명된다. 도 12는 제1 커패시터(C1)를 포함하지 않는(즉, 결합 회로(400)를 포함하지 않는) 도 4에 도시된 시프트 레지스터 유닛(10)의 신호 시뮬레이션 다이어그램이고, 도 13은 도 4에 도시된 시프트 레지스터 유닛(10)(결합 회로(400)가 제1 커패시터(C1)를 포함하는 경우)의 신호 시뮬레이션 다이어그램이고, 도 14는 도 6에 도시된 시프트 레지스터 유닛(10)(결합 회로(400)가 제1 커패시터(C1) 및 제1 트랜지스터(M1)를 포함하는 경우)의 신호 시뮬레이션 다이어그램이다.

결합 회로(400)가 제공되는 경우에, 도 13 및 도 14로부터 알 수 있는 바와 같이, 제어 노드(H)가 하이 레벨에 있고 제3 클록 신호 단자(CLKC)에 의해 제공되는 제3 클록 신호가 하이 레벨에 있는 경우에, 제어 노드(H)의 레벨은 결합에 의해 추가로 풀업되어, 제1 노드(Q)가 더 충분히 충전되고(즉, 제1 노드(Q)의 레벨이 더 높음), 그에 의해 비정상 출력을 회피한다.

또한, 도 13에 도시된 바와 같이, 결합 회로(400)가 제1 커패시터(C1)만을 포함하고 제1 트랜지스터(M1)를 포함하지 않는 경우에, 제어 노드(H)의 레벨이 로우 레벨로 되고 제3 클록 신호 단자(CLKC)에 의해 제공되는 제3 클록 신호가 하이 레벨에 있으면, 하이 레벨 신호는 (도 13에서 점선 타원으로 표시된 바와 같이) 제1 커패시터(C1)를 통해 제어 노드(H)의 레벨을 결합에 의해 풀업하고, 그에 의해 제어 노드(H)에 잡음을 발생시킨다.

도 14에 도시된 바와 같이, 결합 회로(400)가 제1 커패시터(C1) 및 제1 트랜지스터(M1)를 포함하는 경우에, 제어 노드(H)가 로우 레벨로 되면, 제1 트랜지스터(M1)는 턴오프된다. 따라서, 그때에도 제3 클록 신호 단자(CLKC)에 의해 제공되는 제3 클록 신호는 하이 레벨에 있고, 하이 레벨 신호는 (도 6에 도시된 시프트 레지스터 유닛을 참조하여) 제1 커패시터(C1)를 통해 제어 노드(H)의 레벨을 결합에 의해 풀업할 수 없으며, 즉, 제어 노드(H)에 잡음이 발생하지 않는다.

도 8에 도시된 바와 같이, 본 개시내용의 일부 실시예들은 시프트 레지스터 유닛(10)을 추가로 제공한다. 도 8에 도시된 시프트 레지스터 유닛(10)을 도 6에 도시된 시프트 레지스터 유닛(10)과 비교하면, 출력 회로(300)는 제16 트랜지스터(M16)를 추가로 포함한다. 따라서, 잡음 감소 회로(600)는 제17 트랜지스터(M17)를 추가로 포함한다.

도 8에 도시된 바와 같이, 제16 트랜지스터(M16)의 게이트 전극은 제1 노드(Q)에 접속되고, 제16 트랜지스터(M16)의 제1 전극은 제5 클록 신호 단자(CLKE)에 접속되어 제5 클록 신호를 수신하고, 제16 트랜지스터(M16)의 제2 전극은 다른 픽셀 신호 출력 단자(OUT2)에 접속된다. 예를 들어, 제1 노드(Q)의 레벨이 하이 레벨인 경우, 제16 트랜지스터(M16)는 턴온되어, 제5 클록 신호가 픽셀 신호 출력 단자(OUT2)에 출력될 수 있게 한다. 예를 들어, 일부 실시예들에서, 제5 클록 신호 단자(CLKE)에 의해 입력되는 제5 클록 신호는 제4 클록 신호 단자(CLKD)에 의해 입력되는 제4 클록 신호와 동일하도록 구성될 수 있고; 또 다른 예로서, 일부 다른 실시예들에서, 제5 클록 신호는 제4 클록 신호와 상이할 수 있어, 픽셀 신호 출력 단자들(OUT 및 OUT2)이 각각 상이한 신호들을 출력하여 구동 능력을 개선할 수 있다.

도 8에 도시된 바와 같이, 제17 트랜지스터(M17)의 게이트 전극은 제2 노드(QB)에 접속되고, 제17 트랜지스터(M17)의 제1 전극은 픽셀 신호 출력 단자(OUT2)에 접속되고, 제17 트랜지스터(M17)의 제2 전극은 제6 전압 단자(VSS6)에 접속된다. 예를 들어, 제2 노드(QB)의 레벨이 하이 레벨인 경우, 제17 트랜지스터(M17)는 턴온되어, 픽셀 신호 출력 단자(OUT2)가 제6 전압 단자(VSS6)를 통해 잡음-감소될 수 있다. 제17 트랜지스터(M17)의 제2 전극은, 픽셀 신호 출력 단자(OUT2)의 잡음 감소가 구현될 수 있는 한, 다른 신호 단자들에 접속되도록 추가로 구성될 수 있으며, 이는 본 개시내용의 실시예들에 의해 제한되지 않는다는 점에 유의해야 한다.

시프트 레지스터 유닛이 2개 또는 3개의 출력 단자를 포함하는 예들만이 위에서 도시되지만, 본 기술분야의 통상의 기술자는, 본 개시내용의 설명에 따라, 더 많은 출력 단자들이 실제 조건들에 따라 설정될 수 있고, 위의 예들은 본 개시내용의 보호 범위에 대한 제한을 구성하지 않아야 한다는 것을 이해해야 한다.

전술한 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛들(10)에서, 제어 노드(H)의 레벨은 제2 커패시터(C2)를 통해 유지될 수 있고, 제1 노드(Q)의 레벨은 제3 커패시터(C3)를 통해 유지될 수 있다. 제2 커패시터(C2) 및/또는 제3 커패시터(C3)는, 예를 들어, 전용 커패시터 전극을 제조함으로써 제조 프로세스에 의해 제조된 커패시터 컴포넌트일 수 있다. 커패시터의 각각의 전극은 금속 층, 반도체 층(예를 들어, 도핑된 폴리실리콘) 등을 통해 구현될 수 있다. 대안적으로, 제2 커패시터(C2) 및/또는 제3 커패시터(C3)는 다양한 컴포넌트들 사이의 기생 커패시턴스에 의해 추가로 구현될 수 있다. 제2 커패시터(C2) 및/또는 제3 커패시터(C3)의 접속 방식은 전술한 방식으로 제한되지 않고, 제어 노드(H) 또는 제1 노드(Q)에 제공되는 레벨이 저장될 수 있는 한 다른 적절한 접속 방식들일 수 있다.

제1 노드(Q) 및/또는 제어 노드(H)가 하이 레벨로 유지되는 경우에, 일부 트랜지스터들(예를 들어, 제2 트랜지스터(M2), 제15 트랜지스터(M15), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제11 트랜지스터(M11), 및 제14 트랜지스터(M14))의 제1 전극들은 제1 노드(Q) 또는 제어 노드(H)에 접속되고, 그의 제2 전극들은 접속되어 로우 레벨 신호들을 수신한다. 이러한 트랜지스터들의 게이트 전극들에 턴오프 신호들이 입력되는 경우에도, 제1 전극과 제2 전극 사이에 전압 차이가 존재하기 때문에, 누설 전류가 발생할 수 있고, 그에 의해 시프트 레지스터 유닛(10) 내의 노드(Q) 및/또는 제어 노드(H)의 레벨을 유지하는 효과가 더 나빠지게 할 수 있다.

예를 들어, 도 6에 도시된 바와 같이, 제어 노드(H)를 예로 들면, 제2 트랜지스터(M2)의 제1 전극은 블랭킹 입력 신호 단자(STU1)에 접속되고, 제2 트랜지스터(M2)의 제2 전극은 제어 노드(H)에 접속된다. 제어 노드(H)가 하이 레벨에 있고 블랭킹 입력 신호 단자(STU1)에 의해 입력되는 신호가 로우 레벨에 있는 경우에, 제어 노드(H)는 제2 트랜지스터(M2)를 통해 전류를 누설할 수 있다.

위의 문제들에 응답하여, 도 9에 도시된 바와 같이, 본 개시내용의 일부 실시예들은 누설 방지를 위한 시프트 레지스터 유닛(10)을 제공한다. 도 9의 시프트 레지스터 유닛(10)과 도 6의 시프트 레지스터 유닛(10) 사이의 차이는 제2 누설 방지 트랜지스터(M2_b), 제4 누설 방지 트랜지스터(M4_b), 제5 누설 방지 트랜지스터(M5_b), 제11 누설 방지 트랜지스터(M11_b), 제14 누설 방지 트랜지스터(M14_b), 제15 누설 방지 트랜지스터(M15_b), 제18 트랜지스터(M18), 및 제19 트랜지스터(M19)가 추가되는 것이다. 이하에서는, 누설 방지의 작동 원리를 설명하기 위해 제2 누설 방지 트랜지스터(M2_b)를 예로 들 것이다.

제2 누설 방지 트랜지스터(M2_b)의 게이트 전극은 제2 클록 신호 단자(CLKB)에 접속되고, 제2 누설 방지 트랜지스터(M2_b)의 제1 전극은 제18 트랜지스터(M18)의 제2 전극에 접속되고, 제2 누설 방지 트랜지스터(M2_b)의 제2 전극은 제어 노드(H)에 접속된다. 제18 트랜지스터(M18)의 게이트 전극은 제어 노드(H)에 접속되고, 제18 트랜지스터(M18)의 제1 전극은 제9 전압 단자(VA)에 접속되어 하이 레벨의 제9 전압을 수신한다. 제어 노드(H)가 하이 레벨에 있는 경우에, 제어 노드(H)의 레벨의 제어 하에서 제18 트랜지스터(M18)가 턴온되어, 제9 전압 단자(VA)에 의해 입력되는 하이 레벨 신호가 제2 누설 방지 트랜지스터(M2_b)의 제1 전극에 입력될 수 있고, 제2 누설 방지 트랜지스터(M2_b)의 제1 전극과 제2 누설 방지 트랜지스터(M2_b)의 제2 전극 둘 다가 하이 레벨에 있게 하여, 제어 노드(H)에서의 전하가 제2 누설 방지 트랜지스터(M2_b)를 통해 누설되는 것을 방지할 수 있다. 그때, 제2 누설 방지 트랜지스터(M2_b)의 게이트 전극 및 제2 트랜지스터(M2)의 게이트 전극이 접속되기 때문에, 제2 트랜지스터(M2)와 제2 누설 방지 트랜지스터(M2_b)의 조합은 전술한 제2 트랜지스터(M2)와 동일한 효과를 구현할 수 있고 동시에 누설을 방지하는 효과를 가질 수 있다.

유사하게, 제15 누설 방지 트랜지스터(M15_b)와 제18 트랜지스터(M18)의 조합은 제어 노드(H)에서의 전하가 제15 누설 방지 트랜지스터(M15_b) 및 제15 트랜지스터(M15)를 통해 누설되는 것을 방지할 수 있다. 유사하게, 제4 누설 방지 트랜지스터(M4_b), 제5 누설 방지 트랜지스터(M5_b), 제11 누설 방지 트랜지스터(M11_b), 및 제14 누설 방지 트랜지스터(M14_b)는 각각 제19 트랜지스터(M19)와 조합하여 누설 방지 구조를 구현할 수 있고, 그에 의해 제1 노드(Q)에서의 전하가 누설되는 것을 방지할 수 있다. 제1 노드(Q)에서의 누설을 방지하는 작동 원리는 전술한 제어 노드(H)에서의 누설을 방지하는 작동 원리와 동일하고, 상세사항들은 여기서 다시 설명되지 않는다.

본 개시내용의 실시예들에서 사용되는 트랜지스터들 각각은 박막 트랜지스터, 전계 효과 트랜지스터 또는 동일한 특성들을 갖는 다른 스위칭 컴포넌트일 수 있다는 점에 유의해야 한다. 본 개시내용의 실시예들에서, 박막 트랜지스터는 설명을 위한 예로서 취해진다. 여기서 사용되는 트랜지스터의 소스 전극 및 드레인 전극은 구조적으로 대칭적일 수 있어, 소스 전극 및 드레인 전극이 구조적으로 구별불가능할 수 있다. 본 개시내용의 실시예들에서는, 게이트 전극을 제외한 트랜지스터의 2개의 전극을 구별하기 위해, 하나의 전극은 제1 전극으로서 직접적으로 설명되고, 다른 전극은 제2 전극으로서 설명된다. 또한, 트랜지스터들은 그 트랜지스터들의 특성들에 따라 N-타입 및 P-타입 트랜지스터들로 나누어질 수 있다. 트랜지스터가 P-타입 트랜지스터인 경우, 턴온 전압은 로우 레벨 전압(예를 들어, 0V, -5V, -10V, 또는 다른 적절한 전압)이고, 턴오프 전압은 하이 레벨 전압(예를 들어, 5V, 10V, 또는 다른 적절한 전압)이다. 트랜지스터가 N-타입 트랜지스터인 경우, 턴온 전압은 하이 레벨 전압(예를 들어, 5V, 10V 또는 다른 적절한 전압)이고, 턴오프 전압은 로우 레벨 전압(예를 들어, 0V, -5V, -10V 또는 다른 적절한 전압)이다.

또한, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛(10)에서 사용되는 트랜지스터들은 모두 N-타입 트랜지스터를 예로 들어서 설명된다는 점에 유의해야 한다. 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지는 않으며, 예를 들어, 시프트 레지스터 유닛(10) 내의 트랜지스터들 중 적어도 일부는 또한 P-타입 트랜지스터를 사용할 수 있다.

본 개시내용의 일부 실시예들은 게이트 구동 회로(20)를 제공한다. 도 10에 도시된 바와 같이, 게이트 구동 회로(20)는 복수의 캐스케이드형 시프트 레지스터 유닛들(10)을 포함하고, 시프트 레지스터 유닛들(10) 중 임의의 하나 이상은 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)의 구조 또는 그 변형을 사용할 수 있다. 게이트 구동 회로(20)의 처음 4개의 시프트 레지스터 유닛(A1, A2, A3, 및 A4)만이 도 10에 개략적으로 도시된다는 점에 유의해야 한다.

도 10에 도시된 바와 같이, 게이트 구동 회로(20)는 제1 서브-클록 신호 라인(CLK_1), 제2 서브-클록 신호 라인(CLK_2), 제3 서브-클록 신호 라인(CLK_3), 및 제4 서브-클록 신호 라인(CLK_4)을 추가로 포함한다. 시프트 레지스터 유닛이 제1 클록 신호 단자(CLKA) 및 제4 클록 신호 단자(CLKD)에 접속되는 경우, 제(2n-1) 시프트 레지스터 유닛은 제1 서브-클록 신호 라인(CLK_1)에 접속되어 제1 클록 신호를 수신하고, 예를 들어, 제1 클록 신호 단자(CLKA)를 통해 제1 서브-클록 신호 라인(CLK_1)에 접속되고; 제(2n-1) 시프트 레지스터 유닛은 제3 서브-클록 신호 라인(CLK_3)에 접속되어 제4 클록 신호를 수신하고, 예를 들어, 제4 클록 신호 단자(CLKD)를 통해 제3 서브-클록 신호 라인(CLK_3)에 접속된다. 제(2n) 시프트 레지스터 유닛은 제2 서브-클록 신호 라인(CLK_2)에 접속되어 제1 클록 신호를 수신하고, 예를 들어, 제1 클록 신호 단자(CLKA)를 통해 제2 서브-클록 신호 라인(CLK_2)에 접속되고; 제(2n) 시프트 레지스터 유닛은 제4 서브-클록 신호 라인(CLK_4)에 접속되어 제4 클록 신호를 수신하고, 예를 들어, 제4 클록 신호 단자(CLKD)를 통해 제4 서브-클록 신호 라인(CLK_4)에 접속되고; n은 0보다 큰 정수이다.

도 10에 도시된 바와 같이, 게이트 구동 회로(20)는 제5 서브-클록 신호 라인(CLK_5), 제6 서브-클록 신호 라인(CLK_6), 및 제7 서브-클록 신호 라인(CLK_7)을 추가로 포함한다. 시프트 레지스터 유닛이 제2 클록 신호 단자(CLKB), 제3 클록 신호 단자(CLKC), 및 전체 리셋 신호 단자(TRST)에 접속되는 경우, 제(2n-1) 시프트 레지스터 유닛은 제5 서브-클록 신호 라인(CLK_5)에 접속되어 제2 클록 신호를 수신하고, 예를 들어, 제2 클록 신호 단자(CLKB)를 통해 제5 서브-클록 신호 라인(CLK_5)에 접속되고; 제(2n-1) 시프트 레지스터 유닛은 제6 서브-클록 신호 라인(CLK_6)에 접속되어 제3 클록 신호를 수신하고, 예를 들어, 제3 클록 신호 단자(CLKC)를 통해 제6 서브-클록 신호 라인(CLK_6)에 접속된다. 제(2n) 시프트 레지스터 유닛은 제6 서브-클록 신호 라인(CLK_6)에 접속되어 제2 클록 신호를 수신하고, 예를 들어, 제2 클록 신호 단자(CLKB)를 통해 제6 서브-클록 신호 라인(CLK_6)에 접속되고; 제(2n) 시프트 레지스터 유닛은 제5 서브-클록 신호 라인(CLK_5)에 접속되어 제3 클록 신호를 수신하고, 예를 들어, 제2 클록 신호 단자(CLKB)를 통해 제5 서브-클록 신호 라인(CLK_5)에 접속된다. 각각의 시프트 레지스터 유닛은 제7 서브-클록 신호 라인(CLK_7)에 접속되어 전체 리셋 신호를 수신하고, 예를 들어, 전체 리셋 신호 단자(TRST)를 통해 제7 서브-클록 신호 라인(CLK_7)에 접속되고; n은 0보다 큰 정수이다.

도 10에 도시된 바와 같이, 제1 시프트 레지스터 유닛을 제외하고, 나머지 시프트 레지스터 유닛들 각각의 블랭킹 입력 신호 단자(STU1) 및 디스플레이 입력 신호 단자(STU2)는 이전 시프트 레지스터 유닛의 시프트 신호 출력 단자(CR)에 접속되고; 마지막 시프트 레지스터 유닛을 제외하고, 나머지 시프트 레지스터 유닛들 각각의 디스플레이 리셋 신호 단자(STD)는 다음 시프트 레지스터 유닛의 시프트 신호 출력 단자(CR)에 접속된다.

도 11은 동작 시의 도 10에 도시된 게이트 구동 회로(20)에 대응하는 신호들의 타이밍도이다. 도 11에서, H<1> 및 H<2>는 각각 게이트 구동 회로(20) 내의 제1 시프트 레지스터 유닛 및 제2 시프트 레지스터 유닛의 제어 노드들(H)을 나타내고, Q<1> 및 Q<2>는 각각 게이트 구동 회로(20) 내의 제1 시프트 레지스터 유닛 및 제2 시프트 레지스터 유닛의 제1 노드들(Q)을 나타낸다. OUT<1>(CR<1>) 및 OUT<2>(CR<2>)는 각각 게이트 구동 회로(20) 내의 제1 시프트 레지스터 유닛 및 제2 시프트 레지스터 유닛의 픽셀 신호 출력 단자들(OUT)(시프트 신호 출력 단자들(CR))을 나타낸다. 1F, 2F, 3F, 및 4F는 제1 프레임, 제2 프레임, 제3 프레임, 및 제4 프레임을 각각 나타낸다. DS는 하나의 프레임의 디스플레이 페이즈를 나타내고, BL은 하나의 프레임의 블랭킹 페이즈를 나타낸다. 도 11의 STU1 및 STU2는 각각 제1 시프트 레지스터 유닛의 블랭킹 입력 신호 단자 및 디스플레이 입력 신호 단자를 나타내고, STD는 마지막 시프트 레지스터 유닛의 디스플레이 리셋 신호 단자를 나타낸다는 점에 유의해야 한다.

또한, 도 11에 도시된 바와 같이, 제1 프레임(1F), 제2 프레임(2F), 제3 프레임(3F), 및 제4 프레임(4F)에서, 제7 전압 단자(CLKM)에는 로우 레벨 전압이 입력되고, 제8 전압 단자(CLKN)에는 하이 레벨 전압이 입력되지만, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다. 전술한 바와 같이, 제7 전압 단자(CLKM) 및 제8 전압 단자(CLKN)는 하이 레벨 전압을 교대로 입력하도록 구성될 수 있는데, 즉, 일부 프레임들에서, 제7 전압 단자(CLKM)에는 하이 레벨 전압이 입력될 수 있고 제8 전압 단자(CLKN)에는 로우 레벨 전압이 입력될 수 있다. 도 11에 도시된 신호 타이밍도에서의 신호 레벨들은 예시적일 뿐이며, 실제 레벨 값들을 나타내지는 않는다.

이하에서, 도 10에 도시된 게이트 구동 회로(20)의 작동 원리가 도 11의 신호 타이밍도를 참조하여 설명될 것이다. 예를 들어, 도 10에 도시된 게이트 구동 회로(20) 내의 시프트 레지스터 유닛은 도 6에 도시된 시프트 레지스터 유닛을 사용할 수 있다.

제1 프레임(1F)의 시작 전에, 제7 서브-클록 신호 라인(CLK_7)은 하이 레벨 신호를 제공한다. 각각의 시프트 레지스터 유닛의 전체 리셋 신호 단자(TRST)가 제7 서브-클록 신호 라인(CLK_7)에 접속되기 때문에, 각각의 시프트 레지스터 유닛 내의 제15 트랜지스터(M15)는 턴온되어, 각각의 시프트 레지스터 유닛 내의 제어 노드(H)가 리셋되어 전체 리셋을 구현할 수 있다.

제7 전압 단자(CLKM)에 하이 레벨 신호가 입력되기 때문에, 제8 트랜지스터(M8)는 턴온되어, 제2 노드(QB)의 레벨이 하이 레벨로 충전된다. 제2 노드(QB)의 하이 레벨은 제11 트랜지스터(M11)가 턴온되게 하고, 그에 의해 제1 노드(Q)의 레벨을 로우 레벨로 풀다운시킨다.

제1 프레임(1F)의 디스플레이 페이즈(DS)에서, 제1 시프트 레지스터 유닛의 동작은 다음과 같이 설명된다.

제1 페이즈(1)에서, 제1 시프트 레지스터 유닛의 디스플레이 입력 신호 단자(STU2)에 하이 레벨 신호가 입력되고, 동시에 제1 클록 신호 단자(CLKA)(제1 서브-클록 신호 라인(CLK_1)에 접속됨)에 하이 레벨 신호가 입력되기 때문에, 제5 트랜지스터(M5)는 턴온되어, 디스플레이 입력 신호 단자(STU2)에 의해 입력되는 하이 레벨 신호는 제5 트랜지스터(M5)를 통해 제1 노드(Q<1>)를 충전할 수 있고, 그에 의해 제1 노드(Q<1>)의 레벨이 하이 레벨로 풀업되게 하고 제3 커패시터(C3)에 의해 유지되게 한다. 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 제1 노드(Q<1>)의 제어 하에서 턴온되지만, 이 페이즈에서 제4 클록 신호 단자(CLKD)(제3 서브-클록 신호 라인(CLK3)에 접속됨)에 로우 레벨 신호가 입력되기 때문에, 시프트 신호 출력 단자(CR<1>)와 픽셀 신호 출력 단자(OUT<1>)는 둘 다 로우 레벨 신호들을 출력한다. 이 페이즈에서, 제1 노드(Q<1>)는 사전-충전(pre-charge)된다.

제2 페이즈(2)에서, 제4 클록 신호 단자(CLKD)에 하이 레벨 신호가 입력되고, 제1 노드(Q<1>)의 레벨은 부트스트랩(bootstrap) 효과 때문에 추가로 풀업되어, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 턴온된 채로 유지되므로, 시프트 신호 출력 단자(CR<1>)와 픽셀 신호 출력 단자(OUT<1>)는 둘 다 하이 레벨 신호들을 출력한다. 예를 들어, 시프트 신호 출력 단자(CR<1>)에 의해 출력되는 하이 레벨 신호는 인접한 시프트 레지스터 유닛들의 스캐닝 시프트를 위해 사용될 수 있고, 픽셀 신호 출력 단자(OUT<1>)에 의해 출력되는 하이 레벨 신호는 디스플레이 패널에서의 서브-픽셀 유닛을 구동하여 디스플레이를 수행하기 위해 사용될 수 있다.

제3 페이즈(3)에서, 제1 시프트 레지스터 유닛의 디스플레이 리셋 신호 단자(STD)가 제2 시프트 레지스터 유닛의 시프트 신호 출력 단자(CR<2>)에 접속되기 때문에, 제2 시프트 레지스터 유닛의 시프트 신호 출력 단자(CR<2>)는 이 페이즈에서 하이 레벨 신호를 출력한다. 따라서, 제1 시프트 레지스터 유닛의 디스플레이 리셋 신호 단자(STD)에 하이 레벨 신호가 입력되고, 제14 트랜지스터(M14)는 턴온되고, 제1 노드(Q<1>)의 레벨은 로우 레벨로 풀다운되고, 제1 노드(Q<1>)는 리셋된다. 제1 노드(Q<1>)가 로우 레벨에 있기 때문에, 제10 트랜지스터(M10)는 턴오프되고, 제8 전압 단자(CLKN)에 의해 입력되는 하이 레벨 신호는 제2 노드(QB)를 충전할 수 있다. 제2 노드(QB)의 레벨은 하이 레벨로 충전되므로, 제11 트랜지스터(M11)가 턴온되어 제1 노드(Q<1>)에 대한 잡음 감소를 더 수행한다. 동시에, 제12 트랜지스터(M12) 및 제13 트랜지스터(M13)는 턴온되고, 시프트 신호 출력 단자(CR<1>)에서의 레벨 및 픽셀 신호 출력 단자(OUT<1>)에서의 레벨은 로우 레벨로 풀다운되어 리셋된다.

제1 시프트 레지스터 유닛이 디스플레이 패널 내의 제1 행의 서브-픽셀들을 구동하여 디스플레이를 완료한 후에, 그에 따라, 제2 시프트 레지스터 유닛, 제3 시프트 레지스터 유닛 등은 디스플레이 패널 내의 서브-픽셀 유닛들을 점진적으로 구동하여 하나의 프레임의 디스플레이 구동을 완료한다. 여기서, 제1 프레임의 디스플레이 페이즈는 종료된다.

제1 프레임(1F)의 블랭킹 페이즈(BL)에서, 제1 시프트 레지스터 유닛의 동작은 다음과 같이 설명된다.

제4 페이즈(4)에서, 제1 시프트 레지스터 유닛의 블랭킹 입력 신호 단자(STU1)에 하이 레벨 신호가 입력되고, 동시에, 제2 클록 신호 단자(CLKB)(제5 서브-클록 신호 라인(CLK_5)에 접속됨)에 하이 레벨 신호가 입력되기 때문에, 제2 트랜지스터(M2)는 턴온된다. 따라서, 블랭킹 입력 신호 단자(STU1)에 의해 입력되는 하이 레벨 신호는 제2 트랜지스터(M2)를 통해 제어 노드(H<1>)를 충전할 수 있으므로, 제어 노드(H<1>)의 레벨이 하이 레벨로 풀업되고 그 레벨이 제2 커패시터(C2)에 의해 유지된다. 이 페이즈에서 제8 전압 단자(CLKN)에 하이 레벨 신호가 입력되기 때문에, 제2 노드(QB)의 레벨은 하이 레벨 신호에 의해 하이 레벨로 충전되고, 제11 트랜지스터(M11)는 턴온되므로, 제1 노드(Q<1>)의 레벨이 로우 레벨로 풀다운된다. 또한, 이 페이즈에서, 제3 클록 신호 단자(CLKC)(제6 서브-클록 신호 라인(CLK_6)에 접속됨)에 로우 레벨 신호가 입력되므로, 제4 트랜지스터(M4)는 턴오프된 채로 유지되고 제4 트랜지스터(M4)는 제1 노드(Q<1>)에 대한 제어 노드(H<1>)의 영향을 격리시키고, 그에 의해 제1 노드(Q<1>)가 로우 레벨에 있게 한다. 이 페이즈에서, 제어 노드(H)는 사전-충전된다.

제2 프레임(2F)의 디스플레이 페이즈(DS)에서, 게이트 구동 회로(20)는 제1 프레임(1F)의 디스플레이 페이즈(DS)에서와 동일한 동작을 반복하고, 상세사항들은 여기서 다시 설명되지 않는다.

제2 프레임(2F)의 블랭킹 페이즈(BL)에서, 게이트 구동 회로(20)의 동작이 다음과 같이 설명된다.

제5 페이즈(5)에서, 제1 시프트 레지스터 유닛에 대해, 제어 노드(H<1>)는 제2 커패시터(C2)의 저장 기능 때문에 하이 레벨에 있고, 제3 트랜지스터(M3)는 턴온된다. 제3 클록 신호 단자(CLKC)(제6 서브-클록 신호 라인(CLK_6)에 접속됨)에 하이 레벨 신호가 입력되어 제4 트랜지스터(M4)가 턴온될 수 있게 하므로, 제3 클록 신호 단자(CLKC)에 의해 입력되는 하이 레벨 신호가 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 통해 제1 노드(Q<1>)를 충전하여 제1 노드(Q<1>)의 레벨을 하이 레벨로 풀업할 수 있다. 동시에, 제어 노드(H<1>)가 하이 레벨에 있기 때문에, 제1 트랜지스터(M1)는 턴온되고, 제3 클록 신호 단자(CLKC)에 의해 입력되는 하이 레벨 신호는 제1 커패시터(C1)를 통해 제어 노드(H<1>)의 레벨을 결합에 의해 풀업할 수 있으므로, 제어 노드(H<1>)의 레벨이 추가로 풀업된다. 제3 트랜지스터(M3)는 제어 노드(H<1>)의 레벨을 결합에 의해 풀업함으로써 더 충분히 턴온될 수 있으므로, 제3 클록 신호 단자(CLKC)에 의해 입력되는 하이 레벨 신호는 제1 노드(Q)를 더 충분히 충전할 수 있다.

제1 노드(Q)가 하이 레벨에 있기 때문에, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 턴온되고, 제4 클록 신호 단자(CLKD)(제3 서브-클록 신호 라인(CLK_3)에 접속됨)에 의해 입력되는 하이 레벨 신호는 시프트 신호 출력 단자(CR<1>) 및 픽셀 신호 출력 단자(OUT<1>)에 출력될 수 있다. 예를 들어, 시프트 신호 출력 단자(CR<1>)에 의해 출력되는 신호는 인접한 시프트 레지스터 유닛들의 스캐닝 시프트를 위해 사용될 수 있고, 픽셀 신호 출력 단자(OUT)에 의해 출력되는 신호는 디스플레이 패널에서의 서브-픽셀 유닛의 감지 트랜지스터를 구동하여 외부 보상을 구현하기 위해 사용될 수 있다.

동시에, 제5 페이즈(5)에서, 제2 시프트 레지스터 유닛의 제2 클록 신호 단자(CLKB)가 제6 서브-클록 신호 라인(CLK6)에 접속되기 때문에, 제2 시프트 레지스터 유닛의 블랭킹 입력 신호 단자(STU1)는 제1 시프트 레지스터 유닛의 시프트 신호 출력 단자(CR<1>)에 접속되고, 제2 시프트 레지스터 유닛의 제2 트랜지스터(M2)는 턴온되므로, 제2 시프트 레지스터 유닛 내의 제어 노드(H<2>)의 레벨이 하이 레벨로 풀업되고 하이 레벨에서 유지된다.

제6 페이즈(6)에서, 제1 시프트 레지스터 유닛에 대해, 제4 클록 신호 단자(CLKD)(제3 서브-클록 신호 라인(CLK_3)에 접속됨)에 의해 입력되는 신호가 하이 레벨 신호로부터 로우 레벨 신호로 변화하기 때문에, 시프트 신호 출력 단자(CR<1>)에 의해 출력되는 신호는 하이 레벨 신호로부터 로우 레벨 신호로 변화하고, 제1 노드(Q<1>)의 레벨은 제3 커패시터(C3)의 결합 액션을 통해 풀다운된다. 제1 노드(Q<1>)의 레벨이 로우 레벨로 변화하는 경우에, 제8 전압 단자(CLKN)에 의해 입력되는 하이 레벨 신호는 제2 노드(QB)의 레벨을 하이 레벨로 충전하고, 제2 노드(QB)의 하이 레벨은 제11 트랜지스터(M11)가 턴온되게 하므로, 제1 노드(Q<1>)의 레벨이 추가로 풀다운되어 제1 노드(Q<1>)의 리셋을 완료한다.

제3 프레임(3F)의 디스플레이 페이즈(DS)에서, 게이트 구동 회로(20)는 제1 프레임(1F)의 디스플레이 페이즈(DS)에서와 동일한 동작을 반복하고, 상세사항들은 여기서 다시 설명되지 않는다.

제3 프레임(3F)의 블랭킹 페이즈(BL)에서, 게이트 구동 회로(20)의 동작이 다음과 같이 설명된다.

제7 페이즈(7)에서, 제1 시프트 레지스터 유닛에 대해, 제2 클록 신호 단자(CLKB)(제5 서브-클록 신호 라인(CLK_5)에 접속됨)에 하이 레벨 신호가 입력되고, 제2 트랜지스터(M2)는 턴온된다. 그러나, 이 페이즈에서, 블랭킹 입력 신호 단자(STU1)가 로우 레벨에 있기 때문에, 제어 노드(H)는 제2 트랜지스터(M2)를 통해 방전될 수 있어, 제어 노드(H)의 레벨이 로우 레벨로 풀다운되어 리셋을 완료한다.

제7 페이즈(7)에서의 제2 시프트 레지스터 유닛의 동작은 제5 페이즈(5)에서의 제1 시프트 레지스터 유닛의 대응하는 동작을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다.

여기서, 제3 프레임(3F)의 구동 타이밍은 종료된다. 제4 프레임, 제5 프레임 등에서와 같은 후속 페이즈들에서의 게이트 구동 회로의 구동 방법은 위의 설명을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다.

전술한 바와 같이, 결합 회로(400)를 설정함으로써, 제어 노드(H)가 하이 레벨에 있는 경우에, 제어 노드(H)의 레벨은 결합에 의해 추가로 풀업될 수 있으므로, 제1 노드(Q)가 하나의 프레임의 블랭킹 페이즈에서 더 충분히 충전되어 비정상 출력을 회피할 수 있다.

본 개시내용의 실시예들은 디스플레이 디바이스(1)를 추가로 제공하고, 도 15에 도시된 바와 같이, 디스플레이 디바이스(1)는 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로(20)를 포함한다. 디스플레이 디바이스(1)는 디스플레이 패널(40)을 추가로 포함하고, 디스플레이 패널(40)은 복수의 서브-픽셀 유닛들(410)을 포함하는 어레이를 포함한다. 예를 들어, 디스플레이 디바이스(1)는 데이터 구동 회로(30)를 추가로 포함한다. 데이터 구동 회로(30)는 데이터 신호들을 픽셀 어레이에 제공하도록 구성되고; 게이트 구동 회로(20)는 구동 신호들을 픽셀 어레이에 제공하도록 구성되고, 예를 들어, 구동 신호는 서브-픽셀 유닛(410)의 스캐닝 트랜지스터 및 감지 트랜지스터를 구동할 수 있다. 데이터 구동 회로(30)는 데이터 라인(DL)을 통해 서브-픽셀 유닛(410)에 전기적으로 접속되고, 게이트 구동 회로(20)는 게이트 라인(GL)을 통해 서브-픽셀 유닛(410)에 전기적으로 접속된다.

본 실시예들에서의 디스플레이 디바이스(1)는 액정 패널, 액정 텔레비전, 디스플레이 스크린, OLED 패널, OLED 텔레비전, 전자 종이 디스플레이 디바이스, 모바일 폰, 태블릿 컴퓨터, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터, 또는 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다는 점에 유의해야 한다.

본 개시내용의 실시예들에 의해 제공되는 디스플레이 디바이스(1)의 기술적 효과들은 위의 실시예들에서의 게이트 구동 회로(20)의 대응하는 설명을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다.

본 개시내용의 실시예들은 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)을 구동하기 위해 사용될 수 있는 구동 방법을 추가로 제공하고, 이 구동 방법은: 하나의 프레임의 블랭킹 페이즈에서, 결합 회로(400)가 블랭킹 신호에 응답하여 제어 노드(H)의 레벨을 결합에 의해 제어(예를 들어, 풀업)하게 하고, 블랭킹 입력 회로(100)가 블랭킹 신호를 제1 노드(Q)에 입력하게 하고, 출력 회로(300)가 제1 노드(Q)의 레벨의 제어 하에서 복합 출력 신호를 출력하게 하는 단계를 포함한다.

본 개시내용의 실시예들은 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛(10)을 구동하기 위해 사용될 수 있는 구동 방법을 추가로 제공하고, 이 구동 방법은 다음의 단계들을 포함한다.

제1 프레임의 디스플레이 페이즈에서, 디스플레이 입력 회로(200)는 제1 클록 신호에 응답하여 디스플레이 신호를 제1 노드(Q)에 입력하고, 출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 제1 출력 신호를 출력한다.

제1 프레임의 블랭킹 페이즈에서, 블랭킹 입력 회로(100)는 블랭킹 입력 신호를 제어 노드(H)에 입력한다.

제2 프레임의 블랭킹 페이즈에서, 결합 회로(400)는 블랭킹 신호에 응답하여 제어 노드(H)의 레벨을 결합에 의해 제어(예를 들어, 풀업)하고, 블랭킹 입력 회로(100)는 블랭킹 신호를 제1 노드(Q)에 입력하고, 출력 회로(300)는 제1 노드(Q)의 레벨의 제어 하에서 제2 출력 신호를 출력한다. 복합 출력 신호는 제1 출력 신호 및 제2 출력 신호를 포함한다.

본 개시내용의 실시예들에 의해 제공되는 구동 방법의 상세한 설명 및 기술적 효과들은 본 개시내용의 실시예들에서의 시프트 레지스터 유닛(10) 및 게이트 구동 회로(20)의 작동 원리의 설명을 참조할 수 있고, 상세사항들은 여기서 다시 설명되지 않는다는 점에 유의해야 한다.

위에서 설명한 것은 본 개시내용의 구체적인 구현들일 뿐이고, 본 개시내용의 보호 범위가 이에 제한되지 않으며, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초하여야 한다.

Claims

시프트 레지스터 유닛으로서,
블랭킹 입력 회로(blanking input circuit), 디스플레이 입력 회로, 출력 회로, 및 결합 회로(coupling circuit)를 포함하고,
상기 블랭킹 입력 회로는 블랭킹 입력 신호를 제어 노드에 입력하도록 구성되고, 하나의 프레임의 블랭킹 페이즈(blanking phase)에서 블랭킹 신호를 제1 노드에 입력하도록 구성되고;
상기 디스플레이 입력 회로는 제1 클록 신호에 응답하여 하나의 프레임의 디스플레이 페이즈(display phase)에서 디스플레이 신호를 상기 제1 노드에 입력하도록 구성되고;
상기 출력 회로는 상기 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고;
상기 결합 회로는 상기 제어 노드에 전기적으로 접속되고, 상기 블랭킹 신호에 응답하여 상기 제어 노드의 레벨을 결합(coupling)에 의해 제어하도록 구성되고;
상기 결합 회로는 제1 커패시터 및 제1 트랜지스터를 포함하고;
상기 제1 트랜지스터의 게이트 전극은 상기 제어 노드에 접속되고, 상기 제1 트랜지스터의 제1 전극은 제3 클록 신호 단자에 접속되어 제3 클록 신호를 수신하고, 상기 제3 클록 신호는 상기 블랭킹 신호로서 사용되고, 상기 제1 트랜지스터의 제2 전극은 상기 제1 커패시터의 제1 전극에 접속되고, 상기 제1 커패시터의 제2 전극은 상기 제어 노드에 접속되는, 시프트 레지스터 유닛.
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시프트 레지스터 유닛으로서,
블랭킹 입력 회로, 디스플레이 입력 회로, 출력 회로, 및 결합 회로를 포함하고,
상기 블랭킹 입력 회로는 블랭킹 입력 신호를 제어 노드에 입력하도록 구성되고, 하나의 프레임의 블랭킹 페이즈에서 블랭킹 신호를 제1 노드에 입력하도록 구성되고;
상기 디스플레이 입력 회로는 제1 클록 신호에 응답하여 하나의 프레임의 디스플레이 페이즈에서 디스플레이 신호를 상기 제1 노드에 입력하도록 구성되고;
상기 출력 회로는 상기 제1 노드의 레벨의 제어 하에서 복합 출력 신호를 출력 단자에 출력하도록 구성되고;
상기 결합 회로는 상기 제어 노드에 전기적으로 접속되고, 상기 블랭킹 신호에 응답하여 상기 제어 노드의 레벨을 결합에 의해 제어하도록 구성되고,
상기 블랭킹 입력 회로는:
제2 클록 신호에 응답하여 상기 블랭킹 입력 신호를 상기 제어 노드에 입력하도록 구성되는 충전 서브-회로;
상기 충전 서브-회로에 의해 입력된 상기 블랭킹 입력 신호를 저장하도록 구성되는 저장 서브-회로; 및
상기 제어 노드의 레벨 및 제3 클록 신호의 제어 하에서 상기 블랭킹 신호를 상기 제1 노드에 입력하도록 구성되는 격리 서브-회로를 포함하는, 시프트 레지스터 유닛.
제4항에 있어서,
상기 충전 서브-회로는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 게이트 전극은 제2 클록 신호 단자에 접속되어 상기 제2 클록 신호를 수신하고, 상기 제2 트랜지스터의 제1 전극은 블랭킹 입력 신호 단자에 접속되어 상기 블랭킹 입력 신호를 수신하고, 상기 제2 트랜지스터의 제2 전극은 상기 제어 노드에 접속되고;
상기 저장 서브-회로는 제2 커패시터를 포함하고, 상기 제2 커패시터의 제1 전극은 상기 제어 노드에 접속되고, 상기 제2 커패시터의 제2 전극은 제1 전압 단자에 접속되어 제1 전압을 수신하고;
상기 격리 서브-회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트 전극은 상기 제어 노드에 접속되고, 상기 제3 트랜지스터의 제1 전극은 제3 클록 신호 단자에 접속되어 상기 제3 클록 신호를 수신하고, 상기 제3 클록 신호는 상기 블랭킹 신호로서 사용되고, 상기 제3 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 제1 전극에 접속되고, 상기 제4 트랜지스터의 게이트 전극은 상기 제3 클록 신호 단자에 접속되어 상기 제3 클록 신호를 수신하고, 상기 제4 트랜지스터의 제2 전극은 상기 제1 노드에 접속되는, 시프트 레지스터 유닛.
제1항, 제4항 및 제5항 중 어느 한 항에 있어서, 상기 디스플레이 입력 회로는 제5 트랜지스터를 포함하고;
상기 제5 트랜지스터의 게이트 전극은 제1 클록 신호 단자에 접속되어 상기 제1 클록 신호를 수신하고, 상기 제5 트랜지스터의 제1 전극은 디스플레이 입력 신호 단자에 접속되어 상기 디스플레이 신호를 수신하고, 상기 제5 트랜지스터의 제2 전극은 상기 제1 노드에 접속되는, 시프트 레지스터 유닛.
제1항, 제4항 및 제5항 중 어느 한 항에 있어서,
상기 출력 단자는 시프트 신호 출력 단자 및 픽셀 신호 출력 단자를 포함하고, 상기 시프트 신호 출력 단자 및 상기 픽셀 신호 출력 단자는 상기 복합 출력 신호를 출력하고, 상기 출력 회로는 제6 트랜지스터, 제7 트랜지스터, 및 제3 커패시터를 포함하고;
상기 제6 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 상기 제6 트랜지스터의 제1 전극은 제4 클록 신호 단자에 접속되어 제4 클록 신호를 수신하고, 상기 제4 클록 신호는 상기 복합 출력 신호로서 사용되고, 상기 제6 트랜지스터의 제2 전극은 상기 시프트 신호 출력 단자에 접속되고;
상기 제7 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 상기 제7 트랜지스터의 제1 전극은 상기 제4 클록 신호 단자에 접속되어 상기 제4 클록 신호를 수신하고, 상기 제4 클록 신호는 상기 복합 출력 신호로서 사용되고, 상기 제7 트랜지스터의 제2 전극은 상기 픽셀 신호 출력 단자에 접속되고;
상기 제3 커패시터의 제1 전극은 상기 제1 노드에 접속되고, 상기 제3 커패시터의 제2 전극은 상기 제6 트랜지스터의 제2 전극에 접속되는, 시프트 레지스터 유닛.
제7항에 있어서, 잡음 감소 회로 및 제어 회로를 추가로 포함하고,
상기 제어 회로는 상기 제1 노드의 레벨의 제어 하에서 제2 노드의 레벨을 제어하도록 구성되고;
상기 잡음 감소 회로는 상기 제2 노드의 레벨의 제어 하에서 상기 제1 노드, 상기 시프트 신호 출력 단자, 및 상기 픽셀 신호 출력 단자에 대해 잡음 감소를 수행하도록 구성되는, 시프트 레지스터 유닛.
제8항에 있어서, 상기 제어 회로는 제8 트랜지스터, 제9 트랜지스터, 및 제10 트랜지스터를 포함하고;
상기 제8 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 제1 전극은 접속되고, 제7 전압 단자에 접속되어 제7 전압을 수신하도록 구성되고, 상기 제8 트랜지스터의 제2 전극은 상기 제2 노드에 접속되고;
상기 제9 트랜지스터의 게이트 전극 및 상기 제9 트랜지스터의 제1 전극은 접속되고, 제8 전압 단자에 접속되어 제8 전압을 수신하도록 구성되고, 상기 제9 트랜지스터의 제2 전극은 상기 제2 노드에 접속되고;
상기 제10 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 상기 제10 트랜지스터의 제1 전극은 상기 제2 노드에 접속되고, 상기 제10 트랜지스터의 제2 전극은 제4 전압 단자에 접속되어 제4 전압을 수신하는, 시프트 레지스터 유닛.
제8항에 있어서, 상기 잡음 감소 회로는 제11 트랜지스터, 제12 트랜지스터, 및 제13 트랜지스터를 포함하고;
상기 제11 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되고, 상기 제11 트랜지스터의 제1 전극은 상기 제1 노드에 접속되고, 상기 제11 트랜지스터의 제2 전극은 제3 전압 단자에 접속되어 제3 전압을 수신하고;
상기 제12 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되고, 상기 제12 트랜지스터의 제1 전극은 상기 시프트 신호 출력 단자에 접속되고, 상기 제12 트랜지스터의 제2 전극은 제5 전압 단자에 접속되어 제5 전압을 수신하고;
상기 제13 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되고, 상기 제13 트랜지스터의 제1 전극은 상기 픽셀 신호 출력 단자에 접속되고, 상기 제13 트랜지스터의 제2 전극은 제6 전압 단자에 접속되어 제6 전압을 수신하는, 시프트 레지스터 유닛.
제1항, 제4항 및 제5항 중 어느 한 항에 있어서, 디스플레이 리셋 회로를 추가로 포함하고,
상기 디스플레이 리셋 회로는 디스플레이 리셋 신호에 응답하여 상기 제1 노드를 리셋하도록 구성되는, 시프트 레지스터 유닛.
제11항에 있어서, 상기 디스플레이 리셋 회로는 제14 트랜지스터를 포함하고;
상기 제14 트랜지스터의 게이트 전극은 디스플레이 리셋 신호 단자에 접속되어 상기 디스플레이 리셋 신호를 수신하고, 상기 제14 트랜지스터의 제1 전극은 상기 제1 노드에 접속되고, 상기 제14 트랜지스터의 제2 전극은 제2 전압 단자에 접속되어 제2 전압을 수신하는, 시프트 레지스터 유닛.
제1항 또는 제4항에 있어서, 전체 리셋 회로(total reset circuit)를 추가로 포함하고,
상기 전체 리셋 회로는 전체 리셋 신호에 응답하여 상기 제어 노드를 리셋하도록 구성되는, 시프트 레지스터 유닛.
제13항에 있어서, 상기 전체 리셋 회로는 제15 트랜지스터를 포함하고;
상기 제15 트랜지스터의 게이트 전극은 전체 리셋 신호 단자에 접속되어 상기 전체 리셋 신호를 수신하고, 상기 제15 트랜지스터의 제1 전극은 상기 제어 노드에 접속되고, 상기 제15 트랜지스터의 제2 전극은 제1 전압 단자에 접속되어 제1 전압을 수신하는, 시프트 레지스터 유닛.
제1항, 제4항 및 제5항 중 어느 한 항에 따른 복수의 캐스케이드형 시프트 레지스터 유닛들(cascaded shift register units)을 포함하는, 게이트 구동 회로.
제15항에 있어서, 제1 서브-클록 신호 라인, 제2 서브-클록 신호 라인, 제3 서브-클록 신호 라인, 및 제4 서브-클록 신호 라인을 추가로 포함하고,
제(2n-1) 시프트 레지스터 유닛은 상기 제1 서브-클록 신호 라인에 접속되어 제1 클록 신호를 수신하고, 상기 제(2n-1) 시프트 레지스터 유닛은 상기 제3 서브-클록 신호 라인에 접속되어 제4 클록 신호를 수신하고;
제(2n) 시프트 레지스터 유닛은 상기 제2 서브-클록 신호 라인에 접속되어 제1 클록 신호를 수신하고, 상기 제(2n) 시프트 레지스터 유닛은 상기 제4 서브-클록 신호 라인에 접속되어 제4 클록 신호를 수신하고;
n은 0보다 큰 정수인, 게이트 구동 회로.
제16항에 있어서, 제5 서브-클록 신호 라인, 제6 서브-클록 신호 라인, 및 제7 서브-클록 신호 라인을 추가로 포함하고,
상기 제(2n-1) 시프트 레지스터 유닛은 상기 제5 서브-클록 신호 라인에 접속되어 제2 클록 신호를 수신하고, 상기 제(2n-1) 시프트 레지스터 유닛은 상기 제6 서브-클록 신호 라인에 접속되어 제3 클록 신호를 수신하고;
상기 제(2n) 시프트 레지스터 유닛은 상기 제6 서브-클록 신호 라인에 접속되어 제2 클록 신호를 수신하고, 상기 제(2n) 시프트 레지스터 유닛은 상기 제5 서브-클록 신호 라인에 접속되어 제3 클록 신호를 수신하고;
각각의 시프트 레지스터 유닛은 상기 제7 서브-클록 신호 라인에 접속되어 전체 리셋 신호를 수신하고;
n은 0보다 큰 정수인, 게이트 구동 회로.
제15항에 따른 게이트 구동 회로를 포함하는, 디스플레이 디바이스.
제1항, 제4항 및 제5항 중 어느 한 항에 따른 시프트 레지스터 유닛의 구동 방법으로서,
하나의 프레임의 블랭킹 페이즈에서, 상기 결합 회로가 상기 블랭킹 신호에 응답하여 상기 제어 노드의 레벨을 결합에 의해 제어하게 하고, 상기 블랭킹 입력 회로가 상기 블랭킹 신호를 상기 제1 노드에 입력하게 하고, 상기 출력 회로가 상기 제1 노드의 레벨의 제어 하에서 상기 복합 출력 신호를 출력하게 하는 단계를 포함하는, 구동 방법.