CN107464539A - 移位寄存器单元、驱动装置、显示装置以及驱动方法 - Google Patents

Abstract

一种移位寄存器单元、驱动装置、显示装置以及驱动方法。该移位寄存器单元包括输入电路、第一上拉节点复位电路、输出电路、输出复位电路、下拉节点控制电路和上电初始化电路。上电初始化电路配置为响应于上电初始化信号对上拉节点进行复位。该移位寄存器单元可以避免上拉节点的电位发生漂移，从而可以有效避免由于上拉节点的电位漂移而造成的多次输出问题。

Description

移位寄存器单元、驱动装置、显示装置以及驱动方法

技术领域

本公开实施例涉及一种移位寄存器单元、驱动装置、显示装置以及驱动方法。

背景技术

在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。

例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路、输出复位电路、下拉节点控制电路和上电初始化电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述第一上拉节点复位电路配置为在复位信号的控制下，对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至输出端；所述输出复位电路配置为在下拉节点的电平的控制下，对所述输出端进行复位；所述下拉节点控制电路配置为对所述下拉节点的电位进行控制；所述上电初始化电路配置为响应于上电初始化信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路与输入端和所述上拉节点连接；所述第一上拉节点复位电路与复位端、第一电压端和所述上拉节点连接；所述输出电路与第一时钟信号端、输出端和所述上拉节点连接；所述输出复位电路与输出端、所述第一电压端和所述下拉节点连接；所述下拉节点控制电路与第二时钟信号端、所述第一电压端、所述输出端和所述下拉节点连接；所述上电初始化电路与初始化端、所述第一电压端和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括下拉节点充电电路和下拉节点复位电路。所述下拉节点充电电路与所述第二时钟信号端、所述第一电压端和所述下拉节点连接，配置为响应不同于所述第一时钟信号的第二时钟信号对所述下拉节点进行充电；所述下拉节点复位电路与所述输出端、所述第一电压端和所述下拉节点连接，配置在所述输出端的电平的控制下，对所述下拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点充电电路包括：第一晶体管，其栅极和第一极连接，且配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第二极配置为和所述下拉节点连接以对所述下拉节点进行充电；第一电容，其第一极和所述下拉节点连接，第二极和所述第一电压端连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点充电电路包括：第一晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和第二电压端连接以接收第二电压，第二极配置为和所述下拉节点连接以对所述下拉节点进行充电；第一电容，其第一极和所述下拉节点连接，第二极和所述第一电压端连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点复位电路包括：第二晶体管，其栅极配置为和所述输出端连接以接受所述输出端的电平的控制，第一极配置为和所述下拉节点连接以对所述下拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

例如，本公开一实施例提供的移位寄存器单元还包括第二上拉节点复位电路，所述第二上拉节点复位电路与所述第二时钟信号端、所述第一电压端和所述上拉节点连接，配置为响应所述第二时钟信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括：第三晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述上电初始化电路包括：第四晶体管，其栅极配置为和所述初始化端连接以接收所述上电初始化信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括：第五晶体管，其栅极和第一极连接，且配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括：第五晶体管，其栅极配置为和所述输入端连接以接收所述输入信号，第一极配置为和所述第二电压端连接以接收第二电压，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括：第六晶体管，其栅极配置为和所述复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括：第七晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第二极配置为和所述输出端连接以输出所述第一时钟信号；第二电容，其第一极和所述第七晶体管的栅极连接，第二极和所述第七晶体管的第二极连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括：第八晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述输出端连接以将第一电压输出至所述输出端，第二极配置为和所述第一电压端连接以接收所述第一电压。

本公开至少一实施例还提供一种驱动装置，包括多个级联的本公开任一实施例所述的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接。

例如，在本公开一实施例提供的驱动装置中，所述各级移位寄存器单元中的所述上电初始化电路配置为响应于同一上电初始化信号。

本公开至少一实施例还提供一种显示装置，包括本公开任一实施例所述的驱动装置。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述上电初始化电路响应于所述上电初始化信号对所述上拉节点进行复位；第二阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出复位电路在所述下拉节点的电平的控制下对所述输出端进行复位；第三阶段，所述输出电路在所述上拉节点的电平的控制下输出高电平信号至所述输出端；第四阶段，所述第一上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位，所述输出复位电路在所述下拉节点的电平的控制下对所述输出端进行复位。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种移位寄存器单元的电路示意图；

图2为对应于图1中所示的移位寄存器单元工作时的信号时序图；

图3为本公开一实施例提供的一种移位寄存器单元的示意框图；

图4为图3中所示的移位寄存器单元的一种具体实现示例的电路示意图；

图5为图3中所示的移位寄存器单元的另一种具体实现示例的电路示意图；

图6为对应于图5中所示的移位寄存器单元工作时的信号时序图；

图7为本公开一实施例提供的一种驱动装置的示意图；

图8为一种用于图7中所示的驱动装置的占空比为50％的时钟信号时序图；

图9为本公开一实施例提供的另一种驱动装置的示意图；

图10为一种用于图9中所示的驱动装置的占空比为25％的时钟信号时序图；以及

图11为本公开一实施例提供的一种显示装置的示意框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板或有机发光二极管(OLED)显示面板。

图1示出了一种移位寄存器单元的电路结构，该移位寄存器单元可以被级联以形成GOA驱动装置。如图1所示，该移位寄存器单元包括八个晶体管(第一晶体管-第八晶体管)和两个电容(第一电容和第二电容)。

第一晶体管T1，其栅极和第一极连接且配置为和第二时钟信号端CKB连接，第二极和下拉节点PD连接。

第二晶体管T2，其栅极和输出端OUTPUT连接，第一极和下拉节点PD连接，第二极和第一电压端VGL(例如保持输入直流低电平信号)连接。

第三晶体管T3，其栅极和下拉节点PD连接，第一极和上拉节点PU连接，第二极和第一电压端VGL连接。

第四晶体管T4，其栅极和上拉节点PU连接，第一极和下拉节点PD连接，第二极和第一电压端VGL连接。

第五晶体管T5，其栅极和输入端INPUT连接，第一极和高电平端CN(例如保持输入直流高电平信号)连接，第二极和上拉节点PU连接。

第六晶体管T6，其栅极和复位端RESET连接，第一极和上拉节点PU连接，第二极和低电平端CNB(例如保持输入直流低电平信号)连接。

第七晶体管T7，其栅极和上拉节点PU连接，第一极和第一时钟信号端CK连接，第二极和输出端OUTPUT连接。

第八晶体管T8，其栅极和下拉节点PD连接，第一极和输出端OUTPUT连接，第二极和第一电压端VGL连接。

第一电容C1，其第一极和下拉节点PD连接，第二极和第一电压端VGL连接。

第二电容C2，其第一极和上拉节点PU连接，第二极和输出端OUTPUT连接。

例如上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形，例如这些晶体管至少部分可以替换为P型晶体管。

下面结合图2所示的信号时序来说明图1所示的移位寄存器单元的工作原理，在图2所示的第一阶段A、第二阶段B以及第三阶段C共三个阶段中，该移位寄存器单元进行如下操作。

在第一阶段A，第一时钟信号端CK输入低电平，第二时钟信号端CKB输入高电平，输入端INPUT输入高电平。由于输入端INTPUT输入高电平，第五晶体管T5导通，使得高电平端CN输入的高电平对第二电容C2进行充电，上拉节点PU的电位被上拉至第一高电平。

由于第二时钟信号端CKB输入高电平，第一晶体管T1导通，第二时钟信号端CKB输入的高电平对下拉节点PD进行充电。又由于上拉节点PU的电位为第一高电平，第四晶体管T4导通，从而使得下拉节点PD和第一电压端VGL电连接。这里，例如第一电压端VGL可以设置为保持输入直流低电平信号。在晶体管的设计上，可以将第一晶体管T1和第四晶体管T4配置为(例如对二者的尺寸比、阈值电压等配置)在T1和T4均导通时，下拉节点PD的电位被下拉到一个较低的电平，该低电平不会使第三晶体管和第八晶体管T8开启。需要说明的是，图2中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。

由于上拉节点PU处于第一高电平，第七晶体管T7导通，此时第一时钟信号端CK输入低电平，所以在此阶段，输出端OUTPUT输出该低电平信号。

在第二阶段B，第一时钟信号端CK输入高电平，第二时钟信号端CKB输入低电平，输入端INPUT输入低电平。由于输入端INPUT输入低电平，第五晶体管T5截止，上拉节点PU保持上一阶段的第一高电平，从而使得第七晶体管T7保持导通，由于在此阶段第一时钟信号端CK输入高电平，所以输出端OUTPUT输出该高电平信号。

同时，由于第二电容C2的自举效应，上拉节点PU的电平被进一步拉高，达到第二高电平，使得第七晶体管T7的导通更充分。由于上拉节点PU的电位为高电平，第四晶体管T4继续导通，使得下拉节点PD和第一电压端VGL电连接，而此时第一晶体管T1由于第二时钟信号端CKB输入的低电平而截止，所以与第一阶段相比，在此阶段下拉节点PD的电位被下拉到一个更低的低电平。由于下拉节点PD的电位为低电平，第三晶体管T3和第八晶体管T8保持截止状态，从而不会影响移位寄存器单元正常输出移位信号。

在第三阶段C，第一时钟信号端CK输入低电平，第二时钟信号端CKB输入高电平，输入端INPUT继续输入低电平，复位端RESET输入高电平。由于复位端RESET输入高电平，第六晶体管T6导通，将上拉节点PU的电位下拉到低电平端CNB(例如保持输入直流低电平信号)输入的低电平，从而第七晶体管T7截止。

由于第二时钟信号端CKB输入高电平，第一晶体管T1导通，第二时钟信号端CKB输入的高电平对下拉节点PD进行充电。同时由于上拉节点PU的电位处于低电平，第四晶体管T4截止，下拉节点PD的放电路径被截止，下拉节点PD被充电至高电平，由此使得第三晶体管T3和第八晶体管T8导通，分别将上拉节点PU和输出端OUTPUT的电位下拉到第一电压端VGL输入的低电平，消除了移位寄存器单元在非输出阶段其输出端OUTPUT和上拉节点PU处可能产生的噪声。

上述移位寄存器单元在工作时，上拉节点PU和下拉节点PD存在相互制约的关系。例如当上拉节点PU的电位为高电平时，下拉节点PD的电位会被下拉至低电平；又例如当下拉节点PD的电位为高电平时，上拉节点PU的电位会被下拉至低电平。上拉节点PU的电位的高低直接影响着该移位寄存器单元的输出，在非输出阶段上拉节点PU的电位应稳定的保持在低电平，否则移位寄存器单元在一帧时间内可能会造成多次输出。在非输出阶段，如果下拉节点PD的电位未能良好的保持在高电平，则可能导致上拉节点PU的电位发生漂移，从而影响该移位寄存器单元的正常输出。

另外，当上述移位寄存器单元例如用于显示装置中时，在该显示装置开机上电前上拉节点PU悬空，悬空状态下上拉节点PU的电位不确定，例如上拉节点PU的电位达到2.5V时就可以使第七晶体管T7导通，从而也可能导致该移位寄存器单元在一帧时间内多次输出，致使该显示装置显示异常。

本公开至少一实施例提供一种移位寄存器单元，其包括输入电路、第一上拉节点复位电路、输出电路、输出复位电路和上电初始化电路。该输入电路配置为响应于输入信号对上拉节点进行充电；该第一上拉节点复位电路配置为在复位信号的控制下，对上拉节点进行复位；该输出电路配置为在上拉节点的电平的控制下，将第一时钟信号输出至输出端；该输出复位电路配置为在下拉节点的电平的控制下，对输出端进行复位；该上电初始化电路配置为响应于上电初始化信号对上拉节点进行复位。

本公开至少一实施例还提供对应于上述移位寄存器单元的驱动装置、显示装置以及驱动方法。

本公开的实施例提供的移位寄存器单元、驱动装置、显示装置以及驱动方法，可以在开机上电时对上拉节点的电位进行下拉，使其在开机上电时保持在低电平状态，并且至少一个实施例还可以避免上拉节点的电位发生漂移，从而可以有效避免在非输出阶段由于上拉节点的电位漂移而造成的多次输出问题。

下面结合附图对本公开的实施例进行详细说明。

本公开实施例的一个示例提供一种移位寄存器单元100，如图3所示，该移位寄存器单元100包括输入电路110、第一上拉节点复位电路120、输出电路130、输出复位电路140、下拉节点控制电路160和上电初始化电路150。

该输入电路110配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路110可以与输入端INPUT和上拉节点PU连接，配置为在输入端INPUT输入的信号的控制下使输入端INPUT和上拉节点PU电连接，从而输入端INPUT输入的高电平信号可以对上拉节点PU进行充电；又例如，该输入电路110还可以与第二电压端VGH(例如保持输入直流高电平信号)连接，配置为在输入信号的控制下，使第二电压端VGH和上拉节点PU电连接，从而第二电压端VGH输入的高电平信号可以对上拉节点PU进行充电。

该第一上拉节点复位电路120配置为在复位信号的控制下，对上拉节点PU进行复位。例如，该第一上拉节点复位电路120可以配置为与复位端RESET、第一电压端VGL(例如保持输入直流低电平信号)和上拉节点PU连接，从而可以在复位端RESET输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。

该输出电路130配置为在上拉节点PU的电平的控制下，将第一时钟信号输出至输出端OUTPUT。例如，该输出电路130可以配置为与第一时钟信号端CK、输出端OUTPUT和上拉节点PU连接，从而可以在上拉节点PU的电平的控制下，使第一时钟信号端CK和输出端OUTPUT电连接，从而将第一时钟信号端CK输入的第一时钟信号输出至输出端OUTPUT。

该输出复位电路140配置为在下拉节点PD的电平的控制下，对输出端OUTPUT进行复位。例如，该输出复位电路140可以配置为与输出端OUTPUT、第一电压端VGL和下拉节点PD连接，从而可以在下拉节点PD的电平的控制下，使输出端OUTPUT和第一电压端VGL电连接，从而对输出端OUTPUT进行下拉复位。

该上电初始化电路150配置为响应于上电初始化信号对上拉节点PU进行复位。例如，该上电初始化电路150可以配置为与初始化端VSW、第一电压端VGL和上拉节点PU连接，以响应于初始化端VSW输入的上电初始化信号使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉复位。

该下拉节点控制电路160配置为与第二时钟信号端CKB、第一电压端VGL、输出端OUTPUT和下拉节点PD连接，对下拉节点PD的电位进行控制，进而对输出复位电路140进行控制。

例如，可以采用多个级联的上述移位寄存器单元100构成一驱动装置，当使用该驱动装置驱动显示装置时，例如在开机上电时各级移位寄存器单元100中的上电初始化电路150可以同时响应于同一上电初始化信号，对各自电路中的上拉节点PU的电位进行下拉，使上拉节点PU的电位在开机上电时保持在低电平状态，从而可以有效避免在非输出阶段由于上拉节点PU的电位漂移而造成的多次输出问题。

例如，在本实施例的一个示例中，下拉节点控制电路160可以包括下拉节点充电电路161和下拉节点复位电路162。

该下拉节点充电电路161配置为响应不同于第一时钟信号的第二时钟信号对下拉节点PD进行充电。例如，该下拉节点充电电路161可以配置为与第二时钟信号端CKB、第一电压端VGL和下拉节点PD连接，从而可以在第二时钟信号端CKB输入的信号的控制下使第二时钟信号端CKB和下拉节点PD电连接，从而第二时钟信号端CKB输入的高电平信号可以对下拉节点PD进行充电；又例如，该下拉节点充电电路161还可以配置为与第二电压端VGH连接，从而可以在第二时钟信号端CKB输入的第二时钟信号的控制下，使第二电压端VGH和下拉节点PD电连接，从而使第二电压端VGH输入的高电平信号可以对下拉节点PD进行充电。

该下拉节点复位电路162配置在输出端OUTPUT的电平的控制下，对下拉节点PD进行复位。例如，该下拉节点复位电路162可以配置为与输出端OUTPUT、第一电压端VGL和下拉节点PD连接，从而可以在输出端OUTPUT的电平的控制下，使下拉节点PD和第一电压端VGL电连接，从而对下拉节点PD进行下拉复位。

又例如，在本公开实施例的另一个示例中，如图3所示，移位寄存器单元100还可以包括第二上拉节点复位电路170。

该第二上拉节点复位电路170配置为响应于第二时钟信号对上拉节点PU进行复位。例如，该第二上拉节点复位电路170可以配置为与第二时钟信号端CKB、第一电压端VGL和上拉节点PU连接，从而可以在第二时钟信号端CKB输入的第二时钟信号的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉复位。

在本示例提供的移位寄存器单元中，上拉节点PU和下拉节点PD不再存在相互制约的关系。上拉节点PU的电位不再受下拉节点PD的电位的影响，从而在非输出阶段，上拉节点PU的电位可以有效的保持在正常电位，从而可以有效避免因为上拉节点PU的电位的漂移而造成的多次输出问题。

需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压；第二电压端VGH例如保持输入直流高电平信号，将该直流高电平称为第二电压。以下各实施例与此相同，不再赘述。

另外，图3中和输入电路110以及下拉节点充电电路161连接的第二电压端VGH用虚线示出，以此表示此移位寄存器单元100可以包括第二电压端VGH，也可以不包括第二电压端VGH，本公开的实施例对此不作限定。

例如，图3中所示的移位寄存器单元100在一个示例中可以具体实现为图4所示的电路结构。如图4所示，该移位寄存器单元100包括：第一至第八晶体管T1-T8以及第一电容C1和第二电容C2。

例如，如图4所示，在该示例中，更详细地，下拉节点充电电路161可以实现为包括第一晶体管T1和第一电容C1。第一晶体管T1的栅极和第一极连接，且配置为和第二时钟信号端CKB连接以接收第二时钟信号，第二极配置为和下拉节点PD连接以对下拉节点PD进行充电；第一电容的第一极和下拉节点PD连接，第二极和第一电压端VGL连接。

下拉节点复位电路162可以实现为第二晶体管T2。第二晶体管T2的栅极配置为和输出端OUTPUT连接以接受输出端OUTPUT的电平的控制，第一极配置为和下拉节点PD连接以对下拉节点PD进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

第二上拉节点复位电路170可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和第二时钟信号端CKB连接以接收第二时钟信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

上电初始化电路150可以实现为第四晶体管T4。第四晶体管T4的栅极配置为和初始化端VSW连接以接收上电初始化信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

输入电路110可以实现为第五晶体管T5。第五晶体管T5的栅极和第一极连接，且配置为和输入端INPUT连接以接收输入信号，第二极配置为和上拉节点PU连接以对上拉节点PU进行充电。

所述第一上拉节点复位电路120可以实现为第六晶体管T6。第六晶体管T6的栅极配置为和复位端RESET连接以接收复位信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

输出电路130可以实现为包括第七晶体管T7和第二电容C2。第七晶体管T7的栅极配置为和上拉节点PU连接，第一极配置为和第一时钟信号端CK连接以接收第一时钟信号，第二极配置为和输出端OUTPUT连接以输出第一时钟信号；第二电容C2的第一极和第七晶体管T7的栅极连接，第二极和第七晶体管T7的第二极连接。

输出复位电路140可以实现为第八晶体管T8。第八晶体管T8的栅极配置为和下拉节点PD连接，第一极配置为和输出端OUTPUT连接以将第一电压输出至输出端OUTPUT，第二极配置为和第一电压端VGL连接以接收第一电压。

例如，图3中所示的移位寄存器单元100在另一个示例中还可以具体实现为图5所示的电路结构。如图5所示，该移位寄存器单元100同样包括：第一至第八晶体管T1-T8以及第一电容C1和第二电容C2。

图5中所示的电路结构和图4中所示的电路结构的不同之处在于第一晶体管T1和第五晶体管T5的连接方式。这里，第一晶体管T1的第一极不再和栅极连接，而是和第二电压端VGH连接。类似的，第五晶体管T5的第一极不再和栅极连接，而是和第二电压端VGH连接。采用图5中所示的这种连接方式，可以提高第一晶体管T1和第五晶体管T5的响应速度和驱动能力。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。

例如，如图5所示，该移位寄存器单元100中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VGH保持输入直流高电平的第二电压，第一时钟信号端CK输入第一时钟信号，第二时钟信号端CKB输入与第一时钟信号不同的第二时钟信号。

下面结合图6所示的信号时序图，对图5所示的移位寄存器单元100的工作原理进行说明，在图6所示的第一阶段A、第二阶段B、第三阶段C以及第四阶段D共四个阶段中，该移位寄存器单元100进行如下操作。

在第一阶段A，初始化端VSW输入高电平。由于初始化端VSW输入高电平，第四晶体管T4导通，使得上拉节点PU和第一电压端VGL电连接，上拉节点PU的电位被下拉至低电平。第七晶体管T7由于上拉节点PU的低电平而截止，所以在此阶段即使第一时钟信号端CK输入高电平，输出端OUTPUT也无法将此高电平输出。需要说明的是，在此阶段下拉节点PD的电位不确定，图6中仅示意性的示出了下拉节点PD在A阶段的电位。另外在此阶段，其他晶体管也都保持截止状态，不再赘述。

在第二阶段B，第一时钟信号端CK输入低电平，第二时钟信号端CKB输入高电平，输入端INPUT输入高电平。由于输入端INTPUT输入高电平，第五晶体管T5导通，使得第二电压端VGH输入的高电平对第二电容C2进行充电，上拉节点PU的电位被上拉至第一高电平。由于上拉节点PU处于第一高电平，第七晶体管T7导通，此时第一时钟信号端CK输入低电平，所以在此阶段，输出端OUTPUT输出该低电平信号。

由于第二时钟信号端CKB输入高电平，第三晶体管T3导通，使得上拉节点PU和第一电压端VGL电连接。在晶体管的设计上，可以将第三晶体管T3与第五晶体管T5配置为(例如对二者的尺寸比、阈值电压等配置)在T3和T5均导通时，上拉节点PU的电平可以保持在第一高电平而不被下拉。

同样的，第一晶体管T1由于第二时钟信号端CKB输入的高电平而导通，第二电压端VGH输入的高电平对第一电容C1进行充电，下拉节点PD的电位被拉高。同时第二晶体管T2由于输出端OUTPUT的低电平而保持截止，下拉节点PD的放电路径被截止，故在第二阶段B中，下拉节点PD的电位保持在高电平。第八晶体管T8由于下拉节点PD的高电平而导通，从而使输出端OUTPUT的电位进一步被拉低，可以达到输出降噪的效果。

在第三阶段C，第一时钟信号端CK输入高电平，第二时钟信号端CKB输入低电平，输入端INPUT依然输入低电平。由于输入端INPUT输入低电平，第五晶体管T5截止，上拉节点PU保持上一阶段的第一高电平，从而使得第七晶体管T7保持导通，由于在此阶段第一时钟信号端CK输入高电平，所以输出端OUTPUT输出该高电平信号。由于第二电容C2的自举效应，上拉节点PU的电位被进一步拉高，达到第二高电平，使得第七晶体管T7的导通更充分。

由于输出端OUTPUT为高电平，第二晶体管T2导通，下拉节点PD和第一电压端VGL电连接，而此时第一晶体管T1由于第二时钟信号端输入的低电平而截至，所以第一电容C1通过第二晶体管放电，下拉节点PD的电位被下拉至低电平。

由于第二时钟信号端CKB输入低电平，故第三晶体管T3保持截止状态，从而不会影响上拉节点PU的电位。同时由于下拉节点PD的电位为低电平，故第八晶体管T8保持截止状态，从而不会影响该移位寄存器单元100正常输出移位信号。

在第四阶段D，第一时钟信号端CK输入低电平，第二时钟信号端CKB输入高电平，输入端INPUT继续输入低电平，复位端RESET输入高电平。由于复位端RESET输入高电平，第六晶体管T6导通，将上拉节点PU的电位下拉到第一电压端VGL输入的低电平，从而使得第七晶体管T7截止。

由于第二时钟信号端CKB输入高电平，第一晶体管T1导通，第二电压端VGH输入的高电平对第一电容C1进行充电，下拉节点PD的电位被上拉至高电平。由于下拉节点PD的电位为高电平，第八晶体管T8导通，使得输出端OUTPUT和第一电压端VGL电连接，从而对输出端OUTPUT进行下拉复位。在此阶段，第二晶体管T2由于输出端OUTPUT的低电平而保持截止，从而可以保证下拉节点PD的电位保持在高电平。

同时由于第二时钟信号端CKB输入高电平，第三晶体管T3导通，使得第一电压端VGL输入的低电平对上拉节点PU的电位进行进一步下拉，从而使上拉节点PU的电位在此阶段保持在低电平。

例如，可以采用多个级联的如图4或图5所示的移位寄存器单元100构成一驱动装置。当使用该驱动装置驱动显示装置时，例如在开机上电时可以通过各级移位寄存器单元100中的初始化端VSW同时输入同一上电初始化信号，对各级移位寄存器单元100中的上拉节点PU的电位进行下拉，使上拉节点PU的电位在开机上电时保持在低电平状态，从而可以有效避免在非输出阶段由于上拉节点的电位漂移而造成的多次输出问题。

同时，上拉节点PU和下拉节点PD不再存在相互制约的关系。第二时钟信号端CKB输入的第二时钟信号可以单独控制上拉节点PU的电位，而使其不再受下拉节点PD的电位的影响，从而在非输出阶段，上拉节点PU的电位可以有效的保持在正常电位，从而可以有效避免因为上拉节点PU电位的漂移而造成的多次输出问题。

需要说明的是，对于图4所示的移位寄存器单元100，其工作原理可以参考对于图5中所示的移位寄存器单元100的相应描述，这里不再赘述。

本公开的至少一实施例提供一种驱动装置10，如图7所示，该驱动装置10包括多个级联的移位寄存器单元100，移位寄存器单元100可以采用上述实施例中提供的任一移位寄存器单元。该驱动装置10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，实现逐行扫描驱动功能。

例如，如图7所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUTPUT连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RESET和下一级移位寄存器单元的输出端OUTPUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RESET可以被配置为接收复位信号RST。

例如，如图7所示，当采用该驱动装置10驱动一显示面板时，在一个示例中可以将该驱动装置10设置于显示面板的一侧。例如，该显示面板包括2N行栅线300(N为大于零的整数)，驱动装置10中的各级移位寄存器单元100的输出端OUTPUT可以配置为依序和该2N行栅线300(如图7中1，2，…，2N-1，2N标记所示，N为大于零的整数)连接，以用于输出逐行扫描信号。

例如，如图7所示，可以通过两个系统时钟信号CLK1和CLK2向每个移位寄存器单元100中的时钟信号端(第一时钟信号端CK和第二时钟信号端CKB)提供时钟信号。例如第一级移位寄存器单元100的第一时钟信号端CK输入CLK1，第二时钟信号端CKB输入CLK2；第二级移位寄存器单元100的第一时钟信号端CK输入CLK2，第二时钟信号端CKB输入CLK1；以此类推，第2N-1级移位寄存器单元100的第一时钟信号端CK输入CLK1，第二时钟信号端CKB输入CLK2；第2N级移位寄存器单元100的第一时钟信号端CK输入CLK2，第二时钟信号端CKB输入CLK1。同时，各级移位寄存器单元100的初始化端VSW可以连接到同一信号线上，以响应同一上电初始化信号POR。

例如，如图8所示，CLK1和CLK2可以采用50％占空比的时序信号，由于在图7所示的情形中，各级移位寄存器单元100是依序逐行设置的，所以CLK1和CLK2的时序要错开一个系统时钟时间1H。

需要说明的是，在采用如图7所示的驱动装置10驱动一显示面板时，还可以分别在显示面板的两侧对称的设置驱动装置10，使两个驱动装置10中的输出端OUTPUT连接到对应的栅线的两端，从而实现双边驱动。例如，双边驱动方式可以用在对中大尺寸的显示面板的驱动中，以解决栅线上负载较大的问题。

例如，在本公开实施例的另一个示例中，如图9所示，当在显示面板的两侧均设置驱动装置10的情形下(双边驱动)，还可以使一侧的驱动装置10用于驱动奇数行的栅线300(如图9中1，3，…，2N-3，2N-1标记所示，N为大于零的整数)，另一侧的驱动装置10用于驱动偶数行的栅线300(如图9中2，4，…，2N-2，2N标记所示，N为大于零的整数)。

对应于图9所示的情形下，例如，如图10所示，CLK1和CLK2可以采用25％占空比的时序信号，由于在图9所示的情形中，每一侧的驱动装置10是隔行驱动的，所以CLK1和CLK2的时序要错开两个系统时钟时间2H。

当采用图9所示的驱动装置驱动显示面板时，可以使两侧的驱动装置10中的每一级移位寄存器单元100占据两个像素高度的空间，这样在移位寄存器单元100所占面积不变的前提下可以减少显示面板的边框宽度，有利于实现窄边框。

例如，如图7和图9所示，驱动装置10还可以包括时序控制器200。该时序控制器200例如被配置为向各级移位寄存器单元100提供时钟信号(CLK1，CLK2)，时序控制器200还可以被配置为提供触发信号STV、复位信号RST以及上电初始化信号POR。

需要说明的是，本公开的实施例包括但不限于上述情形，时序控制器200也可以被配置为通过四条时钟信号线向各级移位寄存器单元100提供四个不同的时钟信号，本公开的实施例对此不作限定。

本公开的实施例提供的驱动装置10的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。

本公开的至少一实施例提供一种显示装置1，如图11所示，该显示装置1包括上述实施例中提供的任一驱动装置10。

需要说明的是，本实施例中的显示装置可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。

本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。

本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元100。例如，该驱动方法包括如下操作。

在第一阶段，上电初始化电路150响应于上电初始化信号对上拉节点PU进行复位。

在第二阶段，输入电路110响应于输入信号对上拉节点PU进行充电，输出复位电路140在下拉节点PD的电平的控制下对输出端OUTPUT进行复位。

在第三阶段，输出电路130在上拉节点PU的电平的控制下输出高电平信号至输出端OUTPUT。

在第四阶段，第一上拉节点复位电路120在复位信号的控制下对上拉节点PU进行复位，输出复位电路140在下拉节点PD的电平的控制下对输出端OUTPUT进行复位。

本实施例中提供的驱动方法，可以在开机上电时对上拉节点的电位进行下拉，使其在开机上电时保持在低电平状态；并且还可以避免上拉节点的电位发生漂移，从而可以有效避免在非输出阶段由于上拉节点的电位漂移而造成的多次输出问题。

需要说明的是，关于该驱动方法的详细描述可以参考本公开实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种移位寄存器单元，包括：输入电路、第一上拉节点复位电路、输出电路、输出复位电路、下拉节点控制电路和上电初始化电路；其中，

所述输入电路配置为响应于输入信号对上拉节点进行充电；

所述第一上拉节点复位电路配置为在复位信号的控制下，对所述上拉节点进行复位；

所述输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至输出端；

所述输出复位电路配置为在下拉节点的电平的控制下，对所述输出端进行复位；

所述下拉节点控制电路配置为对所述下拉节点的电位进行控制；

所述上电初始化电路配置为响应于上电初始化信号对所述上拉节点进行复位。

2.根据权利要求1所述的移位寄存器单元，其中，

所述输入电路与输入端和所述上拉节点连接；

所述第一上拉节点复位电路与复位端、第一电压端和所述上拉节点连接；

所述输出电路与第一时钟信号端、输出端和所述上拉节点连接；

所述输出复位电路与输出端、所述第一电压端和所述下拉节点连接；

所述下拉节点控制电路与第二时钟信号端、所述第一电压端、所述输出端和所述下拉节点连接；

所述上电初始化电路与初始化端、所述第一电压端和所述上拉节点连接。

3.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点控制电路包括下拉节点充电电路和下拉节点复位电路，

所述下拉节点充电电路与所述第二时钟信号端、所述第一电压端和所述下拉节点连接，配置为响应不同于所述第一时钟信号的第二时钟信号对所述下拉节点进行充电；

所述下拉节点复位电路与所述输出端、所述第一电压端和所述下拉节点连接，配置在所述输出端的电平的控制下，对所述下拉节点进行复位。

4.根据权利要求3所述的移位寄存器单元，其中，所述下拉节点充电电路包括：

第一晶体管，其栅极和第一极连接，且配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第二极配置为和所述下拉节点连接以对所述下拉节点进行充电；以及

第一电容，其第一极和所述下拉节点连接，第二极和所述第一电压端连接。

5.根据权利要求3所述的移位寄存器单元，其中，所述下拉节点充电电路包括：

第一晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和第二电压端连接以接收第二电压，第二极配置为和所述下拉节点连接以对所述下拉节点进行充电；以及

第一电容，其第一极和所述下拉节点连接，第二极和所述第一电压端连接。

6.根据权利要求3所述的移位寄存器单元，其中，所述下拉节点复位电路包括：

第二晶体管，其栅极配置为和所述输出端连接以接受所述输出端的电平的控制，第一极配置为和所述下拉节点连接以对所述下拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

7.根据权利要求3所述的移位寄存器单元，还包括第二上拉节点复位电路，其中，

所述第二上拉节点复位电路与所述第二时钟信号端、所述第一电压端和所述上拉节点连接，配置为响应所述第二时钟信号对所述上拉节点进行复位。

8.根据权利要求7所述的移位寄存器单元，其中，所述第二上拉节点复位电路包括：

第三晶体管，其栅极配置为和所述第二时钟信号端连接以接收所述第二时钟信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

9.根据权利要求2-8任一所述的移位寄存器单元，其中，所述上电初始化电路包括：

第四晶体管，其栅极配置为和所述初始化端连接以接收所述上电初始化信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

10.根据权利要求2-8任一所述的移位寄存器单元，其中，所述输入电路包括：

第五晶体管，其栅极和第一极连接，且配置为和所述输入端连接以接收所述输入信号，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。

11.根据权利要求5所述的移位寄存器单元，其中，所述输入电路包括：

第五晶体管，其栅极配置为和所述输入端连接以接收所述输入信号，第一极配置为和所述第二电压端连接以接收第二电压，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。

12.根据权利要求2-8任一所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括：

第六晶体管，其栅极配置为和所述复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第一电压端连接以接收第一电压。

13.根据权利要求2-8任一所述的移位寄存器单元，其中，所述输出电路包括：

第七晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述第一时钟信号端连接以接收所述第一时钟信号，第二极配置为和所述输出端连接以输出所述第一时钟信号；以及

第二电容，其第一极和所述第七晶体管的栅极连接，第二极和所述第七晶体管的第二极连接。

14.根据权利要求2-8任一所述的移位寄存器单元，其中，所述输出复位电路包括：

第八晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述输出端连接以将第一电压输出至所述输出端，第二极配置为和所述第一电压端连接以接收所述第一电压。

15.一种驱动装置，包括多个级联的如权利要求1-14任一所述的移位寄存器单元，其中，

除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；

除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接。

16.根据权利要求15所述的驱动装置，其中，

所述各级移位寄存器单元中的所述上电初始化电路配置为响应于同一上电初始化信号。

17.一种显示装置，包括如权利要求15或16所述的驱动装置。

18.一种驱动权利要求1所述的移位寄存器单元的驱动方法，包括：

第一阶段，所述上电初始化电路响应于所述上电初始化信号对所述上拉节点进行复位；

第二阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出复位电路在所述下拉节点的电平的控制下对所述输出端进行复位；

第三阶段，所述输出电路在所述上拉节点的电平的控制下输出高电平信号至所述输出端；

第四阶段，所述第一上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位，所述输出复位电路在所述下拉节点的电平的控制下对所述输出端进行复位。