CN108806628A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入电路、输出电路、第一上拉节点复位电路和复位控制电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述复位控制电路配置为响应于复位控制信号和基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路。该移位寄存器单元可解决低温环境下降噪晶体管沟道电流降低导致的上拉节点降噪不充分的问题，避免产生多次输出的现象，保证产品的正常工作。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。例如，栅极驱动电路可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅极驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate-driver OnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
发明内容
本公开至少一个实施例提供一种移位寄存器单元，包括输入电路、输出电路、第一上拉节点复位电路和复位控制电路；其中，所述输入电路配置为响应于输入信号对上拉节点进行充电；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述复位控制电路配置为响应于复位控制信号和基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路。
例如，在本公开一实施例提供的移位寄存器单元中，所述复位控制电路还配置为使得所述第一复位信号的电平的幅度大于所述基准信号的电平的幅度。
例如，在本公开一实施例提供的移位寄存器单元中，所述复位控制电路包括：驱动子电路，配置为根据所述复位控制信号和所述基准信号对复位控制节点进行充电，并将所述复位控制节点的电平作为所述第一复位信号；复位子电路，配置为响应于复位子信号对所述复位控制节点和所述驱动子电路进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述驱动子电路包括第一电容和第一晶体管，所述第一电容的第一极配置为和复位控制信号端连接以接收所述复位控制信号，所述第一电容的第二极配置为和基准信号端连接以接收所述基准信号，所述第一晶体管的栅极配置为和所述第一电容的第一极连接，所述第一晶体管的第一极配置为和所述第一电容的第二极连接，所述第一晶体管的第二极配置为和所述复位控制节点连接；所述复位子电路包括第二晶体管和第三晶体管，所述第二晶体管的栅极配置为和复位子信号端连接以接收所述复位子信号，所述第二晶体管的第一极配置为和所述第一晶体管的栅极连接，所述第二晶体管的第二极配置为和第一电压端连接以接收第一电压，所述第三晶体管的栅极配置为和所述复位子信号端连接以接收所述复位子信号，所述第三晶体管的第一极配置为和所述复位控制节点连接，所述第三晶体管的第二极配置为和所述第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述基准信号端与时钟信号端连接以接收所述时钟信号作为所述基准信号。
例如，在本公开一实施例提供的移位寄存器单元包括第一下拉电路、第二下拉电路、第一下拉控制电路、第二下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，所述第一下拉电路配置为在所述上拉节点和第一下拉控制节点的电平的控制下，对第一下拉节点的电平进行控制；所述第二下拉电路配置为在所述上拉节点和第二下拉控制节点的电平的控制下，对第二下拉节点的电平进行控制；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述第一下拉控制节点的电平进行控制；所述第二下拉控制电路配置为在所述上拉节点的电平的控制下，对所述第二下拉控制节点的电平进行控制；所述上拉节点降噪电路配置为在所述第一下拉节点或所述第二下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述第一下拉节点或所述第二下拉节点的电平的控制下，对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第四晶体管；所述第四晶体管的栅极与第一极连接且配置为和输入端连接以接收所述输入信号，所述第四晶体管的第二极配置为和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路的输出端包括至少一个移位信号输出端和至少一个像素信号输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第五晶体管的第二极配置为和所述移位信号输出端连接；所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和所述时钟信号端连接以接收所述时钟信号，所述第六晶体管的第二极配置为和所述像素信号输出端连接；所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第五晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括第七晶体管；所述第七晶体管的栅极配置为和所述复位控制节点连接，所述第七晶体管的第一极配置为和所述上拉节点连接，所述第七晶体管的第二极配置为和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极配置为和所述第一下拉控制节点连接，所述第八晶体管的第一极配置为和第二电压端连接以接收第二电压，所述第八晶体管的第二极配置为和所述第一下拉节点连接，所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述第一下拉节点连接，所述第九晶体管的第二极配置为和第一电压端连接以接收第一电压；所述第二下拉电路包括第十晶体管和第十一晶体管，所述第十晶体管的栅极配置为和所述第二下拉控制节点连接，所述第十晶体管的第一极配置为和第三电压端连接以接收第三电压，所述第十晶体管的第二极配置为和所述第二下拉节点连接，所述第十一晶体管的栅极配置为和所述上拉节点连接，所述第十一晶体管的第一极配置为和所述第二下拉节点连接，所述第十一晶体管的第二极配置为和所述第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的栅极与第一极连接且配置为和第二电压端连接以接收第二电压，所述第十二晶体管的第二极配置为和所述第一下拉控制节点连接，所述第十三晶体管的栅极配置为和所述上拉节点连接，所述第十三晶体管的第一极配置为和所述第一下拉控制节点连接，所述第十三晶体管的第二极配置为和第一电压端连接以接收第一电压；所述第二下拉控制电路包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极与第一极连接且配置为和第三电压端连接以接收第三电压，所述第十四晶体管的第二极配置为和所述第二下拉控制节点连接，所述第十五晶体管的栅极配置为和所述上拉节点连接，所述第十五晶体管的第一极配置为和所述第二下拉控制节点连接，所述第十五晶体管的第二极配置为和所述第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点降噪电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极配置为和所述第一下拉节点连接，所述第十六晶体管的第一极配置为和所述上拉节点连接，所述第十六晶体管的第二极配置为和第一电压端连接以接收第一电压；所述第十七晶体管的栅极配置为和所述第二下拉节点连接，所述第十七晶体管的第一极配置为和所述上拉节点连接，所述第十七晶体管的第二极配置为和所述第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出降噪电路包括第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；所述第十八晶体管的栅极配置为和所述第一下拉节点连接，所述第十八晶体管的第一极配置为和所述移位信号输出端连接，所述第十八晶体管的第二极配置为和第一电压端连接以接收第一电压；所述第十九晶体管的栅极配置为和所述第二下拉节点连接，所述第十九晶体管的第一极配置为和所述移位信号输出端连接，所述第十九晶体管的第二极配置为和所述第一电压端连接；所述第二十晶体管的栅极配置为和所述第一下拉节点连接，所述第二十晶体管的第一极配置为和所述像素信号输出端连接，所述第二十晶体管的第二极配置为和第四电压端连接以接收第四电压；所述第二十一晶体管的栅极配置为和所述第二下拉节点连接，所述第二十一晶体管的第一极配置为和所述像素信号输出端连接，所述第二十一晶体管的第二极配置为和所述第四电压端连接。
例如，在本公开一实施例提供的移位寄存器单元包括第二上拉节点复位电路；其中，所述第二上拉节点复位电路配置为响应于第二复位信号对所述上拉节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括第二十二晶体管；所述第二十二晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第二十二晶体管的第一极配置为和所述上拉节点连接，所述第二十二晶体管的第二极配置为和第一电压端连接以接收第一电压。
本公开至少一个实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。
本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。
本公开至少一个实施例还提供一种本公开任一实施例所述的移位寄存器单元的驱动方法，包括：输入阶段，所述输入电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；输出阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；第一复位阶段，所述复位控制电路响应于所述复位控制信号和所述基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路，使得所述第一上拉节点复位电路对所述上拉节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元的驱动方法中，所述时钟信号和所述基准信号为同一个信号，且在所述输入阶段和所述输出阶段为周期脉冲，在所述第一复位阶段为高电平或低电平信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图；
图2为本公开一实施例提供的一种移位寄存器单元的复位控制电路的示意框图；
图3为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图4为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图5为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图；
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图；
图8A为本公开一实施例提供的一种移位寄存器单元的信号时序图；
图8B为本公开一实施例提供的一种移位寄存器单元的复位控制节点的时序图；
图9为本公开一实施例提供的一种栅极驱动电路的示意框图；
图10为本公开一实施例提供的一种栅极驱动电路的信号时序图；以及
图11为本公开一实施例提供的一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
GOA技术在降低显示装置的制造成本、提升显示装置的美观等方面相对于IC芯片绑定传统技术具有一定的优势，但是GOA电路的移位寄存器单元容易出现上拉节点降噪不充分的问题，从而产生多次输出(Multi-Output)的现象，极大地降低了产品的品质。GOA的多次输出现象是最为普遍也最为严重的一种GOA异常现象。产生多次输出的原因有很多种，例如移位寄存器单元的上拉节点在一帧图像显示后未完全放电，或者在低温环境下降噪晶体管(用于对上拉节点降噪的晶体管)的沟道电流(Ids)降低等。在低温环境下，降噪晶体管的沟道电流降低，无法对上拉节点充分降噪，上拉节点的电荷累积后使输出端产生多次输出。这种多次输出现象不仅会影响与移位寄存器单元对应的一行像素单元的显示，还会由于移位寄存器单元的级联关系而影响其他行像素单元的显示，最终导致画面显示的异常。
本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元可对上拉节点充分降噪，解决低温环境下降噪晶体管沟道电流降低导致的上拉节点降噪不充分的问题，从而避免产生多次输出的现象，保证产品的正常工作。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、输出电路、第一上拉节点复位电路和复位控制电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述复位控制电路配置为响应于复位控制信号和基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图。参考图1，该移位寄存器单元10包括输入电路100、输出电路200、第一上拉节点复位电路300和复位控制电路400。
输入电路100配置为响应于输入信号对该移位寄存器单元10的上拉节点PU进行充电。例如，输入电路100与输入端Input连接，配置为在输入端Input提供的输入信号的控制下使上拉节点PU与输入端Input电连接，从而可以使输入信号的高电平对上拉节点PU充电，使得上拉节点PU的电压改变(例如上升)以控制输出电路200导通。当然，本公开的实施例不限于此，例如，输入电路100还可以与另外提供的高电压端连接，配置为在输入端Input提供的输入信号的控制下使上拉节点PU与该高电压端电连接，从而可以使该高电压端输出的高电平信号对上拉节点PU充电。
输出电路200配置为在上拉节点PU的电平的控制下，将时钟信号CLK输出至该移位寄存器单元10的输出端Out，作为该移位寄存器单元10的输出信号，以驱动例如与该输出端Out连接的显示面板的栅线。例如，输出电路200与时钟信号端CLK、上拉节点PU和输出端Out连接，配置为在上拉节点PU的电平的控制下导通，使时钟信号端CLK和输出端Out电连接，从而可以将时钟信号端CLK提供的时钟信号输出至输出端Out。
第一上拉节点复位电路300配置为响应于第一复位信号Re1对上拉节点PU进行复位。例如，第一上拉节点复位电路300与上拉节点PU和复位控制节点H连接，配置为在复位控制节点H的电平的控制下使上拉节点PU和另外提供的低电压端电连接，从而对上拉节点PU进行复位。在本公开的实施例中，将复位控制节点H的电平作为第一复位信号Re1以控制第一上拉节点复位电路300开启与否。例如，第一上拉节点复位电路300可以在一帧图像扫描开始前和结束后均对上拉节点PU进行复位，也可以仅在一帧图像扫描结束后对上拉节点PU进行复位。
复位控制电路400配置为响应于复位控制信号和基准信号向第一上拉节点复位电路300输入第一复位信号Re1，以开启第一上拉节点复位电路300。例如，复位控制电路400与复位控制信号端Con、基准信号端Stan和复位控制节点H连接，配置为在复位控制信号端Con提供的复位控制信号的控制下对基准信号端Stan提供的基准信号的幅度进行调节，并将调节后的信号提供给复位控制节点H，将复位控制节点H的电平作为第一复位信号Re1以控制第一上拉节点复位电路300导通。
例如，复位控制电路400还配置为使得第一复位信号Re1的电平的幅度大于基准信号的电平的幅度。例如，在一个示例中，复位控制电路400将基准信号的幅度拉高并提供给复位控制节点H，第一上拉节点复位电路300在复位控制节点H的高电平的作用下导通。此时复位控制节点H的电平(第一复位信号Re1的电平)高于基准信号的电平，从而与将基准信号直接施加至第一上拉节点复位电路300以对其进行控制的情形相比，可以使第一上拉节点复位电路300充分导通，对上拉节点PU充分降噪(复位)，进而解决低温环境下降噪晶体管沟道电流降低导致的上拉节点PU降噪不充分的问题，避免GOA产生多次输出的现象，保证产品的正常工作。当然，本公开的实施例不限于此，例如，在另一个示例中，第一上拉节点复位电路300在低电平(该低电平大于0V)的作用下导通，当需要对上拉节点PU进行复位时，复位控制电路400将基准信号的幅度拉低并提供给复位控制节点H，第一上拉节点复位电路300在复位控制节点H的低电平的作用下导通，此时复位控制节点H的电平(第一复位信号Re1的电平)低于基准信号的电平，从而可以使第一上拉节点复位电路300充分导通，以对上拉节点PU充分降噪。
例如，基准信号端Stan还可以与时钟信号端CLK连接，从而将时钟信号复用为基准信号，只需在需要使第一上拉节点复位电路300导通时使时钟信号输出相应的高电平或低电平信号即可，这种方式可以减少信号线的数量，便于布线。当然，本公开的实施例不限于此，基准信号端Stan也可以与其他信号端、电压端连接，只要信号满足要求即可。
图2为本公开一实施例提供的一种移位寄存器单元的复位控制电路的示意框图。参考图2，复位控制电路400包括驱动子电路410和复位子电路420。
驱动子电路410配置为根据复位控制信号和基准信号对复位控制节点H进行充电，并将复位控制节点H的电平作为第一复位信号Re1。例如，驱动子电路410与复位控制信号端Con、基准信号端Stan和复位控制节点H连接，配置为在复位控制信号端Con提供的复位控制信号的控制下对基准信号端Stan提供的基准信号的幅度进行调节，并利用调节后的信号对复位控制节点H充电。
复位子电路420配置为响应于复位子信号对复位控制节点H和驱动子电路410进行复位。例如，复位子电路420与复位子信号端Reset和复位控制节点H连接，配置为在复位子信号端Reset提供的复位子信号的控制下使复位控制节点H和另外提供的低电压端电连接，从而对复位控制节点H和驱动子电路410复位。
图3为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图3，该实施例中移位寄存器单元10还包括第一下拉电路510、第二下拉电路520、第一下拉控制电路610、第二下拉控制电路620、上拉节点降噪电路700和输出降噪电路800，其他结构与图1中所示的移位寄存器单元10基本相同。
第一下拉电路510配置为在上拉节点PU和第一下拉控制节点PD_CN1的电平的控制下，对第一下拉节点PD1的电平进行控制。例如，第一下拉电路510与第一电压端VGL1、第二电压端VDDo、上拉节点PU、第一下拉节点PD1和第一下拉控制节点PD_CN1连接，配置为在上拉节点PU的电平的控制下使第一下拉节点PD1和第一电压端VGL1电连接，从而对第一下拉节点PD1的电平进行下拉控制，使其处于低电平。第一电压端VGL1例如配置为保持输入直流低电平信号，将该直流低电平称为第一电压，以下各实施例与此相同，不再赘述。同时，第一下拉电路510可以在第一下拉控制节点PD_CN1的电平的控制下使第一下拉节点PD1和第二电压端VDDo电连接，从而在第二电压端VDDo提供高电平信号时对第一下拉节点PD1进行充电以使其处于高电平，在第二电压端VDDo提供低电平信号时使第一下拉节点PD1放电。
第二下拉电路520配置为在上拉节点PU和第二下拉控制节点PD_CN2的电平的控制下，对第二下拉节点PD2的电平进行控制。例如，第二下拉电路520与第一电压端VGL1、第三电压端VDDe、上拉节点PU、第二下拉节点PD2和第二下拉控制节点PD_CN2连接，配置为在上拉节点PU的电平的控制下使第二下拉节点PD2和第一电压端VGL1电连接，从而对第二下拉节点PD2的电平进行下拉控制，使其处于低电平。同时，第二下拉电路520可以在第二下拉控制节点PD_CN2的电平的控制下使第二下拉节点PD2和第三电压端VDDe电连接，从而在第三电压端VDDe提供高电平信号时对第二下拉节点PD2进行充电以使其处于高电平，在第三电压端VDDe提供低电平信号时使第二下拉节点PD2放电。
第一下拉控制电路610配置为在上拉节点PU的电平的控制下，对第一下拉控制节点PD_CN1的电平进行控制。例如，第一下拉控制电路610与第一电压端VGL1、第二电压端VDDo、上拉节点PU和第一下拉控制节点PD_CN1连接，配置为在上拉节点PU的电平的控制下使第一下拉控制节点PD_CN1和第一电压端VGL1电连接，从而对第一下拉控制节点PD_CN1的电平进行下拉控制，使其处于低电平。同时，第一下拉控制电路610可以在第二电压端VDDo提供高电平信号时使第一下拉控制节点PD_CN1处于高电平。
第二下拉控制电路620配置为在上拉节点PU的电平的控制下，对第二下拉控制节点PD_CN2的电平进行控制。例如，第二下拉控制电路620与第一电压端VGL1、第三电压端VDDe、上拉节点PU和第二下拉控制节点PD_CN2连接，配置为在上拉节点PU的电平的控制下使第二下拉控制节点PD_CN2和第一电压端VGL1电连接，从而对第二下拉控制节点PD_CN2的电平进行下拉控制，使其处于低电平。同时，第二下拉控制电路620可以在第三电压端VDDe提供高电平信号时使第二下拉控制节点PD_CN2处于高电平。
上拉节点降噪电路700配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，对上拉节点PU进行降噪。例如，上拉节点降噪电路700与第一电压端VGL1、上拉节点PU、第一下拉节点PD1和第二下拉节点PD2连接，配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，使上拉节点PU和第一电压端VGL1电连接，从而对上拉节点PU进行下拉降噪。
输出降噪电路800配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，对输出端Out进行降噪。例如，输出降噪电路800与第一电压端VGL1、输出端Out、第一下拉节点PD1和第二下拉节点PD2连接，配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，使输出端Out和第一电压端VGL1电连接，从而对输出端Out进行下拉降噪。
需要说明的是，本公开的实施例中，第二电压端VDDo和第三电压端VDDe配置为交替提供直流高电平信号，通过第一下拉控制电路610、第二下拉控制电路620、第一下拉电路510和第二下拉电路520的作用，使第一下拉节点PD1和第二下拉节点PD2交替为高电平，从而控制上拉节点降噪电路700和输出降噪电路800分别对上拉节点PU和输出端Out进行降噪。例如，当第二电压端VDDo提供高电平信号时，第三电压端VDDe提供低电平信号，此时第一下拉节点PD1为高电平；当第三电压端VDDe提供高电平信号时，第二电压端VDDo提供低电平信号，此时第二下拉节点PD2为高电平。通过这种方式，可以避免移位寄存器单元10中的晶体管长期导通引起的性能漂移。例如，将第二电压端VDDo提供的信号称为第二电压，将第三电压端VDDe提供的信号称为第三电压，以下各实施例与此相同，不再赘述。
图4为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图4，该实施例中移位寄存器单元10还包括第二上拉节点复位电路900，其他结构与图3中所示的移位寄存器单元10基本相同。
第二上拉节点复位电路900配置为响应于第二复位信号对上拉节点PU进行复位。例如，第二上拉节点复位电路900与上拉节点PU、第二复位信号端Re2和第一电压端VGL1连接，配置为在第二复位信号端Re2提供的第二复位信号的控制下，使上拉节点PU和第一电压端VGL1电连接，从而对上拉节点PU进行复位。例如，第二上拉节点复位电路900在该移位寄存器单元10输出结束后对上拉节点PU进行复位。
图5为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图5，与图4中所示的移位寄存器单元10相比，该实施例中的移位寄存器单元10包括一个下拉电路500和一个下拉控制电路600，相应地，也只包括一个下拉节点PD和一个下拉控制节点PD_CN。下拉控制电路600与电源电压端VDD连接，电源电压端VDD例如配置为保持输入直流高电平信号，将该直流高电平称为电源电压，以下各实施例与此相同，不再赘述。上拉节点降噪电路700和输出降噪电路800在下拉节点PD的电平的控制下分别对上拉节点PU和输出端Out进行降噪。该移位寄存器单元10的电路结构简单，便于加工，且有利于实现窄边框。该移位寄存器单元10的其他结构与图4中所示的移位寄存器单元10基本相同，此处不再赘述。
需要说明的是，本公开的实施例中，移位寄存器单元10可以由复位控制电路400与通常的任意结构的移位寄存器单元的结合得到，而不限于上述的结构形式。复位控制电路400可以使第一复位信号Re1的电平的幅度大于基准信号的电平的幅度，使第一上拉节点复位电路300充分导通，从而对上拉节点PU进行充分降噪(复位)，以避免产生多次输出的现象。
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图。在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。参考图6，该移位寄存器单元10包括第一至第二十二晶体管T1-T22，以及还包括第一至第三电容C1-C3。
例如，复位控制电路400包括驱动子电路410和复位子电路420。如图6所示，驱动子电路410可以实现为第一电容C1和第一晶体管T1。第一电容C1的第一极配置为和复位控制信号端Con连接以接收复位控制信号，第一电容C1的第二极配置为和基准信号端Stan连接以接收基准信号。第一晶体管T1的栅极配置为和第一电容C1的第一极连接，第一晶体管T1的第一极配置为和第一电容C1的第二极连接，第一晶体管T1的第二极配置为和复位控制节点H连接。
复位子电路420可以实现为第二晶体管T2和第三晶体管T3。第二晶体管T2的栅极配置为和复位子信号端Reset连接以接收复位子信号，第二晶体管T2的第一极配置为和第一晶体管T1的栅极连接，第二晶体管T2的第二极配置为和第一电压端VGL1连接以接收第一电压。第三晶体管T3的栅极配置为和复位子信号端Reset连接以接收复位子信号，第三晶体管T3的第一极配置为和复位控制节点H连接，第三晶体管T3的第二极配置为和第一电压端VGL1连接。
当复位控制信号端Con提供的复位控制信号由使第一晶体管T1截止的无效电平变为使第一晶体管T1导通的有效电平(例如由低电平变为高电平)时，由于第一电容C1的自举作用，第一电容C1的第二极的电平会进一步抬高且高于基准信号端Stan的基准信号的高电平，将该抬高后的电平称为工作电平。第一晶体管T1在复位控制信号的高电平的作用下导通，第一电容C1的第二极的工作电平对复位控制节点H充电，使复位控制节点H的电平也达到工作电平。例如，基准信号端Stan可以与任意的信号端、电压端连接，只需保证在需要时提供高电平信号即可，以使第一电容C1的第二极的电平相对于该高电平信号进一步抬高，从而达到工作电平。当复位子信号端Reset提供的复位子信号为有效电平(例如高电平)时，第二晶体管T2和第三晶体管T3均导通，从而分别对第一晶体管T1的栅极和复位控制节点H进行复位。
需要说明的是，本公开的各实施例中，复位控制电路400也可以实现为其他电路结构，还可以进一步包括更多的电路元件，本公开的实施例对此不作限制。例如，在一个示例中，如图6所示，复位控制电路400还包括第三电容C3，第三电容C3的第一极配置为和第一晶体管T1的栅极连接，第三电容C3的第二极配置为和第一电压端VGL1连接。第三电容C3可以提高第一晶体管T1的栅极和第一电压端VGL1的隔离度，有利于更好地控制第一晶体管T1的栅极电压。
输入电路100可以实现为第四晶体管T4。第四晶体管T4的栅极与第一极连接，且配置为和输入端Input连接以接收输入信号，第四晶体管T4的第二极配置为和上拉节点PU连接。当输入端Input的输入信号为有效电平(例如高电平)时，第四晶体管T4导通，输入信号对上拉节点PU进行充电，使其处于高电平。
例如，在一个示例中，输出电路200的输出端Out包括至少一个移位信号输出端OC和至少一个像素信号输出端Output，以提高该移位寄存器单元10的驱动能力。移位信号输出端OC用于为级联的其他移位寄存器单元10提供输入信号，像素信号输出端Output用于为像素电路提供驱动信号。例如，移位信号输出端OC和像素信号输出端Output的输出信号相同。
输出电路200可以实现为第五晶体管T5、第六晶体管T6和第二电容C2。第五晶体管T5的栅极配置为和上拉节点PU连接，第五晶体管T5的第一极配置为和时钟信号端CLK连接以接收时钟信号，第五晶体管T5的第二极配置为和移位信号输出端OC连接。第六晶体管T6的栅极配置为和上拉节点PU连接，第六晶体管T6的第一极配置为和时钟信号端CLK连接以接收时钟信号，第六晶体管T6的第二极配置为和像素信号输出端Output连接。第二电容C2的第一极配置为和上拉节点PU连接，第二电容C2的第二极配置为和第六晶体管T6的第二极连接。当然，本公开的实施例不限于此，在另一个示例中，第二电容C2的第二极也可以和第五晶体管T5的第二极连接。当上拉节点PU处于有效电平(例如高电平)时，第五晶体管T5和第六晶体管T6均导通，从而分别将时钟信号端CLK的时钟信号输出到移位信号输出端OC和像素信号输出端Output。
第一上拉节点复位电路300可以实现为第七晶体管T7。第七晶体管T7的栅极配置为和复位控制节点H连接，第七晶体管T7的第一极配置为和上拉节点PU连接，第七晶体管T7的第二极配置为和第一电压端VGL1连接。当复位控制节点H被充电至工作电平时，第七晶体管T7导通，将上拉节点PU和第一电压端VGL1电连接，从而可以对上拉节点PU进行复位。
例如，第七晶体管T7的沟道电流Ids＝k(Vg-Vth)2，其中Vg为第七晶体管T7的栅极电压，Vth为第七晶体管T7的阈值电压(约为0V)。因此，沟道电流Ids与栅极电压Vg的平方近似地成正比。由于复位控制节点H的工作电平高于基准信号端Stan的基准信号的高电平，即复位控制节点H的工作电平高于该移位寄存器单元10中其他高电平信号的电平，因此第七晶体管T7的栅极电压Vg得到提高，沟道电流Ids会相应增大。第七晶体管T7可以充分导通，从而对上拉节点PU充分降噪(复位)，进而解决低温环境下降噪晶体管(第七晶体管T7)沟道电流降低导致的上拉节点PU降噪不充分的问题，避免产生多次输出的现象，保证产品的正常工作。
第一下拉电路510可以实现为第八晶体管T8和第九晶体管T9。第八晶体管T8的栅极配置为和第一下拉控制节点PD_CN1连接，第八晶体管的第一极配置为和第二电压端VDDo连接，第八晶体管T8的第二极配置为和第一下拉节点PD1连接。第九晶体管T9的栅极配置为和上拉节点PU连接，第九晶体管T9的第一极配置为和第一下拉节点PD1连接，第九晶体管T9的第二极配置为和第一电压端VGL1连接。
第二下拉电路520可以实现为第十晶体管T10和第十一晶体管T11。第十晶体管T10的栅极配置为和第二下拉控制节点PD_CN2连接，第十晶体管T10的第一极配置为和第三电压端VDDe连接，第十晶体管T10的第二极配置为和第二下拉节点PD2连接。第十一晶体管T11的栅极配置为和上拉节点PU连接，第十一晶体管T11的第一极配置为和第二下拉节点PD2连接，第十一晶体管T11的第二极配置为和第一电压端VGL1连接。
第一下拉控制电路610可以实现为第十二晶体管T12和第十三晶体管T13。第十二晶体管T12的栅极与第一极连接，且配置为和第二电压端VDDo连接，第十二晶体管T12的第二极配置为和第一下拉控制节点PD_CN1连接。第十三晶体管T13的栅极配置为和上拉节点PU连接，第十三晶体管T13的第一极配置为和第一下拉控制节点PD_CN1连接，第十三晶体管T13的第二极配置为和第一电压端VGL1连接。
第二下拉控制电路620可以实现为第十四晶体管T14和第十五晶体管T15。第十四晶体管T14的栅极与第一极连接，且配置为和第三电压端VDDe连接，第十四晶体管T14的第二极配置为和第二下拉控制节点PD_CN2连接，第十五晶体管T15的栅极配置为和上拉节点PU连接，第十五晶体管T15的第一极配置为和第二下拉控制节点PD_CN2连接，第十五晶体管T15的第二极配置为和第一电压端VGL1连接。
上拉节点降噪电路700可以实现为第十六晶体管T16和第十七晶体管T17。第十六晶体管T16的栅极配置为和第一下拉节点PD1连接，第十六晶体管T16的第一极配置为和上拉节点PU连接，第十六晶体管T16的第二极配置为和第一电压端VGL1连接。第十七晶体管T17的栅极配置为和第二下拉节点PD2连接，第十七晶体管T17的第一极配置为和上拉节点PU连接，第十七晶体管T17的第二极配置为和第一电压端VGL1连接。当第一下拉节点PD1为有效电平(例如高电平)时，第十六晶体管T16导通，将上拉节点PU和第一电压端VGL1电连接，从而可以对上拉节点PU下拉以实现降噪。当第二下拉节点PD2为有效电平(例如高电平)时，第十七晶体管T17导通，同样可以对上拉节点PU进行降噪。
输出降噪电路800可以实现为第十八晶体管T18、第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21。第十八晶体管T18的栅极配置为和第一下拉节点PD1连接，第十八晶体管T18的第一极配置为和移位信号输出端OC连接，第十八晶体管T18的第二极配置为和第一电压端VGL1连接。第十九晶体管T19的栅极配置为和第二下拉节点PD2连接，第十九晶体管T19的第一极配置为和移位信号输出端OC连接，第十九晶体管T19的第二极配置为和第一电压端VGL1连接。第二十晶体管T20的栅极配置为和第一下拉节点PD1连接，第二十晶体管T20的第一极配置为和像素信号输出端Output连接，第二十晶体管T20的第二极配置为和第四电压端VGL2连接以接收第四电压。第二十一晶体管T21的栅极配置为和第二下拉节点PD2连接，第二十一晶体管T21的第一极配置为和像素信号输出端Output连接，第二十一晶体管T21的第二极配置为和第四电压端VGL2连接。
例如，第四电压端VGL2配置为保持输入直流低电平信号，将该直流低电平称为第四电压，以下各实施例与此相同，不再赘述。例如，第四电压端VGL2也可以连接到第一电压端VGL1，将第一电压作为第四电压。当第一下拉节点PD1为有效电平(例如高电平)时，第十八晶体管T18导通，将移位信号输出端OC和第一电压端VGL1电连接，从而可以对移位信号输出端OC下拉以实现降噪；第二十晶体管T20也导通，将像素信号输出端Output和第四电压端VGL2电连接，从而可以对像素信号输出端Output下拉以实现降噪。当第二下拉节点PD2为有效电平(例如高电平)时，第十九晶体管T19和第二十一晶体管T21导通，同样可以对移位信号输出端OC和像素信号输出端Output进行降噪。
第二上拉节点复位电路900可以实现为第二十二晶体管T22。第二十二晶体管T22的栅极配置为和第二复位端Re2连接以接收第二复位信号，第二十二晶体管T22的第一极配置为和上拉节点PU连接，第二十二晶体管T22的第二极配置为和第一电压端VGL1连接。当第二复位端Re2的第二复位信号为有效电平(例如高电平)时，第二十二晶体管T22导通，将上拉节点PU和第一电压端VGL1电连接，从而对上拉节点PU复位。
需要说明的是，本公开的各实施例中，第一电容C1、第二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1、第二电容C2和第三电容C3也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图。该移位寄存器单元10包括一个下拉电路500和一个下拉控制电路600，下拉电路500和下拉控制电路600的具体实现方式可以参照图6中所示的移位寄存器单元10的第一下拉电路510和第一下拉控制电路610的具体实现方式，此处不再赘述。相应地，该移位寄存器单元10也只包括一个下拉节点PD和一个下拉控制节点PD_CN。上拉节点降噪电路700可以实现为第十六晶体管T16，输出降噪电路800可以实现为第二十晶体管T20。该移位寄存器单元10的各个晶体管的连接方式与图6中所示的移位寄存器单元10类似，此处不再赘述。在该示例中，输出电路200包括一个输出端Out，该输出端Out既用于为级联的其他移位寄存器单元10提供输入信号，又用于为像素电路提供驱动信号。
需要注意的是，在本公开的各个实施例的说明中，复位控制节点H、上拉节点PU、第一下拉节点PD1、第二下拉节点PD2、下拉节点PD、第一下拉控制节点PD_CN1、第二下拉控制节点PD_CN2和下拉控制节点PD_CN并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。例如，本公开的实施例通过P型晶体管实现时，相应地调整信号或电压极性，而且在这种情况下术语“上拉”、“下拉”也分别涵盖了相应电平的绝对值降低、升高以实现相同的晶体管操作(例如导通、截止)。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature PolySilicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图8A为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图8A所示的信号时序图，对图6所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。
在图8A中以及下面的描述中，Con、Reset、CLK、Stan、Input、VDDo、VDDe、Output、OC等既用于表示相应的信号端，也用于表示相应的信号，以下各实施例与此相同，不再赘述。在图8A所示的第一阶段至第七阶段1-7中，该移位寄存器单元10可以分别进行如下操作。
在第一阶段1，复位控制信号端Con提供高电平信号，第一晶体管T1导通。基准信号端Stan连接到时钟信号端CLK，将时钟信号作为基准信号，此时基准信号为高电平。由于第一电容C1的自举作用，第一电容C1的第二极的电平被抬高至工作电平并对复位控制节点H充电，使复位控制节点H的电平为工作电平。工作电平的幅度A2大于基准信号的幅度A1(即工作电平高于基准信号的电平)，A2与A1的大小关系如图8B所示。第七晶体管T7在复位控制节点H的工作电平的作用下充分导通，从而对上拉节点PU进行复位。第二电压端VDDo提供高电平信号，第十二晶体管T12导通，使第一下拉控制节点PD_CN1为高电平。第八晶体管T8导通，使第一下拉节点PD1为高电平，控制第十六晶体管T16、第十八晶体管T18和第二十晶体管T20导通，从而分别对上拉节点PU、移位信号输出端OC、像素信号输出端Output降噪。此时，第二下拉节点PD2为低电平。
在第二阶段2，复位子信号端Reset提供高电平信号，第二晶体管T2和第三晶体管T3导通，从而对第一晶体管T1的栅极和复位控制节点H复位，使第一晶体管T1和第七晶体管T7截止。输入端Input提供高电平信号，第四晶体管T4导通，上拉节点PU被充电至第一电平(高电平)。第五晶体管T5和第六晶体管T6均导通，将时钟信号端CLK的时钟信号分别输出至移位信号输出端OC和像素信号输出端Output。此时，时钟信号为低电平，因此移位信号输出端OC和像素信号输出端Output输出低电平。第十三晶体管T13和第九晶体管T9均导通。由于第十二晶体管T12和第十三晶体管T13串联分压，第一下拉控制节点PD_CN1被下拉至低电平。第八晶体管T8截止，第一下拉节点PD1被导通的第九晶体管T9下拉至低电平。第十六晶体管T16、第十八晶体管T18和第二十晶体管T20均截止。
在第三阶段3，复位子信号端Reset继续提供高电平信号，第二晶体管T2和第三晶体管T3保持导通，使第一晶体管T1和第七晶体管T7保持截止。时钟信号端CLK的时钟信号变为高电平，上拉节点PU的电位因时钟信号耦合作用而进一步升高，第五晶体管T5和第六晶体管T6充分导通，时钟信号的高电平输出至移位信号输出端OC和像素信号输出端Output。第一下拉节点PD1保持为低电平，第十六晶体管T16、第十八晶体管T18和第二十晶体管T20保持截止，不会对输出产生影响。
在第四阶段4，第三电压端VDDe提供高电平信号，第二电压端VDDo提供低电平信号。第十五晶体管T15和第十一晶体管T11在上拉节点PU的高电平的作用下均导通。第十四晶体管T14导通。由于第十四晶体管T14和第十五晶体管T15串联分压，第二下拉控制节点PD_CN2为低电平。第十晶体管T10截止，第二下拉节点PD2在导通的第十一晶体管T11的作用下处于低电平。第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21均截止。此时，第一下拉节点PD1保持为低电平。
在第五阶段5，时钟信号端CLK的时钟信号变为低电平，上拉节点PU的电位因时钟信号耦合作用而有所降低但仍然为高电平，第五晶体管T5和第六晶体管T6保持导通，时钟信号的低电平输出至移位信号输出端OC和像素信号输出端Output。
在第六阶段6，第二复位端Re2提供高电平信号(图8A中未示出)，第二十二晶体管T22导通，将上拉节点PU的电平下拉至低电平。第十一晶体管T11和第十五晶体管T15截止。在第六阶段6的初始时刻，第三电压端VDDe提供高电平信号，第二下拉控制节点PD_CN2被第十四晶体管T14上拉至高电平，第十晶体管T10导通，将第二下拉节点PD2上拉至高电平。第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21均导通，从而分别对上拉节点PU、移位信号输出端OC、像素信号输出端Output降噪。在第六阶段6，第二电压端VDDo和第三电压端VDDe交替提供高电平信号，使第一下拉节点PD1和第二下拉节点PD2交替为高电平，从而对上拉节点PU、移位信号输出端OC、像素信号输出端Output持续降噪。
在第七阶段7，复位控制信号端Con提供高电平信号，第一晶体管T1导通。基准信号(时钟信号)提供持续的高电平信号。由于第一电容C1的自举作用，第一电容C1的第二极的电平被抬高至工作电平并对复位控制节点H充电，使复位控制节点H的电平为工作电平。工作电平的幅度A2大于基准信号的幅度A1(即工作电平高于基准信号的电平)。第七晶体管T7在复位控制节点H的工作电平的作用下充分导通，从而对上拉节点PU进行复位(降噪)。
例如，第一阶段1为一帧图像扫描开始前的阶段，第七阶段7为一帧图像扫描结束后的阶段。在本公开的各实施例中，可以在第一阶段1和第七阶段7中均使复位控制信号端Con提供高电平信号，从而在一帧图像扫描开始前和结束后均对上拉节点PU进行充分复位(降噪)；也可以仅在第七阶段7使复位控制信号端Con提供高电平信号，从而仅在一帧图像扫描结束后对上拉节点PU进行充分复位(降噪)。例如，当时钟信号端CLK的时钟信号复用为基准信号端Stan的基准信号时，在一帧图像的扫描时段t2，使时钟信号为周期脉冲；在其余时段(例如一帧图像扫描开始前的时段t1和结束后的时段t3)，使时钟信号保持输入高电平信号，以便于在第一阶段1和第七阶段7对第一电容C1的第二极的电平进行抬升。
需要说明的是，本公开的各实施例中，当各个晶体管为P型晶体管且控制晶体管导通的有效电平为低电平(该低电平大于0V)时，需要使时钟信号在一帧图像扫描开始前的时段t1和结束后的时段t3保持输入低电平信号，以便于在第一阶段1和第七阶段7对第一电容C1的第二极的电平进行拉低，使该电平低于时钟信号的低电平。
本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。该栅极驱动电路可对上拉节点充分降噪，解决低温环境下降噪晶体管沟道电流降低导致的上拉节点降噪不充分的问题，从而避免产生多次输出的现象，保证产品的正常工作。
图9为本公开一实施例提供的一种栅极驱动电路的示意框图。参考图9，该栅极驱动电路20包括多个级联的移位寄存器单元(SR1-SR6等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。
例如，每个移位寄存器单元具有输入端Input、时钟信号端CLK、基准信号端Stan、复位控制信号端Con、复位子信号端Reset、第二复位端Re2、移位信号输出端OC和像素信号输出端Output等。例如，每一级移位寄存器单元的基准信号端Stan与时钟信号端CLK连接。例如，除前三级以外，第s级移位寄存器单元的输入端Input与第s-3级移位寄存器单元的移位信号输出端OC连接，s为大于3的整数。例如，除最后四级以外，第m级移位寄存器单元的第二复位端Re2与第m+4级移位寄存器单元的移位信号输出端OC连接，m为大于0的整数。例如，前三级移位寄存器单元的输入端Input与触发信号线STV1连接。例如，最后四级移位寄存器单元的第二复位端Re2与另行提供的复位信号线连接。例如，每一级移位寄存器单元的复位控制信号端Con与复位控制信号线STV0连接，每一级移位寄存器单元的复位子信号端Reset与触发信号线STV1连接。每一级移位寄存器单元的像素信号输出端Output与对应行的像素单元连接，以向该行像素单元输出驱动信号。
例如，该栅极驱动电路20还包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6。各级移位寄存器单元与上述各时钟信号线的连接方式如下并以此类推。
第6n-5级移位寄存器单元(例如，图中第一级移位寄存器单元SR1)的时钟信号端CLK和第一时钟信号线CLK1连接，第6n-4级移位寄存器单元(例如，图中第二级移位寄存器单元SR2)的时钟信号端CLK和第二时钟信号线CLK2连接，第6n-3级移位寄存器单元(例如，图中第三级移位寄存器单元SR3)的时钟信号端CLK和第三时钟信号线CLK3连接，第6n-2级移位寄存器单元(例如，图中第四级移位寄存器单元SR4)的时钟信号端CLK和第四时钟信号线CLK4连接，第6n-1级移位寄存器单元(例如，图中第五级移位寄存器单元SR5)的时钟信号端CLK和第五时钟信号线CLK5连接，第6n级移位寄存器单元(例如，图中第六级移位寄存器单元SR6)的时钟信号端CLK和第六时钟信号线CLK6连接。这里，n为大于0的整数。
例如，该栅极驱动电路20还可以包括时序控制器T-CON，时序控制器T-CON例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器T-CON还可以配置为提供复位控制信号和复位子信号等。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多或更少的时钟信号。例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号。
例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的像素信号输出端Output可以配置为依序和多行栅线连接，以用于输出驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。
图10为本公开一实施例提供的一种栅极驱动电路的信号时序图，该信号时序图为图9中所示的栅极驱动电路20的时序，该栅极驱动电路20中的移位寄存器单元为图6中所示的移位寄存器单元10。栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的相应描述，这里不再赘述。
栅极驱动电路20在一帧图像扫描时逐行输出，直至最后一行输出后完成一帧图像的显示。在一帧图像扫描结束后，复位控制信号线STV0提供高电平信号，从而对每一级移位寄存器单元的上拉节点PU进行充分复位(降噪)。第一至第六时钟信号线CLK1-CLK6在一帧图像扫描时提供周期脉冲，且各个时钟信号的相位依次延迟有效脉宽的1/3。第一至第六时钟信号线CLK1-CLK6在一帧图像扫描结束后提供高电平信号，以使第一电容C1的第二极的电平相对于该高电平信号进一步抬高，从而达到工作电平。第一至第六级移位寄存器单元SR1-SR6的像素信号输出端Output的输出信号Out1-Out6的波形依次重叠有效脉宽的1/3。该栅极驱动电路20的输出信号Out1-Out6有重叠，因此可以实现预充电功能，可缩短像素电路的充电时间，有利于实现高刷新率。
需要说明的是，本公开的各实施例中，栅极驱动电路20不局限于图9中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，第一至第六级移位寄存器单元SR1-SR6的像素信号输出端Output的输出信号Out1-Out6的波形重叠部分也会相应变化，以满足多种应用需求。
本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。该显示装置中的栅极驱动电路可对上拉节点充分降噪，解决低温环境下降噪晶体管沟道电流降低导致的上拉节点降噪不充分的问题，从而避免产生多次输出的现象，保证产品的正常工作。
图11为本公开一实施例提供的一种显示装置的示意框图。参考图11，显示装置30包括栅极驱动电路20，栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为液晶面板、液晶电视、显示器、有机发光二极管(Organic Light-EmittingDiode,OLED)面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
例如，在一个示例中，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括根据多条扫描线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器3010用于驱动多条扫描线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。
例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元10的像素信号输出端Output与多条扫描线GL对应连接。多条扫描线GL与排列为多行的像素单元P对应连接。栅极驱动电路20中的各级移位寄存器单元10的像素信号输出端Output依序输出信号到多条扫描线GL，以使显示面板3000中的多行像素单元P实现逐行扫描。例如，栅极驱动器3010可以实现为半导体芯片，也可以集成在显示面板3000中以构成GOA电路。
例如，数据驱动器3030使用参考伽玛电压根据源自定时控制器3020的多个数据控制信号DCS将从定时控制器3020输入的数字图像数据RGB转换成数据信号。数据驱动器3030向多条数据线DL提供转换的数据信号。例如，数据驱动器3030可以实现为半导体芯片。
例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。
该显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例所述的移位寄存器单元10。利用该驱动方法，可以对上拉节点充分降噪，解决低温环境下降噪晶体管沟道电流降低导致的上拉节点降噪不充分的问题，从而避免产生多次输出的现象，保证产品的正常工作。
例如，在一个示例中，该移位寄存器单元10的驱动方法包括如下操作：
在输入阶段(即前述的第二阶段2)，输入电路100响应于输入信号对上拉节点PU充电至第一电平，输出电路200输出时钟信号的低电平至输出端Out；
在输出阶段(即前述的第三阶段3和第四阶段4)，输出电路200输出时钟信号的高电平至输出端Out；
在第一复位阶段(即前述的第一阶段1或第七阶段7)，复位控制电路400响应于复位控制信号和基准信号向第一上拉节点复位电路300输入第一复位信号Re1，以开启第一上拉节点复位电路300，使得第一上拉节点复位电路300对上拉节点PU进行复位。
例如，在一个示例中，时钟信号和基准信号为同一个信号，且在输入阶段和输出阶段为周期脉冲，在第一复位阶段为高电平或低电平信号。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种移位寄存器单元，包括输入电路、输出电路、第一上拉节点复位电路和复位控制电路；其中，
所述输入电路配置为响应于输入信号对上拉节点进行充电；
所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；
所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；
所述复位控制电路配置为响应于复位控制信号和基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路。
2.根据权利要求1所述的移位寄存器单元，其中，所述复位控制电路还配置为使得所述第一复位信号的电平的幅度大于所述基准信号的电平的幅度。
3.根据权利要求2所述的移位寄存器单元，其中，所述复位控制电路包括：
驱动子电路，配置为根据所述复位控制信号和所述基准信号对复位控制节点进行充电，并将所述复位控制节点的电平作为所述第一复位信号；
复位子电路，配置为响应于复位子信号对所述复位控制节点和所述驱动子电路进行复位。
4.根据权利要求3所述的移位寄存器单元，其中，
所述驱动子电路包括第一电容和第一晶体管，所述第一电容的第一极配置为和复位控制信号端连接以接收所述复位控制信号，所述第一电容的第二极配置为和基准信号端连接以接收所述基准信号，所述第一晶体管的栅极配置为和所述第一电容的第一极连接，所述第一晶体管的第一极配置为和所述第一电容的第二极连接，所述第一晶体管的第二极配置为和所述复位控制节点连接；
所述复位子电路包括第二晶体管和第三晶体管，所述第二晶体管的栅极配置为和复位子信号端连接以接收所述复位子信号，所述第二晶体管的第一极配置为和所述第一晶体管的栅极连接，所述第二晶体管的第二极配置为和第一电压端连接以接收第一电压，所述第三晶体管的栅极配置为和所述复位子信号端连接以接收所述复位子信号，所述第三晶体管的第一极配置为和所述复位控制节点连接，所述第三晶体管的第二极配置为和所述第一电压端连接。
5.根据权利要求4所述的移位寄存器单元，其中，所述基准信号端与时钟信号端连接以接收所述时钟信号作为所述基准信号。
6.根据权利要求1-5任一所述的移位寄存器单元，还包括第一下拉电路、第二下拉电路、第一下拉控制电路、第二下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，
所述第一下拉电路配置为在所述上拉节点和第一下拉控制节点的电平的控制下，对第一下拉节点的电平进行控制；
所述第二下拉电路配置为在所述上拉节点和第二下拉控制节点的电平的控制下，对第二下拉节点的电平进行控制；
所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述第一下拉控制节点的电平进行控制；
所述第二下拉控制电路配置为在所述上拉节点的电平的控制下，对所述第二下拉控制节点的电平进行控制；
所述上拉节点降噪电路配置为在所述第一下拉节点或所述第二下拉节点的电平的控制下，对所述上拉节点进行降噪；
所述输出降噪电路配置为在所述第一下拉节点或所述第二下拉节点的电平的控制下，对所述输出端进行降噪。
7.根据权利要求6所述的移位寄存器单元，其中，所述输入电路包括第四晶体管；
所述第四晶体管的栅极与第一极连接且配置为和输入端连接以接收所述输入信号，所述第四晶体管的第二极配置为和所述上拉节点连接。
8.根据权利要求6所述的移位寄存器单元，其中，所述输出电路的输出端包括至少一个移位信号输出端和至少一个像素信号输出端。
9.根据权利要求8所述的移位寄存器单元，其中，所述输出电路包括第五晶体管、第六晶体管和第二电容；
所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第五晶体管的第二极配置为和所述移位信号输出端连接；
所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和所述时钟信号端连接以接收所述时钟信号，所述第六晶体管的第二极配置为和所述像素信号输出端连接；
所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第五晶体管的第二极连接。
10.根据权利要求3-5任一所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括第七晶体管；
所述第七晶体管的栅极配置为和所述复位控制节点连接，所述第七晶体管的第一极配置为和所述上拉节点连接，所述第七晶体管的第二极配置为和第一电压端连接以接收第一电压。
11.根据权利要求6所述的移位寄存器单元，其中，
所述第一下拉电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极配置为和所述第一下拉控制节点连接，所述第八晶体管的第一极配置为和第二电压端连接以接收第二电压，所述第八晶体管的第二极配置为和所述第一下拉节点连接，所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述第一下拉节点连接，所述第九晶体管的第二极配置为和第一电压端连接以接收第一电压；
所述第二下拉电路包括第十晶体管和第十一晶体管，所述第十晶体管的栅极配置为和所述第二下拉控制节点连接，所述第十晶体管的第一极配置为和第三电压端连接以接收第三电压，所述第十晶体管的第二极配置为和所述第二下拉节点连接，所述第十一晶体管的栅极配置为和所述上拉节点连接，所述第十一晶体管的第一极配置为和所述第二下拉节点连接，所述第十一晶体管的第二极配置为和所述第一电压端连接。
12.根据权利要求6所述的移位寄存器单元，其中，
所述第一下拉控制电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的栅极与第一极连接且配置为和第二电压端连接以接收第二电压，所述第十二晶体管的第二极配置为和所述第一下拉控制节点连接，所述第十三晶体管的栅极配置为和所述上拉节点连接，所述第十三晶体管的第一极配置为和所述第一下拉控制节点连接，所述第十三晶体管的第二极配置为和第一电压端连接以接收第一电压；
所述第二下拉控制电路包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极与第一极连接且配置为和第三电压端连接以接收第三电压，所述第十四晶体管的第二极配置为和所述第二下拉控制节点连接，所述第十五晶体管的栅极配置为和所述上拉节点连接，所述第十五晶体管的第一极配置为和所述第二下拉控制节点连接，所述第十五晶体管的第二极配置为和所述第一电压端连接。
13.根据权利要求6所述的移位寄存器单元，其中，所述上拉节点降噪电路包括第十六晶体管和第十七晶体管；
所述第十六晶体管的栅极配置为和所述第一下拉节点连接，所述第十六晶体管的第一极配置为和所述上拉节点连接，所述第十六晶体管的第二极配置为和第一电压端连接以接收第一电压；
所述第十七晶体管的栅极配置为和所述第二下拉节点连接，所述第十七晶体管的第一极配置为和所述上拉节点连接，所述第十七晶体管的第二极配置为和所述第一电压端连接。
14.根据权利要求8所述的移位寄存器单元，其中，所述输出降噪电路包括第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；
所述第十八晶体管的栅极配置为和所述第一下拉节点连接，所述第十八晶体管的第一极配置为和所述移位信号输出端连接，所述第十八晶体管的第二极配置为和第一电压端连接以接收第一电压；
所述第十九晶体管的栅极配置为和所述第二下拉节点连接，所述第十九晶体管的第一极配置为和所述移位信号输出端连接，所述第十九晶体管的第二极配置为和所述第一电压端连接；
所述第二十晶体管的栅极配置为和所述第一下拉节点连接，所述第二十晶体管的第一极配置为和所述像素信号输出端连接，所述第二十晶体管的第二极配置为和第四电压端连接以接收第四电压；
所述第二十一晶体管的栅极配置为和所述第二下拉节点连接，所述第二十一晶体管的第一极配置为和所述像素信号输出端连接，所述第二十一晶体管的第二极配置为和所述第四电压端连接。
15.根据权利要求6所述的移位寄存器单元，还包括第二上拉节点复位电路；其中，
所述第二上拉节点复位电路配置为响应于第二复位信号对所述上拉节点进行复位。
16.根据权利要求15所述的移位寄存器单元，其中，所述第二上拉节点复位电路包括第二十二晶体管；
所述第二十二晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第二十二晶体管的第一极配置为和所述上拉节点连接，所述第二十二晶体管的第二极配置为和第一电压端连接以接收第一电压。
17.一种栅极驱动电路，包括如权利要求1-16任一所述的移位寄存器单元。
18.一种显示装置，包括如权利要求17所述的栅极驱动电路。
19.一种如权利要求1所述的移位寄存器单元的驱动方法，包括：
输入阶段，所述输入电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；
输出阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；
第一复位阶段，所述复位控制电路响应于所述复位控制信号和所述基准信号向所述第一上拉节点复位电路输入所述第一复位信号，以开启所述第一上拉节点复位电路，使得所述第一上拉节点复位电路对所述上拉节点进行复位。
20.根据权利要求19所述的移位寄存器单元的驱动方法，其中，所述时钟信号和所述基准信号为同一个信号，且在所述输入阶段和所述输出阶段为周期脉冲，在所述第一复位阶段为高电平或低电平信号。
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