CN111933072A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本说明书一个或多个实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括：上拉节点控制模块，被配置为根据输入信号、第一电平信号及复位信号控制上拉节点的电位；第一下拉节点控制模块，被配置为根据第一电平信号、上拉节点的电位及第一控制信号控制第一下拉节点的电位；信号输出模块，被配置为根据上拉节点的电位及第二控制信号输出输出信号；第一复位模块，被配置为根据复位信号、第一控制信号控制第一下拉节点的电位，以根据第一下拉节点的电位控制上拉节点控制模块对上拉节点进行复位。本说明书实施例能够解决因下拉节点复位较慢影响上拉节点的电位，使得随着级联的推移导致的输出异常的问题。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本说明书一个或多个实施例涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

GOA(Gate Drivre ON Array，阵列基板上栅极驱动)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。

GOA结构就是在阵列基板上用若干TFT(薄膜晶体管)和电容制作出栅极驱动电路，本质是一种移位寄存器，其通过重复单元上下级联，实现对逐行信号的开启和复位。

但是，本发明的发明人在实现本发明时，发现现有技术的GOA结构至少具有以下问题：

随着工作时间的推移或者信赖性测试后，GOA电路的下拉节点PD复位速度较慢，这会影响上拉节点PU的电位；而上拉节点PU和下拉节点PD存在相互竞争关系，使得在下一个时钟信号到来时，随着级联的推移，栅极输出电路的输出异常，例如产生多输出(Multi)。

发明内容

有鉴于此，本说明书一个或多个实施例的目的在于提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，以解决因下拉节点复位较慢影响上拉节点的电位，使得随着级联的推移导致的输出异常的问题。

基于上述目的，本说明书一个或多个实施例提供了一种移位寄存器单元，包括：

上拉节点控制模块，被配置为：根据输入信号、第一电平信号以及复位信号控制上拉节点的电位；

第一下拉节点控制模块，被配置为：根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位；

信号输出模块，被配置为：根据所述上拉节点的电位以及第二控制信号输出输出信号；以及，

第一复位模块，被配置为：根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位。

可选的，所述上拉节点控制模块包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的控制极以及第一极接收所述输入信号，所述第一晶体管的第二极与所述上拉节点连接；

所述第二晶体管的控制极接收所述复位信号，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极接收所述第一电平信号；

所述第三晶体管的控制极与所述第一下拉节点连接，所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的第二极接收所述第一电平信号。

可选的，所述上拉节点控制模块还包括第四晶体管；

所述第四晶体管的控制极接收所述输入信号，所述第四晶体管的第一极与所述第一下拉节点连接，所述第四晶体管的第二极接收所述第一电平信号。

可选的，所述第一下拉节点控制模块包括：

第一下拉控制节点控制子模块，被配置为：根据所述第一电平信号和所述第一控制信号控制第一下拉控制节点的电位；以及，

第一下拉节点控制子模块，被配置为：根据所述第一下拉控制节点的电位、所述第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位。

可选的，所述第一下拉控制节点控制子模块包括第五晶体管以及第六晶体管，所述第一下拉节点控制子模块包括第七晶体管以及第八晶体管；

所述第五晶体管的控制极和第一极接收所述第一控制信号，所述第五晶体管的第二极与所述第一下拉控制节点连接；

所述第六晶体管的控制极与所述上拉节点连接，所述第六晶体管的第一极与所述第一下拉控制节点连接，所述第六晶体管的第二极接收所述第一电平信号；

所述第七晶体管的控制极与所述第一下拉控制节点连接，所述第七晶体管的第一极接收所述第一控制信号，所述第七晶体管的第二极与所述第一下拉节点连接；

所述第八晶体管的控制极与所述上拉节点连接，所述第八晶体管的第一极与所述第一下拉节点连接，所述第八晶体管的第二极接收所述第一电平信号。

可选的，所述第一复位模块包括第九晶体管；

所述第九晶体管的控制极接收所述复位信号，所述第九晶体管的第一极接收所述第一控制信号，所述第九晶体管的第二极与所述第一下拉节点连接。

可选的，所述信号输出模块包括第十晶体管以及电容；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极接收所述第二控制信号，所述第十晶体管的第二极输出所述输出信号；

所述电容的一端与所述上拉节点连接，所述电容的另一端与所述第十晶体管的第二极连接。

可选的，所述信号输出模块还包括第十一晶体管；

所述第十一晶体管的控制极与所述第一下拉节点连接，所述第十一晶体管的第一极与所述第十晶体管的第二极连接，所述第十一晶体管的第二极接收第二电平信号第二电平信号。

可选的，还包括：

第二下拉节点控制模块，被配置为：根据第一电平信号、所述上拉节点的电位以及第三控制信号第三控制信号控制第二下拉节点的电位；

第二复位模块，被配置为：根据所述复位信号、所述第三控制信号第三控制信号控制所述第二下拉节点的电位，以根据所述第二下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位；

其中，所述第一控制信号和所述第三控制信号第三控制信号的其中之一处于工作电压。

可选的，所述第二下拉节点控制模块包括：

第二下拉控制节点控制子模块，被配置为：根据所述第一电平信号和所述第三控制信号第三控制信号控制第二下拉控制节点的电位；以及，

第二下拉节点控制子模块，被配置为：根据所述第二下拉控制节点的电位、所述第一电平信号、所述上拉节点的电位以及第三控制信号第三控制信号控制第二下拉节点的电位。

可选的，所述第二下拉控制节点控制子模块包括第十二晶体管以及第十三晶体管，所述第二下拉节点控制子模块包括第十四晶体管以及第十五晶体管；

所述第十二晶体管的控制极和第一极接收所述第三控制信号第三控制信号，所述第十二晶体管的第二极与所述第二下拉控制节点连接；

所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第一极与所述第二下拉控制节点连接，所述第十三晶体管的第二极接收所述第一电平信号；

所述第十四晶体管的控制极与所述第二下拉控制节点连接，所述第十四晶体管的第一极接收所述第三控制信号第三控制信号，所述第十四晶体管的第二极与所述第二下拉节点连接；

所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述第二下拉节点连接，所述第十五晶体管的第二极接收所述第一电平信号。

可选的，所述第二复位模块包括第十六晶体管；

所述第十六晶体管的控制极接收所述复位信号，所述第十六晶体管的第一极接收所述第三控制信号第三控制信号，所述第十六晶体管的第二极与所述第二下拉节点连接。

可选的，所述上拉节点控制模块还包括第十七晶体管以及第十八晶体管，所述信号输出模块还包括第十九晶体管；

所述第十七晶体管的控制极接收所述输入信号，所述第十七晶体管的第一极与所述第二下拉节点连接，所述第十七晶体管的第二极接收所述第一电平信号；

所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述上拉节点连接，所述第十八晶体管的第二极接收所述第一电平信号；

所述第十九晶体管的控制极与所述第二下拉节点连接，所述第十九晶体管的第一极与所述第十晶体管的第二极连接，所述第十九晶体管的第二极接收第二电平信号第二电平信号。

可选的，还包括进位输出模块，所述进位输出模块包括第二十晶体管、第二十一晶体管以及第二十二晶体管；

所述第二十晶体管的控制极与所述上拉节点连接，所述第二十晶体管的第一极接收所述第二控制信号，所述第二十晶体管的第二极输出进位输出信号；

所述第二十一晶体管的控制极与所述第一下拉节点连接，所述第二十一晶体管的第一极与所述第二十晶体管的第二极连接，所述第二十一晶体管的第二极接收所述第一电平信号；

所述第二十二晶体管的控制极与所述第二下拉节点连接，所述第二十二晶体管的第一极与所述第二十晶体管的第二极连接，所述第二十二晶体管的第二极接收所述第一电平信号。

本说明书一个或多个实施例提供了一种移位寄存器单元的驱动方法，用于驱动如上述任一项所述的移位寄存器单元，包括：

上拉节点控制模块根据输入信号、第一电平信号以及复位信号控制上拉节点的电位；

第一下拉节点控制模块根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位；

信号输出模块根据所述上拉节点的电位以及第二控制信号输出输出信号；

第一复位模块根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位。

本说明书一个或多个实施例提供了一种栅极驱动电路，包括至少多个级联的上述任一项实施例所述的移位寄存器单元，第n级移位寄存器单元的信号输入端与第(n-k)级移位寄存器单元的信号输出端连接，第n级移位寄存器单元的第一复位模块与第(n+k)级移位寄存器单元的信号输出端连接。

本说明书一个或多个实施例提供了一种阵列基板，包括如上述实施例所述的栅极驱动电路。

本说明书一个或多个实施例提供了一种显示装置，包括如上述实施例所述的阵列基板。

从上面所述可以看出，本说明书一个或多个实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，通过增加第一复位模块，使得第一复位模块在接收到复位信号后迅速开始工作从而将第一下拉节点的电压迅速拉高，从而控制上拉节点控制模块以最短的时间打开，对上拉节点进行放电拉低，从而在上拉节点拉低和第一下拉节点拉高的复位相互竞争的过程中，增加第一下拉节点的复位能力，降低第一下拉节点的tr时间，避免因第一下拉节点复位不及时以及上拉节点因复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性。

附图说明

为了更清楚地说明本说明书一个或多个实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书一个或多个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本说明书一个或多个实施例所述移位寄存器单元的第一等效电路示意图；

图2为本说明书一个或多个实施例所述移位寄存器单元的第一电路示意图；

图3为本说明书一个或多个实施例所述移位寄存器单元的第二等效电路示意图；

图4为本说明书一个或多个实施例所述移位寄存器单元的第三等效电路示意图；

图5为本说明书一个或多个实施例所述移位寄存器单元的第四等效电路示意图；

图6为本说明书一个或多个实施例所述移位寄存器单元的第五等效电路示意图；

图7为本说明书一个或多个实施例所述移位寄存器单元的驱动方法的流程示意图；

图8为本说明书一个或多个实施例的时序示意图；

图9为本说明书一个或多个实施例所述栅极驱动电路的第一等效电路示意图；

图10为本说明书一个或多个实施例所述栅极驱动电路的第二等效电路示意图；

图11为本说明书一个或多个实施例所述栅极驱动电路的一个仿真示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

需要说明的是，除非另外定义，本说明书一个或多个实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本说明书一个或多个实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

以TPC(Tablet Personal Computer，平板电脑)和NB(notebook，触控笔记本电脑)产品为例，极致窄边框和高刷新率是目前的发展趋势，然而极致窄边框和信赖性、高刷新率是不可兼得：极致窄边框要求同等条件下GOA越少越好、越小越好；而实际情况是GOA数量越少，其功能性和信赖性难以保证；GOA越小，其高刷新率很难保证。因此不同客户对于窄边框和信赖性、高刷新率有不同的倾斜。对于某款TPC产品，其实际上出现一种高温信赖性不良的现象，即：高温信赖性后，在PU拉低后，PD tr很大，也就是PD点电压很难恢复到被拉低前的电压水平，因此导致PU降噪不充分，产品mutli不良。

基于上述原因，本说明书一个或多个实施例提供一种移位寄存器单元，用以解决上述问题。图1为本说明书所述移位寄存器单元的一个等效电路图。如图1所示，移位寄存器单元包括：

上拉节点控制模块1，被配置为：根据输入信号、第一电平信号以及复位信号控制上拉节点的电位。如图1所示，上拉节点控制模块1分别与信号输入端INPUT、第一电平信号端VGL1、复位信号输入端RESET以及上拉节点PU连接，并通过信号输入端INPUT输入的输入信号、第一电平信号端VGL1输入的第一电平信号以及复位信号输入端RESET输入的复位信号控制上拉节点PU的电位。

第一下拉节点控制模块2，被配置为：根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点PDo的电位。如图1所述，第一下拉节点控制模块2分别与第一电平信号端VGL1、第一控制信号输入端VDDo以及第一下拉节点PDo连接，并通过第一电平信号端VGL1输入的第一电平信号以及第一控制信号输入端VDDo输入的第一控制信号控制第一下拉节点PDo的电位。

信号输出模块3，被配置为：根据所述上拉节点的电位以及第二控制信号输出输出信号。如图1所示，信号输出模块3与第二控制信号输入端CLK以及上拉节点PU连接，并根据上拉节点PU的电位的控制基于第二控制信号输入端CLK输入的第二控制信号生成输出信号输出至信号输出端OUTPUT。

第一复位模块4，被配置为：根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块1对所述上拉节点进行复位。如图1所示，第一复位模块4分别与复位信号输入端RESET、第一控制信号输入端VDDo以及第一下拉节点PDo连接。在进行复位时，通过复位信号输入端RESET输入的复位信号以及第一控制信号输入端VDDo输入的第一控制信号控制第一下拉节点PDo的电位，以使得根据第一下拉节点PDo的电位控制上拉节点控制模块1对上拉节点PU进行复位。

在本实施例中，通过增加第一复位模块，使得第一复位模块在接收到复位信号后迅速开始工作从而将第一下拉节点PDo的电压迅速拉高，从而控制上拉节点控制模块1以最短的时间打开，对上拉节点PU进行放电拉低，从而在上拉节点PU拉低和第一下拉节点PDo拉高的复位相互竞争的过程中，增加第一下拉节点PDo的复位能力，降低第一下拉节点PDo的tr时间，避免因第一下拉节点PDo复位不及时以及上拉节点PU因复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性。

可选的，将上述实施例中的移位寄存器单元应用到GOA产品中，能够避免因下拉节点复位不及时以及上拉节点复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性，有利于产品性能的提升。

在本说明书一个或多个实施例中，如图2所示，所述上拉节点控制模块1包括第一晶体管M1、第二晶体管M2以及第三晶体管M3。其中，第一晶体管M1的控制极以及第一极接收所述输入信号，第一晶体管M1的第二极与所述上拉节点PU连接；第二晶体管M2的控制极接收复位信号，第二晶体管M2的第一极与上拉节点PU连接，第二晶体管M2的第二极接收第一电平信号；第三晶体管M3的控制极与第一下拉节点PDo连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极接收第一电平信号。

在本实施例中，由于第一晶体管M1的控制极以及第一极均与信号输入端INPUT连接，输入信号输入后可控制第一晶体管M1开启，输入信号可通过第一晶体管M1为上拉节点PU充电。第二晶体管M2的控制极与复位信号输入端RESET连接，通过输入的复位信号可控制第二晶体管M2开启，使得上拉节点PU通过第二晶体管M2与第一电平信号端VGL1连接，因此第二晶体管M2开启后可以通过第二晶体管M2以及第一电平信号端VGL1为上拉节点PU放电。第三晶体管M3的控制极与第一下拉节点PDo连接，通过第一下拉节点PDo的电位控制第三晶体管M3开启后，上拉节点PU通过第三晶体管M3与第一电平信号端VGL1连接，通过第三晶体管M3将上拉节点PU拉低放电。

在上述实施例中，移位寄存器单元实现信号输出时，第一复位模块不工作，不影响信号输出结果；当需要进行复位时，基于输入的复位信号以及第一控制信号控制第一下拉节点PDo的电位，将第一下拉节点PDo的电压迅速拉高，从而控制第三晶体管M3以最短的时间打开，对上拉节点PU进行放电拉低，降低下拉节点复位不及时对级联电路的影响。

可选的，如图2所示，上拉节点控制模块还包括第四晶体管M4。其中，第四晶体管M4的控制极接收输入信号，第四晶体管M4的第一极与第一下拉节点PDo连接，第四晶体管M4的第二极接收第一电平信号。

在上述实施例中，第四晶体管M4的控制极与信号输入端INPUT连接，当信号输入端INPUT输入有效的输入信号时，第四晶体管M4开启，第一下拉节点PDo通过第四晶体管M4与第一电平信号端VGL1连接，从而可以对第一下拉节点PDo进行放电。

在本说明书一个或多个实施例中，如图3所示，所述第一下拉节点控制模块2包括第一下拉控制节点控制子模块21以及第一下拉节点控制子模块22。其中，第一下拉控制节点控制子模块21被配置为：根据所述第一电平信号和所述第一控制信号控制第一下拉控制节点PD_CNo的电位；第一下拉节点控制子模块22被配置为：根据所述第一下拉控制节点PD_CNo的电位、所述第一电平信号、所述上拉节点PU的电位以及第一控制信号控制第一下拉节点PDo的电位。

如图3所示，第一下拉控制节点控制子模块21分别与第一电平信号端VGL1、第一控制信号输入端VDDo以及第一下拉控制节点PD_CNo连接，当第一控制信号输入端VDDo输入第一控制信号后，第一下拉控制节点控制子模块21可以根据该第一控制信号以及第一电平信号控制第一下拉控制节点PD_CNo的电位；第一下拉节点控制子模块22分别与第一电平信号端VGL1、第一控制信号输入端VDDo、第一下拉控制节点PD_CNo以及第一下拉节点PDo连接，从而可以根据输入的第一控制信号、第一下拉控制节点PD_CNo的电位以及第一电平信号控制第一下拉节点PDo的电位。

可选的，如图2所示，所述第一下拉控制节点控制子模块21包括第五晶体管M5以及第六晶体管M6，所述第一下拉节点控制子模块22包括第七晶体管M7以及第八晶体管M8。其中，

所述第五晶体管M5的控制极和第一极分别接收所述第一控制信号，所述第五晶体管M5的第二极与所述第一下拉控制节点PD_CNo连接；所述第六晶体管M6的控制极与所述上拉节点PU连接，所述第六晶体管M6的第一极与所述第一下拉控制节点PD_CNo连接，所述第六晶体管M6的第二极接收所述第一电平信号。本实施例中，由于第五晶体管M5的控制极与第一控制信号输入端VDDo连接，因此输入的第一控制信号可控制第五晶体管M5的开启与关闭；当第五晶体管M5开启时，第一下拉控制节点PD_CNo通过第五晶体管M5与第一控制信号输入端VDDo连接。由于第六晶体管M6的控制极与上拉节点PU连接，因此基于上拉节点PU的电位可控制第六晶体管M6的开启与关闭；当第六晶体管M6开启时，第一下拉控制节点PD_CNo通过第六晶体管M6与第一电平信号端VGL1连接。

所述第七晶体管M7的控制极与所述第一下拉控制节点PD_CNo连接，所述第七晶体管M7的第一极接收所述第一控制信号，所述第七晶体管M7的第二极与所述第一下拉节点PDo连接；所述第八晶体管M8的控制极与所述上拉节点PU连接，所述第八晶体管M8的第一极与所述第一下拉节点PDo连接，所述第八晶体管M8的第二极接收所述第一电平信号。本实施例中，由于第七晶体管M7的控制极与第一下拉控制节点PD_CNo连接，故基于第一下拉控制节点PD_CNo的电位可控制第七晶体管M7的开启与关闭；当第七晶体管M7开启时，第一下拉节点PDo通过第七晶体管M7与第一控制信号输入端VDDo连接。由于第八晶体管M8的控制极与上拉节点PU连接，故上拉节点PU的电压大小可控制第八晶体管M8的开启与关闭；当第八晶体管M8开启时，第一下拉节点PDo通过第八晶体管M8与第一电平信号端VGL1连接，此时可实现对第一下拉节点PDo的下拉放电。

在本说明书的另一些可选实施例中，如图2所示，所述第一复位模块4包括第九晶体管M9。其中，所述第九晶体管M9的控制极接收所述复位信号，所述第九晶体管M9的第一极接收所述第一控制信号，所述第九晶体管M9的第二极与所述第一下拉节点PDo连接。

本实施例中，由于第九晶体管M9的控制极与复位信号输入端RESET连接，因此复位信号输入端RESET输入的复位信号可控制第九晶体管M9的开启与关闭；当复位信号输入时，第九晶体管M9开启，第一控制信号输入端VDDo通过第九晶体管M9为第一下拉节点PDo充电，第一下拉节点PDo的电压被迅速拉高，从而可以控制第三晶体管M3迅速开启，上拉节点PU通过第三晶体管M3与第一电平信号端VGL1连接，通过第三晶体管M3将上拉节点PU拉低放电。由于第一下拉节点PDo在短时间被拉高，从而控制第三晶体管M3以最短的时间打开，对上拉节点PU进行放电拉低，降低了上拉节点PU因噪声导致的异常输出。

在本说明书的一个或一些实施例中，如图2所示，所述信号输出模块3包括第十晶体管M10以及电容C。其中，所述第十晶体管M10的控制极与上拉节点PU连接，所述第十晶体管M10的第一极接收所述第二控制信号，所述第十晶体管M10的第二极输出所述输出信号；所述电容C的一端与所述上拉节点PU连接，所述电容C的另一端与所述第十晶体管M10的第二极连接。在本实施例中，由于第十晶体管M10的控制极与上拉节点PU连接，因此上拉节点PU的电压可控制第十晶体管M10的开启与关闭；当第十晶体管M10开启时，第二控制信号输入端CLK通过第十晶体管M10与信号输出模块3的信号输出端OUTPUT连接，可基于第二控制信号生成输出信号并输出。

可选的，所述信号输出模块3还包括第十一晶体管M11。其中，所述第十一晶体管M11的控制极与所述第一下拉节点PDo连接，所述第十一晶体管M11的第一极与所述第十晶体管M10的第二极连接，所述第十一晶体管M11的第二极接收第二电平信号。在本实施例中，由于第十一晶体管M11的控制极与第一下拉节点PDo连接，故第一下拉节点PDo的电位可以控制第十一晶体管M11的开启与关闭；当第十晶体管M10关闭而第十一晶体管M11开启时，可基于第二电平信号生成输出信号并输出。

在本说明书的一个或一些实施例中，如图4、图5a所示，所述的移位寄存器单元还包括第二下拉节点控制模块5以及第二复位模块6。其中：

第二下拉节点控制模块5被配置为：根据第一电平信号、所述上拉节点PU的电位以及第三控制信号控制第二下拉节点的电位。如图4所示，第二下拉节点控制模块5分别与第一电平信号端VGL1、第二控制信号输入端VDDe以及第二下拉节点PDe连接，并通过第一电平信号端VGL1输入的第一电平信号以及第二控制信号输入端VDDe输入的第二控制信号控制第二下拉节点PDe的电位。

第二复位模块6被配置为：根据所述复位信号、所述第三控制信号控制所述第二下拉节点PDe的电位，以根据所述第二下拉节点PDe的电位控制所述上拉节点控制模块1对所述上拉节点PU进行复位。如图4所示，第二复位模块6分别与复位信号输入端RESET、第二控制信号输入端VDDe以及第二下拉节点PDe连接。在进行复位时，通过复位信号输入端RESET输入的复位信号以及第二控制信号输入端VDDe输入的第二控制信号控制第二下拉节点PDe的电位，以使得根据第二下拉节点PDe的电位控制上拉节点控制模块1对上拉节点PU进行复位。

在上述实施例中，第一控制信号和第三控制信号的其中之一处于工作电压，即第一控制信号输入端VDDo和第二控制信号输入端VDDe交替输出高低电位；当第一控制信号为高电平信号时第三控制信号则为低电平信号，而当第一控制信号为低电平信号时第三控制信号则为高电平信号。当第一控制信号处于工作电压时，第一下拉节点控制模块2处于工作状态，当需要复位时，由第一复位模块4来实现复位；而当第二控制信号处于工作电压时，第二下拉节点控制模块2处于工作状态，当需要复位时，由第二复位模块6来实现复位。

在一些可选的实施例中，如图5b所示，所述第二下拉节点控制模块5包括第二下拉控制节点控制子模块51以及第二下拉节点控制子模块52。其中，第二下拉控制节点控制子模块21，被配置为根据所述第一电平信号和所述第三控制信号控制第二下拉控制节点PD_CNe的电位；第二下拉节点控制子模块52被配置为：根据所述第二下拉控制节点PD_CNe的电位、所述第一电平信号、所述上拉节点PU的电位以及第三控制信号控制第二下拉节点PDe的电位。

如图5所示，第二下拉控制节点控制子模块51分别与第一电平信号端VGL1、第二控制信号输入端VDDe以及第二下拉控制节点PD_CNe连接，当第二控制信号输入端VDDe输入第三控制信号后，第二下拉控制节点控制子模块51可以根据该第二控制信号以及第一电平信号控制第二下拉控制节点PD_CNe的电位；第二下拉节点控制子模块52分别与第一电平信号端VGL1、第二控制信号输入端VDDe、第二下拉控制节点PD_CNe以及第二下拉节点PDe连接，从而可以根据输入的第三控制信号、第二下拉控制节点PD_CNe的电位以及第一电平信号控制第二下拉节点PDe的电位。

可选的，如图6所示，所述第二下拉控制节点控制子模块51包括第十二晶体管M12以及第十三晶体管M13，所述第二下拉节点控制子模块52包括第十四晶体管M14以及第十五晶体管M15。其中，

所述第十二晶体管M12的控制极和第一极接收所述第三控制信号，所述第十二晶体管M12的第二极与所述第二下拉控制节点连接；所述第十三晶体管M13的控制极与所述上拉节点连接，所述第十三晶体管M13的第一极与所述第二下拉控制节点连接，所述第十三晶体管M13的第二极接收所述第一电平信号。本实施例中，由于第十二晶体管M12的控制极与第二控制信号输入端VDDe连接，因此输入的第二控制信号可控制第十二晶体管M12的开启与关闭；当第十二晶体管M12开启时，第二下拉控制节点PD_CNe通过第十二晶体管M12与第二控制信号输入端VDDe连接。由于第十三晶体管M13的控制极与上拉节点PU连接，因此基于上拉节点PU的电位可控制第十三晶体管M13的开启与关闭；当第十三晶体管M13开启时，第二下拉控制节点PD_CNe通过第十三晶体管M13与第一电平信号端VGL1连接。

所述第十四晶体管M14的控制极与所述第二下拉控制节点连接，所述第十四晶体管的第一极接收所述第三控制信号，所述第十四晶体管的第二极与所述第二下拉节点连接；所述第十五晶体管M15的控制极与所述上拉节点连接，所述第十五晶体管M15的第一极与所述第二下拉节点PDe连接，所述第十五晶体管M15的第二极接收所述第一电平信号。本实施例中，由于第十四晶体管M14的控制极与第二下拉控制节点PD_CNe连接，故基于第二下拉控制节点PD_CNe的电位可控制第十四晶体管M14的开启与关闭；当第十四晶体管M14开启时，第二下拉节点PDe通过第十四晶体管M14与第二控制信号输入端VDDe连接。由于第十五晶体管M15的控制极与上拉节点PU连接，故上拉节点PU的电压大小可控制第十五晶体管M15的开启与关闭；当第十五晶体管M15开启时，第二下拉节点PDe通过第十五晶体管M15与第一电平信号端VGL1连接，此时可实现对第二下拉节点PDe的下拉放电。

在本说明书的另一些可选实施例中，如图6所示，所述第二复位模块6包括第十六晶体管M16。其中，所述第十六晶体管M16的控制极接收所述复位信号，所述第十六晶体管M16的第一极接收所述第三控制信号，所述第十六晶体管M16的第二极与所述第二下拉节点PDe连接。

本实施例中，由于第十六晶体管M16的控制极与复位信号输入端RESET连接，因此复位信号输入端RESET输入的复位信号可控制第十六晶体管M16的开启与关闭；当复位信号输入时，第十六晶体管M16开启，第二控制信号输入端VDDe通过第十六晶体管M16为第二下拉节点PDe充电，第二下拉节点PDe的电压被迅速拉高，从而可以控制上拉节点控制模块1以最短的时间打开，对上拉节点PU进行放电拉低。

可选的，如图6所示，所述上拉节点控制模块1还包括第十七晶体管M17以及第十八晶体管M18。其中，

所述第十七晶体管M17的控制极接收所述输入信号，所述第十七晶体管M17的第一极与所述第二下拉节点PDe连接，所述第十七晶体管M17的第二极接收所述第一电平信号。在本实施例中，第十七晶体管M17的控制极与信号输入端INPUT连接，当信号输入端INPUT输入有效的输入信号时，第十七晶体管M17开启，第二下拉节点PDe通过第十七晶体管M17与第一电平信号端VGL1连接，从而可以对第二下拉节点PDe进行放电。

所述第十八晶体管M18的控制极与所述第二下拉节点PDe连接，所述第十八晶体管M18的第一极与所述上拉节点PU连接，所述第十八晶体管M18的第二极接收所述第一电平信号。本实施例中，由于第十八晶体管M18的控制极与第二下拉节点PDe连接，当复位信号输入时，第二下拉节点PDe的电压被迅速拉高，从而可以控制第十八晶体管M18以最短的时间打开，对上拉节点PU进行放电拉低。降低了上拉节点PU因噪声导致的异常输出。

可选的，如图6所示，所述信号输出模块3还包括第十九晶体管M19。其中，所述第十九晶体管M19的控制极与所述第二下拉节点PDe连接，所述第十九晶体管M19的第一极与所述第十晶体管M10的第二极连接，所述第十九晶体管M19的第二极接收第二电平信号。在本实施例中，由于第十九晶体管M19的控制极与第二下拉节点PDe连接，故第二下拉节点PDe的电位可以控制第十九晶体管M19的开启与关闭；当第十晶体管M10关闭而第十九晶体管M19开启时，可基于第二电平信号生成输出信号并输出。

在本说明书的另一些可选实施例中，如图5a、图5b所示，移位寄存器单元还包括进位输出模块7，进位输出模块7被配置为：根据上拉节点PU的电位以及第二控制信号输出进位输出信号。

如图6所示，进位输出模块7包括第二十晶体管M20，所述第二十晶体管M20的控制极与所述上拉节点PU连接，所述第二十晶体管M20的第一极接收所述第二控制信号，所述第二十晶体管M20的第二极输出进位输出信号。在本实施例中，由于第二十晶体管M20的控制极与上拉节点PU连接，因此上拉节点PU的电压可控制第二十晶体管M20的开启与关闭；当第二十晶体管M20开启时，第二控制信号输入端CLK通过第二十晶体管M20与进位输出模块7的信号输出端OC连接，可基于第二控制信号生成进位输出信号并输出。

可选的，进位输出模块7还包括第二十一晶体管M21。其中，所述第二十一晶体管M21的控制极与所述第一下拉节点PDo连接，所述第二十一晶体管M21的第一极与所述第二十晶体管M20的第二极连接，所述第二十一晶体管M21的第二极接收所述第一电平信号。在本实施例中，由于第二十一晶体管M21的控制极与第一下拉节点PDo连接，故第一下拉节点PDo的电位可以控制第二十一晶体管M21的开启与关闭；当第二十晶体管M20关闭而第二十一晶体管M21M11开启时，可基于第一电平信号生成进位输出信号并输出。

可选的，进位输出模块7还包括第二十二晶体管M22。其中，所述第二十二晶体管M22的控制极与所述第二下拉节点连接，所述第二十二晶体管M22的第一极与所述第二十晶体管M20的第二极连接，所述第二十二晶体管M22的第二极接收所述第一电平信号。在本实施例中，由于第二十二晶体管M22的控制极与第二下拉节点PDe连接，故第二下拉节点PDe的电位可以控制第二十二晶体管M22的开启与关闭；当第二十晶体管M20关闭而第二十二晶体管M22开启时，可基于第一电平信号生成进位输出信号并输出。

需要说明的是，上述各实施例中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体可以是指晶体管的栅极或基极，“第一极”具体可以是指晶体管的源极或发射极，相应的“第二极”具体可以是指晶体管的漏极或集电极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。

此外，第一电平信号端VGL1以及第二电平信号端VGL2均为低电平信号输入端，相应的第一电平信号以及第二电平信号为低电平信号。在有需要的情况下，第一电平信号以及第二电平信号也可为高电平信号。第二电平信号可以与第一电平信号相同，也可与第一电平信号不同。第二控制信号为时钟信号，控制第九晶体管M7、第十六晶体管M16的复位信号为级联复位信号，控制第二十三晶体管M23、第二十四晶体管M24的复位信号为帧复位信号。

在本说明书的另一些可选实施例中，如图2、图6所示，移位寄存器单元还包括第二十三晶体管M23以及第二十四晶体管M24。其中，

第二十三晶体管M23的控制极接收帧复位信号，第二十三晶体管M23的第一极与上拉节点PU连接，第二十三晶体管M23的第二极接收第一电平信号。由于第二十三晶体管M23的控制极与帧复位信号输入端TRST连接，帧复位信号输入端TRST输入的帧复位信号可控制第二十三晶体管M23的开启与关闭。当输入帧复位信号时，第二十三晶体管M23开启，上拉节点PU可通过第二十三晶体管M23与第一电平信号端VGL1连接，从而可以实现上拉节点PU的下拉放电。

第二十四晶体管M24的控制极接收帧复位信号，第二十四晶体管M24的第一极与信号输出模块3的输出端连接连接，第二十四晶体管M24的第二极接收第一电平信号。由于第二十四晶体管M24的控制极与帧复位信号输入端TRST连接，帧复位信号输入端TRST输入的帧复位信号可控制第二十四晶体管M24的开启与关闭。当输入帧复位信号时，第二十四晶体管M24开启，信号输出模块3的输出端可通过第二十四晶体管M24与第一电平信号端VGL1连接，从而可以基于输出低电平的输出信号。

本说明书的一个或一些实施例中还提出一种移位寄存器单元的驱动方法，该方法用于驱动如上述任一项实施例所述的移位寄存器单元。如图7所示，该方法包括：

步骤S101，上拉节点控制模块根据输入信号、第一电平信号以及复位信号控制上拉节点的电位。

步骤S102，第一下拉节点控制模块根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位。

步骤S103，信号输出模块根据所述上拉节点的电位以及第二控制信号输出输出信号。

步骤S104，第一复位模块根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位。

下面结合图8进一步说明本发明提供的移位寄存器单元的驱动方法，其中第一电平信号端VGL1持续输入低电平信号，所述方法具体包括：

步骤S201，在第一时段T1，输入信号为高电平信号，上拉节点PU被拉高；第一控制信号为高电平信号，第一下拉节点PDo的电位被拉低；第二控制信号为低电平信号，信号输出模块3输出低电平信号。

步骤S202，在第二时段T2，输入信号为低电平信号，第一控制信号为高电平信号，第二控制信号为高电平信号，上拉节点PU被进一步拉高，第一下拉节点PDo的电位维持在低电位，信号输出模块3输出高电平信号。

步骤S203，在第三时段T3，输入信号为低电平信号，第一控制信号为高电平信号，第二控制信号为低电平信号，复位信号为高电平信号，第一下拉节点PDo的电位迅速被拉高，从而控制上拉节点控制模块1对上拉节点PU进行复位，信号输出模块3输出低电平信号。

第三时段T3结束之后，输入信号持续为低电平信号，第一控制信号持续为高电平信号，第一下拉节点PDo维持在高电位，其他信号持续维持在低电平直至第一控制信号输入端VDDo和第二控制信号端输入VDDe的输出信号交替。

下面结合图2、图8的具体实施例进一步说明本发明提供的移位寄存器单元的驱动方法，其中第一电平信号端VGL1以及第二电平信号端VGL2持续输入低电平信号，所述方法具体包括：

步骤S301，在第一时段T1，输入信号为高电平信号，第一晶体管M1开启，上拉节点PU被拉高，电容C充电。由于输入信号为高电平信号，第四晶体管M4开启，第一下拉节点PDo通过第四晶体管M4放电，第一下拉节点PDo处于低电位。由于上拉节点PU处于高电位，第十晶体管M10开启，第二控制信号为低电平信号，输出低电平信号。第一控制信号为高电平信号，第五晶体管M5开启；由于上拉节点PU处于高电位，第六晶体管M6、第八晶体管M8开启，第一下拉控制节点PD_CNo处于低电位，第七晶体管M7关闭。第二晶体管M2、第三晶体管M3、第九晶体管M9以及第十一晶体管M11均关闭。

步骤S302，在第二时段T2，输入信号为低电平信号，第一晶体管M1、第四晶体管M4关闭。第二控制信号为高电平信号，电容C充电的基础上进行耦合自举，上拉节点PU被进一步拉高，第十晶体管M10继续开启，输出高电平信号。第一控制信号为继续为高电平信号，第五晶体管继续M5开启；由于上拉节点PU处于高电位，第六晶体管M6、第八晶体管M8继续开启，第一下拉控制节点PD_CNo以及第一下拉节点PDo继续处于低电位。第二晶体管M2、第七晶体管M7、第三晶体管M3、第九晶体管M9以及第十一晶体管M11均关闭。

步骤S303，在第三时段T3，输入信号为低电平信号，第一晶体管M1、第四晶体管M4继续关闭。输入高电平的复位信号，第二晶体管M2、第九晶体管M9开启，通过第二晶体管M2以及第一电平信号为上拉节点PU进行拉低放电；第一控制信号为高电平信号，通过第一控制信号以及第九晶体管M9将第一下拉节点PDo迅速拉高，从而将第三晶体管M3以最短时间打开，对上拉节点PU进行放电拉低，因第一下拉节点PDo在最短时间拉高，降低了上拉节点PU因噪声导致的异常输出。由于第一下拉节点PDo被拉高，第十一晶体管M11开启，输出低电平信号。由于上拉节点PU被拉低，第十晶体管M10、第六晶体管M6、第八晶体管M8关闭。

第三时段T3结束之后，输入信号持续为低电平信号，第一控制信号持续为高电平信号，第一下拉节点PDo维持在高电位，其他信号持续维持在低电平直至第一控制信号输入端VDDo和第二控制信号端输入VDDe的输出信号交替。

下面结合图6、图8的具体实施例进一步说明本发明提供的移位寄存器单元的驱动方法，其中第一电平信号端VGL1以及第二电平信号端VGL2持续输入低电平信号。同时，进位输出模块的进位输出信号与信号输出模块的输出信号相同，第二十晶体管M20与第十晶体管M10的开启关闭状态相同，第二十一晶体管M21与第十一晶体管M11的开启关闭状态相同，第二十二晶体管M22与第十九晶体管M19的开启关闭状态相同，下面不再赘述。所述方法具体包括：

步骤S401，在第一时段T1，输入信号为高电平信号，第一晶体管M1开启，上拉节点PU被拉高，电容C充电。由于输入信号为高电平信号，第四晶体管M4、第十七晶体管M17开启，第一下拉节点PDo通过第四晶体管M4放电使得第一下拉节点PDo处于低电位，第二下拉节点PDe通过第十七晶体管M17放电使得第二下拉节点PDe处于低电位。由于上拉节点PU处于高电位，第十晶体管M10开启，第二控制信号为低电平信号，输出低电平信号。第一控制信号为高电平信号，第二控制信号为低电平信号，使得第五晶体管M5开启、第十二晶体管关闭；由于上拉节点PU处于高电位，第六晶体管M6、第八晶体管M8、第十三晶体管M13、第十五晶体管M15开启，第一下拉控制节点PD_CNo以及第二下拉控制节点PD_CNe处于低电位，第七晶体管M7、第十四晶体管M14关闭。第二晶体管M2、第三晶体管M3、第十八晶体管M18、第九晶体管M9、第十一晶体管M11以及第十九晶体管M19均关闭。

步骤S402，在第二时段T2，输入信号为低电平信号，第一晶体管M1、第四晶体管M4、第十七晶体管M17关闭。第二控制信号为高电平信号，电容C充电的基础上进行耦合自举，上拉节点PU被进一步拉高，第十晶体管M10继续开启，输出高电平信号。第一控制信号为继续为高电平信号，第二控制信号继续为低电平信号，使得第五晶体管继续M5开启、第十二晶体管继续关闭。由于上拉节点PU处于高电位，第六晶体管M6、第八晶体管M8、第十三晶体管M13、第十五晶体管M15继续开启，第一下拉控制节点PD_CNo、第二下拉控制节点PD_CNe、第一下拉节点PDo以及第二下拉节点PDe继续处于低电位。第二晶体管M2、第三晶体管M3、第十八晶体管M18、第九晶体管M9、第十一晶体管M11以及第十九晶体管M19均关闭。

步骤S403，在第三时段T3，输入信号为低电平信号，第一晶体管M1、第四晶体管M4、第十七晶体管M17继续关闭。输入高电平的复位信号，第二晶体管M2、第九晶体管M9、第十六晶体管M16开启，通过第二晶体管M2以及第一电平信号为上拉节点PU进行拉低放电；第一控制信号为高电平信号，通过第一控制信号以及第九晶体管M9将第一下拉节点PDo迅速拉高，从而将第三晶体管M3以最短时间打开，对上拉节点PU进行放电拉低。由于上拉节点PU被拉低，第十晶体管M10、第六晶体管M6、第八晶体管M8、第十三晶体管M13、第十五晶体管M15关闭。由于第二控制信号继续为低电平信号，且第十六晶体管M16，因此第二下拉节点PDe继续处于低电位。因第一下拉节点PDo在最短时间拉高，降低了上拉节点PU因噪声导致的异常输出。由于第一下拉节点PDo被拉高，第十一晶体管M11开启，输出低电平信号。

第三时段T3结束之后，输入信号持续为低电平信号，第一控制信号持续为高电平信号，第一下拉节点PDo维持在高电位，其他信号持续维持在低电平直至第一控制信号输入端VDDo和第二控制信号端输入VDDe的输出信号交替。

第一控制信号和第二控制信号交替后，第一控制信号为低电平信号，第二控制信号为高电平信号，在复位时通过第十六晶体管M16的开启以及第二控制信号迅速将第二下拉节点PDe拉高，从而使得第十八晶体管M18以最短时间打开，对上拉节点PU进行放电拉低。此时，因第二下拉节点PDe在最短时间拉高，降低了上拉节点PU因噪声导致的异常输出。

本说明书的一个或一些实施例中还提出一种栅极驱动电路，包括至少多个级联的如上述任一项实施例所述的移位寄存器单元，其中，该栅极驱动电路第n级移位寄存器单元的信号输入端与第(n-k)级移位寄存器单元的信号输出端连接，第n级移位寄存器单元的第一复位模块与第(n+k)级移位寄存器单元的信号输出端连接。其中，n是大于k的整数，k是大于等于1且小于n的整数。

可选的，当移位寄存器单元还包括第二复位模块时，第n级移位寄存器单元的第二复位模块也与第(n+k)级移位寄存器单元的信号输出端连接。

如图9所示，为本说明书实施例所述栅极驱动电路的一个具体实施方式。本实施例中，k＝1。即第(n+1)级移位寄存器单元的信号输入端与第n级移位寄存器单元的信号输出端连接，第(n+1)级移位寄存器单元的第一复位模块与第(n+2)级移位寄存器单元的信号输出端连接。

在一个可选的实施例中，也可额外设置一个进位输出模块来实现多个移位寄存器单元之间的级联。如图10所示，即第(n+1)级移位寄存器单元的信号输入端与第n级移位寄存器单元的进位输出模块连接，第(n+1)级移位寄存器单元的第一复位模块与第(n+2)级移位寄存器单元的进位输出模块连接。

从上述实施例可以看出，本发明实施例提供的栅极驱动电路，通过时钟信号线和级联的移位寄存器单元的信号端的连接设计，通过增加的第一复位模块、第二复位模块，在上拉节点拉低和下拉节点拉高的复位相互竞争的过程中，增加下拉节点的复位能力，降低下拉节点的tr时间，避免因下拉节点复位不及时以及上拉节点PU因复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性。

图11为本发明实施例提供的栅极驱动电路的一个仿真图。在图2所示电路图的基础上，本说明书的一个实施例中模拟了有无第一复位电路(即本实施例中第九晶体管M9)对第一下拉节点PDo波形影响。如图11所示，在复位信号到来时，将第九晶体管M9打开，此时直接将第一下拉节点PDo拉高，进一步打开第三晶体管M3，将上拉节点PU拉低，降低第一下拉节点PDo和PU竞争作用。第一下拉节点PDo的电压拉高不用通过因上拉节点PU电压降低而逐步拉高，在无下拉节点复位电路时，通过M2将PU拉低，上拉节点PU逐渐拉低后，M6、M8管子逐渐关闭，PD_CNo逐渐拉高，第一下拉节点PDo逐渐拉高，从而第三晶体管M3打开，给上拉节点PU降噪。若第一下拉节点PDo复位不及时，导致上拉节点PU存在噪声，会因为CLK信号以及级联放大作用依次放大信号，导致输出异常。

本说明书的一个或一些实施例中还提出一种阵列基板，包括如上述实施例所述的栅极驱动电路。

从上述实施例可以看出，本发明实施例提供的阵列基板，通过时钟信号线和级联的移位寄存器单元的信号端的连接设计，通过增加的第一复位模块、第二复位模块，在上拉节点拉低和下拉节点拉高的复位相互竞争的过程中，增加下拉节点的复位能力，降低下拉节点的tr时间，避免因下拉节点复位不及时以及上拉节点PU因复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性。

本说明书的一个或一些实施例中还提出一种显示装置，包括如上述实施例所述的阵列基板。

从上述实施例可以看出，本发明实施例提供的显示装置，通过时钟信号线和级联的移位寄存器单元的信号端的连接设计，通过增加的第一复位模块、第二复位模块，在上拉节点拉低和下拉节点拉高的复位相互竞争的过程中，增加下拉节点的复位能力，降低下拉节点的tr时间，避免因下拉节点复位不及时以及上拉节点PU因复位不彻底导致的显示不良，提升栅极驱动电路的工作信赖性。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本说明书一个或多个实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本说明书一个或多个实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本说明书一个或多个实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本说明书一个或多个实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本说明书一个或多个实施例。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

本说明书一个或多个实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本说明书一个或多个实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (18)

1.一种移位寄存器单元，其特征在于，包括：

上拉节点控制模块，被配置为：根据输入信号、第一电平信号以及复位信号控制上拉节点的电位；

第一下拉节点控制模块，被配置为：根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位；

信号输出模块，被配置为：根据所述上拉节点的电位以及第二控制信号输出输出信号；以及，

第一复位模块，被配置为：根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的控制极以及第一极接收所述输入信号，所述第一晶体管的第二极与所述上拉节点连接；

所述第二晶体管的控制极接收所述复位信号，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极接收所述第一电平信号；

所述第三晶体管的控制极与所述第一下拉节点连接，所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的第二极接收所述第一电平信号。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述上拉节点控制模块还包括第四晶体管；

所述第四晶体管的控制极接收所述输入信号，所述第四晶体管的第一极与所述第一下拉节点连接，所述第四晶体管的第二极接收所述第一电平信号。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉节点控制模块包括：

第一下拉控制节点控制子模块，被配置为：根据所述第一电平信号和所述第一控制信号控制第一下拉控制节点的电位；以及，

第一下拉节点控制子模块，被配置为：根据所述第一下拉控制节点的电位、所述第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉控制节点控制子模块包括第五晶体管以及第六晶体管，所述第一下拉节点控制子模块包括第七晶体管以及第八晶体管；

所述第五晶体管的控制极和第一极接收所述第一控制信号，所述第五晶体管的第二极与所述第一下拉控制节点连接；

所述第六晶体管的控制极与所述上拉节点连接，所述第六晶体管的第一极与所述第一下拉控制节点连接，所述第六晶体管的第二极接收所述第一电平信号；

所述第七晶体管的控制极与所述第一下拉控制节点连接，所述第七晶体管的第一极接收所述第一控制信号，所述第七晶体管的第二极与所述第一下拉节点连接；

所述第八晶体管的控制极与所述上拉节点连接，所述第八晶体管的第一极与所述第一下拉节点连接，所述第八晶体管的第二极接收所述第一电平信号。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一复位模块包括第九晶体管；

所述第九晶体管的控制极接收所述复位信号，所述第九晶体管的第一极接收所述第一控制信号，所述第九晶体管的第二极与所述第一下拉节点连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输出模块包括第十晶体管以及电容；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极接收所述第二控制信号，所述第十晶体管的第二极输出所述输出信号；

所述电容的一端与所述上拉节点连接，所述电容的另一端与所述第十晶体管的第二极连接。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述信号输出模块还包括第十一晶体管；

所述第十一晶体管的控制极与所述第一下拉节点连接，所述第十一晶体管的第一极与所述第十晶体管的第二极连接，所述第十一晶体管的第二极接收第二电平信号第二电平信号。

9.根据权利要求1-8任一项所述的移位寄存器单元，其特征在于，还包括：

第二下拉节点控制模块，被配置为：根据第一电平信号、所述上拉节点的电位以及第三控制信号第三控制信号控制第二下拉节点的电位；

第二复位模块，被配置为：根据所述复位信号、所述第三控制信号第三控制信号控制所述第二下拉节点的电位，以根据所述第二下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位；

其中，所述第一控制信号和所述第三控制信号第三控制信号的其中之一处于工作电压。

10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二下拉节点控制模块包括：

第二下拉控制节点控制子模块，被配置为：根据所述第一电平信号和所述第三控制信号第三控制信号控制第二下拉控制节点的电位；以及，

第二下拉节点控制子模块，被配置为：根据所述第二下拉控制节点的电位、所述第一电平信号、所述上拉节点的电位以及第三控制信号第三控制信号控制第二下拉节点的电位。

11.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二下拉控制节点控制子模块包括第十二晶体管以及第十三晶体管，所述第二下拉节点控制子模块包括第十四晶体管以及第十五晶体管；

所述第十二晶体管的控制极和第一极接收所述第三控制信号第三控制信号，所述第十二晶体管的第二极与所述第二下拉控制节点连接；

所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第一极与所述第二下拉控制节点连接，所述第十三晶体管的第二极接收所述第一电平信号；

所述第十四晶体管的控制极与所述第二下拉控制节点连接，所述第十四晶体管的第一极接收所述第三控制信号第三控制信号，所述第十四晶体管的第二极与所述第二下拉节点连接；

所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述第二下拉节点连接，所述第十五晶体管的第二极接收所述第一电平信号。

12.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二复位模块包括第十六晶体管；

所述第十六晶体管的控制极接收所述复位信号，所述第十六晶体管的第一极接收所述第三控制信号第三控制信号，所述第十六晶体管的第二极与所述第二下拉节点连接。

13.根据权利要求9所述的移位寄存器单元，其特征在于，所述上拉节点控制模块还包括第十七晶体管以及第十八晶体管，所述信号输出模块还包括第十九晶体管；

所述第十七晶体管的控制极接收所述输入信号，所述第十七晶体管的第一极与所述第二下拉节点连接，所述第十七晶体管的第二极接收所述第一电平信号；

所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述上拉节点连接，所述第十八晶体管的第二极接收所述第一电平信号；

所述第十九晶体管的控制极与所述第二下拉节点连接，所述第十九晶体管的第一极与所述第十晶体管的第二极连接，所述第十九晶体管的第二极接收第二电平信号第二电平信号。

14.根据权利要求9所述的移位寄存器单元，其特征在于，还包括进位输出模块，所述进位输出模块包括第二十晶体管、第二十一晶体管以及第二十二晶体管；

所述第二十晶体管的控制极与所述上拉节点连接，所述第二十晶体管的第一极接收所述第二控制信号，所述第二十晶体管的第二极输出进位输出信号；

所述第二十一晶体管的控制极与所述第一下拉节点连接，所述第二十一晶体管的第一极与所述第二十晶体管的第二极连接，所述第二十一晶体管的第二极接收所述第一电平信号；

所述第二十二晶体管的控制极与所述第二下拉节点连接，所述第二十二晶体管的第一极与所述第二十晶体管的第二极连接，所述第二十二晶体管的第二极接收所述第一电平信号。

15.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1-14任一项所述的移位寄存器单元，包括：

上拉节点控制模块根据输入信号、第一电平信号以及复位信号控制上拉节点的电位；

第一下拉节点控制模块根据第一电平信号、所述上拉节点的电位以及第一控制信号控制第一下拉节点的电位；

信号输出模块根据所述上拉节点的电位以及第二控制信号输出输出信号；

第一复位模块根据复位信号、所述第一控制信号控制所述第一下拉节点的电位，以根据所述第一下拉节点的电位控制所述上拉节点控制模块对所述上拉节点进行复位。

16.一种栅极驱动电路，其特征在于，包括至少多个级联的如权利要求1-14任一项所述的移位寄存器单元，第n级移位寄存器单元的信号输入端与第(n-k)级移位寄存器单元的信号输出端连接，第n级移位寄存器单元的第一复位模块与第(n+k)级移位寄存器单元的信号输出端连接。

17.一种阵列基板，其特征在于，包括如权利要求16所述的栅极驱动电路。

18.一种显示装置，其特征在于，包括如权利要求17所述的阵列基板。

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