CN110534053B - 移位寄存器单元、栅极驱动方法、电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、栅极驱动方法、电路和显示装置。移位寄存器单元包括存储电容、充电电路和放电电路；所述存储电容的第一极板与上拉节点电连接；所述充电电路与所述存储电容的第二极板电连接，用于在充电控制端提供的充电控制信号的控制下，通过充电电压信号对所述存储电容进行充电；所述放电电路与所述存储电容的第二极板电连接，用于在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。本发明能够降低栅极驱动信号的下降时间。

Description

移位寄存器单元、栅极驱动方法、电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动方法、电路和显示装置。

背景技术

在显示装置中，在理想状态下，栅极驱动信号为方波信号。在现有的栅极驱动电路中，输出晶体管用于根据第一时钟信号输出栅极驱动信号，并现有的移位寄存器单元都包含存储电容，存储电容的第一极板与所述输出晶体管的控制极电连接，存储电容的第二极板与所述输出晶体管的第一极电连接，当第一时钟信号为高电平并所述输出晶体管打开时，通过存储电容的自举作用，提升M3的控制极的电压，从而使得所述输出晶体管彻底打开，以输出栅极驱动信号。但是在输出栅极驱动信号时需要对存储电容进行充放电，会造成输出波形的阻容延迟，使得栅极驱动信号形成上升沿和下降沿，通常栅极驱动信号的下降时间为该栅极驱动信号的电压从0.9V0下降至0.1V0所花费的时间，其中，V0为在输出阶段所述栅极驱动信号的电压。

如图1A所示，标号为Ga的为栅极驱动信号，标号为Da的是数据信号，Tf为所述栅极驱动信号Ga的下降时间。Tf是重要的管控参数。Tf的大小直接影响了本行像素的关态速度，理想情况下在本行数据信号结束之后，栅极驱动信号需要立即进入关态电平。但是由于Tf的存在本行的栅极驱动信号并不能立即进入关态，而此时如果下一行的数据信号已经到达，则会引起本行的像素错充下一行的数据信号。为了解决避免错充的现象，需要将数据线输出的数据信号时序延迟于栅极驱动信号，这段延迟时间差称为GOE(Gate OutputEnable，栅极输出使能)时间；在图1A中，标号为Tgoe的为GOE时间。但是因为数据信号充电的时间包括了Tf，这样会造成像素的充电不足的问题。如果Tf时间过大会造成GOE时间的容差范围缩小，一旦工艺制成有波动，即可造成显示的异常，导致产品良率的降低。尤其是对于大尺寸、高频率、高分辨率的高端显示产品，由于每行栅线打开的时间减小并由于栅线长度较大从而在栅线的远端会形成较大的阻容延迟，Tf的大小具有更加重要的意义。

为了能够适应高端产品的需求，相关的移位寄存器单元是对输出晶体管的尺寸进行了改善，但其改善至极限后已经不能进一步的降低，并且工艺一旦出现波动，Tf极易增大并不能得到有效的控制。并且存储电容需要通过自举作用提高上拉节点的电位来控制输出晶体管彻底打开，其在结构中是必不可少的功能单元。在目前的移位寄存器单元中，存储电容的第一极板与输出晶体管的控制极电连接，存储电容的第二极板与输出晶体管的第一极电连接，因此输出晶体管在信号输出过程中需要额外对存储电容进行充放电，在第一时钟信号输入结束后，由于需要对存储电容和输出晶体管的寄生电容进行放电，因此形成了栅极驱动信号的阻容延迟，使得栅极驱动信号的下降时间长。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、栅极驱动方法、电路和显示装置，解决现有技术中输出晶体管在信号输出过程中需要额外对存储电容进行充放电，从而形成了栅极驱动信号的阻容延迟，使得栅极驱动信号的下降时间长的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括存储电容、充电电路和放电电路；所述存储电容的第一极板与上拉节点电连接；

所述充电电路与所述存储电容的第二极板电连接，用于在充电控制端提供的充电控制信号的控制下，通过充电电压信号对所述存储电容进行充电；

所述放电电路与所述存储电容的第二极板电连接，用于在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。

实施时，所述充电电路包括充电晶体管；

所述充电晶体管的控制极与所述充电控制端电连接，所述充电晶体管的第一极与充电电压端电连接，所述充电晶体管的第二极与所述存储电容的第二极板电连接；所述充电电压端用于提供所述充电电压信号。

实施时，所述放电电路包括放电晶体管；

所述放电晶体管的控制极与所述放电控制端电连接，所述放电晶体管的第一极与所述存储电容的第二极板电连接，所述放电晶体管的第二极与放电电压端电连接。

实施时，所述充电控制端和所述充电电压端都为第一时钟信号线。

实施时，所述放电控制端为第二时钟信号线，或者，所述放电控制端与下拉节点电连接。

实施时，本发明所述的移位寄存器单元还包括输出电路；

所述输出电路的控制端与所述上拉节点电连接，所述输出电路的第一端与第一时钟信号线电连接，所述输出电路的第二端与栅极驱动信号输出端电连接；

所述输出电路用于在其控制端的电位的控制下，控制所述第一时钟信号线与所述栅极驱动信号输出端之间连通。

实施时，所述输出电路包括输出晶体管；所述输出晶体管的控制极与所述存储电容的第一极板电连接，所述输出晶体管的第一极与所述第一时钟信号线电连接，所述输出晶体管的第二极与所述栅极驱动信号输出端电连接。

实施时，本发明所述的移位寄存器单元还包括上拉节点控制电路、下拉节点控制电路和输出复位电路；

所述上拉节点控制电路分别与输入端、复位端、下拉节点和上拉节点电连接，用于在所述输入端提供的输入信号、所述复位端提供的复位信号和所述下拉节点的电位的控制下，控制所述上拉节点的电位；

所述下拉节点控制电路分别与所述下拉节点和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；

所述输出复位电路分别与所述下拉节点和栅极驱动信号输出端电连接，用于将在所述下拉节点的电位的控制下，控制对栅极驱动信号输出端输出的栅极驱动信号进行复位。

实施时，本发明所述的移位寄存器单元还包括进位信号输出端和进位信号输出电路；

所述进位信号电路分别与所述上拉节点、所述下拉节点和所述进位信号输出端电连接，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制通过所述进位信号输出端输出进位信号。

本发明还提供了一种栅极驱动方法，应用于上述的移位寄存器单元，所述栅极驱动方法包括：

充电电路在充电控制端提供的充电控制信号的控制下，通过充电电压信号对存储电容进行充电；

放电电路在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。

实施时，驱动周期包括依次设置的输出阶段和复位阶段；所述栅极驱动方法包括：

在输出阶段，在充电控制信号的控制下，充电电路通过充电电压信号对存储电容进行充电；

在复位阶段，在放电控制信号的控制下，放电电路对存储电容进行放电。

实施时，所述移位寄存器单元还包括上拉节点控制电路，所述驱动周期还包括设置于所述输出阶段之前的输入阶段，所述栅极驱动方法包括：

在输入阶段，所述上拉节点控制电路在输入信号的控制下，通过所述输入信号为所述存储电容充电。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、栅极驱动方法、电路和显示装置将存储电容与输出电路包括的输出晶体管的源极和输出晶体管的漏极分离开来，并为存储电容增加了单独的充电电路和放电电路，在保证存储电容的正常工作的同时，使得与输出晶体管电连接的栅极驱动信号输出端输出的栅极驱动信号不再额外为存储电容充放电，有效的减小了栅极驱动信号的波形的RC delay(阻容延迟)，从而降低了栅极驱动信号的下降时间，可以有效避免目前GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)架构输出的栅极驱动信号的下降时间Tf长而引发的一系列不良，保证并提升像素的充电率。

附图说明

图1A是下降时间Tf和GOE时间Tgoe的示意图；

图1B是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3A是本发明又一实施例所述的移位寄存器单元的结构图；

图3B是本发明另一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明所述的移位寄存器单元的一具体实施例的电路图；

图6A是输出晶体管的源极包括的第一源极部311和第二源极部312，充电晶体管的漏极202和放电晶体管M21的源极211的结构示意图；

图6B是输出晶体管的漏极包括的第一漏极部321和第二漏极部322，充电晶体管的源极201、放电晶体管的漏极212、存储电容的第二极板包括第一极板部C11、第二极板部C12和第三极板部C13的结构示意图；

图6C是源漏金属层的俯视图；

图6D是图6C中的第一部分S1的放大图；

图6E是图6C中的第二部分S2的放大图；

图6F是图6C中的第三部分S3的放大图；

图7是栅金属层的俯视图；

图8是图6C中沿AA’的截面图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1B所示，本发明实施例所述的移位寄存器单元包括存储电容C、充电电路11和放电电路12；所述存储电容C的第一极板与上拉节点PU电连接；

所述充电电路11分别与所述存储电容C的第二极板、充电控制端Ct1和充电电压端Vt电连接，用于在充电控制端Ct1提供的充电控制信号的控制下，通过充电电压信号对所述存储电容C进行充电；所述充电电压端Vt用于提供所述充电电压信号；

所述放电电路12与所述存储电容C的第二极板和放电控制端Ct2电连接，用于在放电控制端Ct2提供的放电控制信号的控制下，对所述存储电容C进行放电，以释放所述存储电容C中存储的电荷。

本发明实施例所述的移位寄存器单元将存储电容C与输出电路包括的输出晶体管的源极和输出晶体管的漏极分离开来，并为存储电容C增加了单独的充电电路11和放电电路12，在保证存储电容C的正常工作的同时，使得与输出晶体管电连接的栅极驱动信号输出端输出的栅极驱动信号不再额外为存储电容C充放电，有效的减小了栅极驱动信号的波形的RC delay(阻容延迟)，从而降低了栅极驱动信号的下降时间Tf，可以有效避免目前GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)架构输出的栅极驱动信号的下降时间Tf长而引发的一系列不良，同时有效减小GOE时间，提高像素充电时间，保证并提升像素的充电率。

在具体实施时，所述充电控制端Ct1可以与所述充电电压端Vt为同一端，或者，所述充电控制端Ct1可以与所述充电电压端Vt可以为不同端。

具体的，所述充电电路可以包括充电晶体管；

所述充电晶体管的控制极与所述充电控制端电连接，所述充电晶体管的第一极与充电电压端电连接，所述充电晶体管的第二极与所述存储电容的第二极板电连接；所述充电电压端用于提供所述充电电压信号。

具体的，所述放电电路可以包括放电晶体管；

所述放电晶体管的控制极与所述放电控制端电连接，所述放电晶体管的第一极与所述存储电容的第二极板电连接，所述放电晶体管的第二极与放电电压端电连接。

如图2所示，在图1B所示的移位寄存器单元的实施例的基础上，

所述充电电路11包括充电晶体管M20；所述放电电路12包括放电晶体管M21；

所述充电晶体管M20的栅极与所述充电控制端Ct1电连接，所述充电晶体管M20的漏极与充电电压端Vt电连接，所述充电晶体管M20的源极与所述存储电容C的第二极板电连接；所述充电电压端Vt用于提供所述充电电压信号；

所述放电晶体管M21的栅极与所述放电控制端Ct2电连接，所述放电晶体管M21的漏极与所述存储电容C的第二极板电连接，所述放电晶体管M21的源极与放电电压端Vf电连接。

在图2所示的实施例中，M20和M21都为n型薄膜晶体管，但不以此为限。

在图2所示的实施例中，所述放电电压端可以为低电压端或地端，但不以为限。

本发明如图2所示的移位寄存器单元的实施例在工作时，驱动周期可以包括依次设置的输入阶段、输出阶段、复位阶段和输出截止保持阶段；所述栅极驱动方法包括：

在输出阶段，在充电控制信号的控制下，M20打开，M21关断，以通过充电电压信号对存储电容C进行充电，以提升上拉节点PU的电位；

在复位阶段，在放电控制信号的控制下，M20关断，M21打开，以控制将存储电容C中存储的电荷释放至放电电压端Vf；

在输出截止保持阶段，当所述放电控制信号的电位为有效电压时，在所述放电控制信号的控制下，M21打开，以控制将存储电容C中存储的电荷释放至放电电压端Vf。

在具体实施时，所述充电控制端和所述充电电压端可以都为第一时钟信号线，但不以此为限。

在具体实施时，所述放电控制端可以为第二时钟信号线，或者，所述放电控制端可以与下拉节点电连接，但不以此为限。

在本发明实施例中，所述移位寄存器单元还可以包括输出电路；

所述输出电路的控制端与所述上拉节点电连接，所述输出电路的第一端与第一时钟信号线电连接，所述输出电路的第二端与栅极驱动信号输出端电连接；

所述输出电路用于在其控制端的电位的控制下，控制所述第一时钟信号线与所述栅极驱动信号输出端之间连通。

具体的，所述输出电路包括输出晶体管；所述输出晶体管的控制极与所述存储电容的第一极板电连接，所述输出晶体管的第一极与所述第一时钟信号线电连接，所述输出晶体管的第二极与所述栅极驱动信号输出端电连接。

如图3A所示，本发明实施例所述的移位寄存器单元包括存储电容C、充电电路、放电电路和输出电路；

所述充电电路包括充电晶体管M20，所述放电电路包括放电晶体管M21，所述输出电路包括输出晶体管M3；

存储电容C的第一极板与上拉节点PU电连接；

M20的栅极和M20的漏极都与第一时钟信号线Clock电连接，M20的源极与存储电容C的第二极板电连接；

M21的栅极与第二时钟信号线Clockb电连接，M21的漏极与存储电容C的第二极板电连接，M21的源极与第一低电压端电连接，所述第一低电压端用于提供第一低电压VSS；

M3的栅极与上拉节点PU电连接，M3的漏极与第一时钟信号线Clock电连接，M3的源极与栅极驱动信号输出端Gout电连接。

在图3A所示的移位寄存器单元的实施例中，标号为Cgd的为M3的栅极和M3的漏极之间的寄生电容，标号为Cgs的为M3的栅极和M3的源极之间的寄生电容。

在图3A所示的移位寄存器的实施例中，M20、M21和M3都为n型薄膜晶体管，但不以此为限。

如图3A所示，存储电容C与Cgd和Cgs完全分离，因此由于存储电容C的充放电不再与M3的输出结构相连，可以有效的降低现有的移位寄存器单元输出的栅极驱动信号的波形的阻容延迟。

为实现此功能，本发明所述的移位寄存器单元中的存储电容由M3的栅极和上层的源漏金属层的图形组成，其中，该源漏金属层的图形不与M3的栅极电连接，该源漏金属层的图形也不与M3的源极电连接，该源漏金属层的图形不与M3的漏极电连接。为了存储电容C的充电和M3打开和输出同时进行，设置了M20，M20的栅极和M20的漏极同时与Clock电连接，而且M20关闭后可以将存储电容C和M3在电路上实现隔断。为了实现对存储电容C的放电，设置了M21，M21的栅极与Clockb电连接(Clockb提供的第二时钟信号与Clock提供的第一时钟信号反相)，M21的漏极与存储电容C的第二极板电连接，M21的源极接入第一低电压VSS。

本发明如图3A所示的移位寄存器单元的实施例在工作时，

当PU的电位第一次被拉高之后，Clock提供的第一时钟信号的电位变为高电平，此时M20打开，以通过所述第一时钟信号为存储电容C充电，充电时通过存储电容C的自举作用，PU的电位二次升高，M3完全打开，通过Gout输出栅极驱动信号；当Clock提供的第一时钟信号的电位由高电平变为低电平，Clockb提供的第二时钟信号的电位由低电平变为高电平，M21打开，为存储电容C放电，不同于现有的GOA结构，存储电容C的快速放电可以实现M3的快速关闭，有效降低栅极驱动信号的下降时间Tf。

如图3B所示，本发明实施例所述的移位寄存器单元包括存储电容C、充电电路、放电电路和输出电路；

所述充电电路包括充电晶体管M20，所述放电电路包括放电晶体管M21，所述输出电路包括输出晶体管M3；

存储电容C的第一极板与上拉节点PU电连接；

M20的栅极和M20的漏极都与第一时钟信号线Clock电连接，M20的源极与存储电容C的第二极板电连接；

M21的栅极与下拉节点PD电连接，M21的漏极与存储电容C的第二极板电连接，M21的源极与第一低电压端电连接，所述第一低电压端用于提供第一低电压VSS；

M3的栅极与上拉节点PU电连接，M3的漏极与第一时钟信号线Clock电连接，M3的源极与栅极驱动信号输出端Gout电连接。

在图3B所示的移位寄存器单元的实施例中，标号为Cgd的为M3的栅极和M3的漏极之间的寄生电容，标号为Cgs的为M3的栅极和M3的源极之间的寄生电容。

在图3B所示的移位寄存器的实施例中，M20、M21和M3都为n型薄膜晶体管，但不以此为限。

如图3B所示，存储电容C与Cgd和Cgs完全分离，因此由于存储电容C的充放电不再与M3的输出结构相连，可以有效的降低现有的移位寄存器单元输出的栅极驱动信号的波形的阻容延迟。

为实现此功能，本发明所述的移位寄存器单元中的存储电容由M3的栅极和上层的源漏金属层的图形组成，其中，该源漏金属层的图形不与M3的栅极电连接，该源漏金属层的图形也不与M3的源极电连接，该源漏金属层的图形不与M3的漏极电连接。为了存储电容C的充电和M3打开和输出同时进行，设置了M20，M20的栅极和M20的漏极同时与Clock电连接，而且M20关闭后可以将存储电容C和M3在电路上实现隔断。为了实现对存储电容C的放电，设置了M21，M21的栅极与下拉节点PD电连接，M21的漏极与存储电容C的第二极板电连接，M21的源极接入第一低电压VSS。

本发明如图3B所示的移位寄存器单元的实施例在工作时，

当PU的电位第一次被拉高之后，Clock提供的第一时钟信号的电位变为高电平，此时M20打开，以通过所述第一时钟信号为存储电容C充电，充电时通过存储电容C的自举作用，PU的电位二次升高，M3完全打开，通过Gout输出栅极驱动信号；在复位阶段和输出截止保持阶段，PD的电位由低电平变为高电平，M21打开，为存储电容C放电，不同于现有的GOA结构，存储电容C的快速放电可以实现M3的快速关闭，有效降低栅极驱动信号的下降时间Tf。

在本发明实施例中，所述存储电容不一定要由M3的栅极和上层的源漏金属层的图形组成，只需要该存储电容与M3完全的分离开即可，从而形成完全独立的电容系统；并且，所述存储电容的个数也不仅可以为一个，所述存储电容个数可以为至少两个；当所述存储电容的个数为至少两个时，至少两个存储电容可以相互串联，也可以相互并联。

在具体实施时，本发明所述的移位寄存器单元还包括上拉节点控制电路、下拉节点控制电路和输出复位电路；

所述上拉节点控制电路分别与输入端、复位端、下拉节点和上拉节点电连接，用于在所述输入端提供的输入信号、所述复位端提供的复位信号和所述下拉节点的电位的控制下，控制所述上拉节点的电位；

所述下拉节点控制电路分别与所述下拉节点和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；

所述输出复位电路分别与所述下拉节点和栅极驱动信号输出端电连接，用于将在所述下拉节点的电位的控制下，控制对栅极驱动信号输出端输出的栅极驱动信号进行复位。

进一步的，本发明实施例所述的移位寄存器单元还可以包括进位信号输出端和进位信号输出电路；

所述进位信号电路分别与所述上拉节点、所述下拉节点和所述进位信号输出端电连接，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制通过所述进位信号输出端输出进位信号。

在具体实施时，所述进位信号输出端用于与相邻的移位寄存器单元之间的级联。

如图4所示，在图1B所示的移位寄存器单元的基础上，本发明实施例所述的移位寄存器单元还包括输出电路10、上拉节点控制电路13、下拉节点控制电路14、输出复位电路15、进位信号输出端Outc和进位信号输出电路16；

充电控制端和充电电压端都为第一时钟信号线Clock，放电控制端为第二时钟信号线Clockb；

所述输出电路10的控制端与所述上拉节点PU电连接，所述输出电路10的第一端与第一时钟信号线Clock电连接，所述输出电路10的第二端与栅极驱动信号输出端Gout电连接；

所述输出电路10用于在其控制端的电位的控制下，控制所述第一时钟信号线Clock与所述栅极驱动信号输出端Gout之间连通；

所述上拉节点控制电路13分别与输入端Input、复位端Reset、下拉节点PD和上拉节点PU电连接，用于在所述输入端Input提供的输入信号、所述复位端Reset提供的复位信号和所述下拉节点PD的电位的控制下，控制所述上拉节点PU的电位；

所述下拉节点控制电路14分别与所述下拉节点PD和所述上拉节点PU电连接，用于在所述上拉节点PU的电位的控制下，控制所述下拉节点PD的电位；

所述输出复位电路15分别与所述下拉节点PU和栅极驱动信号输出端Gout电连接，用于将在所述下拉节点PD的电位的控制下，控制对栅极驱动信号输出端Gout输出的栅极驱动信号进行复位；

所述进位信号输出电路16分别与所述上拉节点PU、所述下拉节点PD和所述进位信号输出端Outc电连接，用于在所述上拉节点PU的电位和所述下拉节点PD的电位的控制下，控制通过所述进位信号输出端Outc输出进位信号。

本发明如图4所示的移位寄存器单元的实施例在工作时，上拉节点控制电路13控制上拉节点PU的电位，下拉节点控制电路14控制下拉节点PD的电位，输出复位电路15对栅极驱动信号进行复位，所述进位信号输出电路16控制通过所述进位信号输出端Outc输出进位信号。

在具体实施时，所述下拉节点可以包括第一下拉节点和第二下拉节点，并所述上拉节点控制电路13还可以与起始端STV电连接，用于在起始端STV提供的起始信号的控制下，控制对PU的电位进行复位。

在本发明实施例中，所述上拉节点控制电路可以包括输入晶体管、复位晶体管、起始晶体管、第一上拉控制晶体管和第二上拉控制晶体管；

所述输入晶体管的控制极与所述输入晶体管的第一极与所述输入端电连接，所述输入晶体管的第二极与所述上拉节点电连接；

所述复位晶体管的控制极与所述复位端电连接，所述复位晶体管的第一极与所述上拉节点电连接，所述复位晶体管的第二极与第二低电压端电连接；所述第二低电压端用于提供第二低电压LVSS；

所述起始晶体管的控制极与所述起始端电连接，所述起始晶体管的第一极与所述上拉节点电连接，所述起始晶体管的第二极与第二低电压端电连接；

所述第一上拉控制晶体管的控制极与所述第一下拉节点电连接，所述第一上拉控制晶体管的第一极与所述上拉节点电连接，所述第一上拉控制晶体管的第二极与第二低电压端电连接；

所述第二上拉控制晶体管的控制极与所述第二下拉节点电连接，所述第二上拉控制晶体管的第一极与所述上拉节点电连接，所述第二上拉控制晶体管的第二极与第二低电压端电连接。

在具体实施时，所述下拉节点控制电路可以包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，其中，

所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与第一控制电压端电连接；所述第一控制电压端用于提供第一控制电压VDD1；

所述第二下拉控制晶体管的控制极与所述上拉节点电连接，所述第二下拉控制晶体管的第一极与所述第一下拉控制晶体管的第二极电连接，所述第二下拉控制晶体管的第二极接入第二低电压LVSS；

所述第三下拉控制晶体管的控制极与所述第一下拉控制晶体管的第二极电连接，所述第三下拉控制晶体管的第一极与所述第一控制电压端电连接，所述第三下拉控制晶体管的第二极与所述第一下拉节点电连接；

所述第四下拉控制晶体管的控制极与所述上拉节点电连接，所述第四下拉控制晶体管的第一极与所述第一下拉节点电连接，所述第四下拉控制晶体管的第二极接入所述第二低电压VSS；

所述第五下拉控制晶体管的控制极和所述第五下拉控制晶体管的第一极都与第二控制电压端电连接；所述第二控制电压端用于提供第二控制电压VDD2；

所述第六下拉控制晶体管的控制极与所述上拉节点电连接，所述第六下拉控制晶体管的第一极与所述第五下拉控制晶体管的第二极电连接，所述第六下拉控制晶体管的第二极接入第二低电压LVSS；

所述第七下拉控制晶体管的控制极与所述第五下拉控制晶体管的第二极电连接，所述第七下拉控制晶体管的第一极与所述第二控制电压端电连接，所述第七下拉控制晶体管的第二极与所述第二下拉节点电连接；

所述第八下拉控制晶体管的控制极与所述上拉节点电连接，所述第八下拉控制晶体管的第一极与所述第二下拉节点电连接，所述第八下拉控制晶体管的第二极接入所述第二低电压VSS。

在实际操作时，所述第一控制电压VDD1和所述第二控制电压VDD2可以相互反相，但不以此为限。

在具体实施时，所述输出复位电路可以包括第一输出复位晶体管和第二输出复位晶体管；

所述第一输出复位晶体管的控制极与第一下拉节点电连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端电连接，所述第一输出复位晶体管的第二极接入第一低电压VSS；

所述第二输出复位晶体管的控制极与第二下拉节点电连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端电连接，所述第二输出复位晶体管的第二极接入第一低电压VSS。

在具体实施时，所述进位信号输出电路可以包括进位信号输出晶体管、第一进位信号复位晶体管和第二进位信号复位晶体管；

所述进位信号输出晶体管的控制极与所述上拉节点电连接，所述进位信号输出晶体管的第一极与所述第一时钟信号线Clock电连接；

所述第一进位信号复位晶体管的控制极与所述第一下拉节点电连接，所述第一进位复位晶体管的第一极与所述进位信号输出端电连接，所述第一进位复位晶体管的第二极接入第二低电压LVSS；

所述第二进位信号复位晶体管的控制极与所述第二下拉节点电连接，所述第二进位复位晶体管的第一极与所述进位信号输出端电连接，所述第二进位复位晶体管的第二极接入第二低电压LVSS。

如图5所示，本发明所述的移位寄存器单元的一具体实施例包括栅极驱动信号输出端Gout、进位信号输出端Outc、存储电容C、充电电路、放电电路、输出电路、上拉节点控制电路、下拉节点控制电路、输出复位电路和进位信号输出电路；

所述存储电容C的第一极板与上拉节点PU电连接；

所述充电电路包括充电晶体管M20，所述放电电路包括放电晶体管M21，所述输出电路包括输出晶体管M3；

存储电容C的第一极板与上拉节点PU电连接；

M20的栅极和M20的漏极都与第一时钟信号线Clock电连接，M20的源极与存储电容C的第二极板电连接；M21的栅极与第二时钟信号线Clockb电连接，M21的漏极与存储电容C的第二极板电连接，M21的源极与第一低电压端电连接，所述第一低电压端用于提供第一低电压VSS；

M3的栅极与上拉节点PU电连接，M3的漏极与第一时钟信号线Clock电连接，M3的源极与栅极驱动信号输出端Gout电连接；

所述上拉节点控制电路包括输入晶体管M1、复位晶体管M2、起始晶体管M0、第一上拉控制晶体管M10’和第二上拉控制晶体管M10；

所述输入晶体管M1的栅极与所述输入晶体管M1的漏极与所述输入端Input电连接，所述输入晶体管M1的源极与所述上拉节点PU电连接；

所述复位晶体管M2的栅极与所述复位端Reset电连接，所述复位晶体管M2的漏极与所述上拉节点PU电连接，所述复位晶体管M2的源极与第二低电压端电连接；所述第二低电压端用于提供第二低电压LVSS；

所述起始晶体管M12的栅极与所述起始端STV电连接，所述起始晶体管M12的漏极与所述上拉节点电连接，所述起始晶体管M12的源极与第二低电压端电连接；

所述第一上拉控制晶体管M10’的栅极与所述第一下拉节点PD1电连接，所述第一上拉控制晶体管M10’的漏极与所述上拉节点PU电连接，所述第一上拉控制晶体管M10’的源极与第二低电压端电连接；

所述第二上拉控制晶体管M10的栅极与所述第二下拉节点PD2电连接，所述第二上拉控制晶体管M10的漏极与所述上拉节点PU电连接，所述第二上拉控制晶体管M10的源极与第二低电压端电连接。

所述下拉节点控制电路包括第一下拉控制晶体管M9、第二下拉控制晶体管M8、第三下拉控制晶体管M5、第四下拉控制晶体管M6、第五下拉控制晶体管M9’、第六下拉控制晶体管M8’、第七下拉控制晶体管M5’和第八下拉控制晶体管M6’，其中，

所述第一下拉控制晶体管M9的栅极和所述第一下拉控制晶体管M9的漏极都与第一控制电压端电连接；所述第一控制电压端用于提供第一控制电压VDD1；

所述第二下拉控制晶体管M8的栅极与所述上拉节点PU电连接，所述第二下拉控制晶体管M8的漏极与所述第一下拉控制晶体管M9的源极电连接，所述第二下拉控制晶体管的第二极接入第二低电压LVSS；

所述第三下拉控制晶体管M5的栅极与所述第一下拉控制晶体管M9的源极电连接，所述第三下拉控制晶体管M5的漏极与所述第一控制电压端电连接，所述第三下拉控制晶体管M5的源极与所述第一下拉节点PD1电连接；

所述第四下拉控制M6晶体管的栅极与所述上拉节点PU电连接，所述第四下拉控制晶体管M6的漏极与所述第一下拉节点PD1电连接，所述第四下拉控制晶体管M6的源极接入所述第二低电压VSS；

所述第五下拉控制晶体管M9’的栅极和所述第五下拉控制晶体管M9’的漏极都与第二控制电压端电连接；所述第二控制电压端用于提供第二控制电压VDD2；

所述第六下拉控制晶体管M8’的栅极与所述上拉节点PU电连接，所述第六下拉控制晶体管M8’的漏极与所述第五下拉控制晶体管M9’的源极电连接，所述第六下拉控制晶体管M8’的源极接入第二低电压LVSS；

所述第七下拉控制晶体管M5’的栅极与所述第五下拉控制晶体管M9’的源极电连接，所述第七下拉控制晶体管M5’的漏极与所述第二控制电压端电连接，所述第七下拉控制晶体管M5’的源极与所述第二下拉节点PD2电连接；

所述第八下拉控制晶体管M6’的栅极与所述上拉节点PU电连接，所述第八下拉控制晶体管M6’的漏极与所述第二下拉节点PD2电连接，所述第八下拉控制晶体管M6’的源极接入所述第二低电压VSS；

所述输出复位电路可以包括第一输出复位晶体管M11和第二输出复位晶体管M11’；

所述第一输出复位晶体管M11的栅极与第一下拉节点PD1电连接，所述第一输出复位晶体管M11的漏极与所述栅极驱动信号输出端Gout电连接，所述第一输出复位晶体管M11的源极接入第一低电压VSS；

所述第二输出复位晶体管M11’的栅极与第二下拉节点PD2电连接，所述第二输出复位晶体管M11’的漏极与所述栅极驱动信号输出端Gout电连接，所述第二输出复位晶体管M11’的源极接入第一低电压VSS；

所述进位信号输出电路包括进位信号输出晶体管M13、第一进位信号复位晶体管M12和第二进位信号复位晶体管M12’；

所述进位信号输出晶体管M13的栅极与所述上拉节点PU电连接，所述进位信号输出晶体管M13的漏极与所述第一时钟信号线Clock电连接，所述进位信号输出晶体管M13的源极进位信号输出端Outc电连接；

所述第一进位信号复位晶体管M12的栅极与所述第一下拉节点PD1电连接，所述第一进位复位晶体管M12的漏极与所述进位信号输出端Outc电连接，所述第一进位复位晶体管M12的源极接入第二低电压LVSS；

所述第二进位信号复位晶体管M12’的栅极与所述第二下拉节点PD2电连接，所述第二进位复位晶体管M12’的漏极与所述进位信号输出端Outc电连接，所述第二进位复位晶体管M12’的源极接入第二低电压LVSS。

在图5所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

本发明如图5所示的移位寄存器单元的具体实施例在工作时，驱动周期包括依次设置的输入阶段、输出阶段、复位阶段和输出截止保持阶段；

在输入阶段，Input输入高电平，STV输入低电平，Reset输入低电平，Clock输入低电平，Clockb输入高电平M1打开，以通过Input输入的高电平为存储电容C充电，以第一次提升PU的电位；

在输出阶段，Input、STV和Reset都输入低电平，Clock输入的第一时钟信号为高电平，Clockb输入的第二时钟信号为低电平，M1关断，M20打开，M21关断，以通过第一时钟信号为存储电容C充电，以进一步提升存储电容C的电位，并M3完全打开，以控制通过Gout输出高电平；

在复位阶段，Input和STV输入低电平，Reset输入高电平，Clock输入的第一时钟信号为低电平，Clockb输入的第二时钟信号为高电平，M1关断，M2打开，以控制PU接入LVSS，以拉低PU的电位，M3关断；并此时M20关断，M21打开，以控制存储电容C第二极板与第二低电压端电连接，以控制对存储电容C快速放电，可以实现M3的快速关闭，有效降低Gout输出的栅极驱动信号的下降时间Tf；

在输出截止保持阶段，Clock输入的第一时钟信号间隔为高电平、低电平，Clockb输入的第二时钟信号间隔为低电平、高电平，并PD1的电位或PD2的电位为高电平；

在输出截止保持阶段，当第一时钟信号为高电平，第二时钟信号为低电平时，M20打开，M21关断，但是由于PD1或PD2控制对PU点进行降噪，因此PU的电位保持为低电平，M3关断；

在输出截止保持阶段，当第二时钟信号为高电平，第二时钟信号为低电平时，M20关断，M21打开，PU的电位保持为低电平。

在图5所示的具体实施例中，M21的栅极也可以被替换为与PD1或PD2电连接，但不以此为限。

在本发明实施例中，栅金属层包括输出晶体管M3的栅极、充电晶体管M20的栅极和放电晶体管M21的栅极；输出晶体管M3的栅极复用为存储电容C的第一极板；

源漏金属层包括输出晶体管M3的源极、输出晶体管M3的漏极和存储电容C的第二极板；

并如图6A所示，所述输出晶体管M3的源极包括第一源极部311和第二源极部312；所述第一源极部311和第二源极部312之间连接；所述第一源极部311和所述第二源极部312都与栅极驱动信号输出端Gout连接；

如图6A和图6B所示，所述源漏金属层还包括充电晶体管M20的源极201、充电晶体管M20的漏极202、放电晶体管M21的源极211和放电晶体管M21的漏极212；

在图6A中，充电晶体管M20的漏极202与第一时钟信号线Clock连接；放电晶体管M21的源极211接入低电平VSS；

如图6B所示，所述输出晶体管M3的漏极包括第一漏极部321和第二漏极部322，所述第一漏极部321和第二漏极部322之间连接；第一漏极部321和第二漏极部322都与第一时钟信号线Clock连接；充电晶体管M20的源极201和放电晶体管M21的漏极212相互连接；

如图6B所示，所述存储电容C的第二极板包括第一极板部C11、第二极板部C12和第三极板部C13；

所述第三极板部C13分别与充电晶体管M20的源极201和放电晶体管M21的漏极212连接；

所述充电晶体管M20的源极201通过第一过孔H1和第二过孔H2与所述第一极板部C11连接；

所述充电晶体管M20的源极201通过第三过孔H3和第四过孔H4与第二极板部C12连接；

设置第一过孔H1、第二过孔H2、第三过孔H3和第四过孔H4的作用为使得第一时钟信号线Clock和各极板部与所述充电晶体管M20的源极201之间的连接线不互相干扰；

其中，所述第一过孔H1和第三过孔H3为贯穿源漏金属层至栅金属层的过孔，所述第二过孔H2和第四过孔H4为贯穿所述栅金属层至源漏金属层的过孔。

图6C是所述源漏金属层的俯视图，图6C由图6A和图6B叠加而成。

在图6C中，标号为S1的为第一部分，标号为S2的为第二部分，标号为S3的为第三部分。图6D是图6C中的第一部分S1的放大图，图6E是图6C中的第二部分S2的放大图，图6F是图6C中的第三部分S3的放大图。

在本发明实施例中，在第一部分S1、第二部分S2和第三部分中，相对设置的第一源极部和第一漏极部之间设置有沟道区域，相对设置的第二源极部和第二漏极部之间设置有沟道区域，相对设置的充电晶体管M20的源极201和充电晶体管的漏极202之间设置有沟道区域，相对设置的放电晶体管M21的源极211和放电晶体管M21的漏极212之间设置有沟道区域。

如图7所示，栅金属层包括输出晶体管M3的栅极71、充电晶体管M20的栅极72和放电晶体管M21的栅极73；

在图7中，标号为H5的为第五过孔，标号为H6的为第六过孔；

充电晶体管M20的栅极72通过第五过孔H5与设置于源漏金属层上的第一时钟信号线连接，放电晶体管M21的栅极73通过第六过孔H6与设置于源漏金属层上的第二时钟信号线连接；

其中，所述第五过孔H5和所述第六过孔H6为贯穿所述栅金属层至源漏金属层的过孔。

图8是图6C中沿AA’的截面图，在图8中不仅绘制出源漏金属层，还绘制出了本发明实施例所述的显示装置中的显示面板中的其他层。

在图8中，标号为800的为栅金属层，标号为801的栅绝缘层，标号为802的为a-Si(非晶硅)有源层，标号为803的为n+a-Si层，标号为804的为源漏金属层，标号为805的为绝缘层。

由图8可知，存储电容C的极板部和输出晶体管M3的源极之间不存在半导体层，存储电容C的极板部和输出晶体管M3的漏极之间不存在半导体层，实现物理上C与M3之间彻底分离。

本发明实施例所述的栅极驱动方法，应用于上述的移位寄存器单元，所述栅极驱动方法包括：

充电电路在充电控制端提供的充电控制信号的控制下，通过充电电压信号对存储电容进行充电；

放电电路在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。

在具体实施时，驱动周期可以包括输出阶段和复位阶段；所述移位寄存器单元还包括上拉节点控制电路；所述栅极驱动方法包括：

在输出阶段，在充电控制信号的控制下，充电电路通过充电电压信号对存储电容进行充电；

在复位阶段，在放电控制信号的控制下，放电电路对存储电容进行放电。

具体的，所述移位寄存器单元还可以包括上拉节点控制电路，所述驱动周期还包括设置于所述输出阶段之前的输入阶段，所述栅极驱动方法包括：

在输入阶段，所述上拉节点控制电路在输入信号的控制下，通过所述输入信号为所述存储电容充电。

本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括输出电路、存储电容、充电电路和放电电路；所述存储电容的第一极板与所述输出电路的控制端电连接；

所述输出电路的控制端与上拉节点电连接，所述输出电路的第一端与第一时钟信号线电连接，所述输出电路的第二端与栅极驱动信号输出端电连接；所述输出电路用于在其控制端的电位的控制下，控制所述第一时钟信号线与所述栅极驱动信号输出端之间连通；

所述充电电路与所述存储电容的第二极板电连接，用于在充电控制端提供的充电控制信号的控制下，通过充电电压信号对所述存储电容进行充电；

所述放电电路与所述存储电容的第二极板电连接，用于在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述充电电路包括充电晶体管；

所述充电晶体管的控制极与所述充电控制端电连接，所述充电晶体管的第一极与充电电压端电连接，所述充电晶体管的第二极与所述存储电容的第二极板电连接；所述充电电压端用于提供所述充电电压信号。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述放电电路包括放电晶体管；

所述放电晶体管的控制极与所述放电控制端电连接，所述放电晶体管的第一极与所述存储电容的第二极板电连接，所述放电晶体管的第二极与放电电压端电连接。

4.如权利要求2所述的移位寄存器单元，其特征在于，所述充电控制端和所述充电电压端都为第一时钟信号线。

5.如权利要求3所述的移位寄存器单元，其特征在于，所述放电控制端为第二时钟信号线，或者，所述放电控制端与下拉节点电连接。

6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述输出电路包括输出晶体管；所述输出晶体管的控制极与所述存储电容的第一极板电连接，所述输出晶体管的第一极与所述第一时钟信号线电连接，所述输出晶体管的第二极与所述栅极驱动信号输出端电连接。

7.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，还包括上拉节点控制电路、下拉节点控制电路和输出复位电路；

所述上拉节点控制电路分别与输入端、复位端、下拉节点和上拉节点电连接，用于在所述输入端提供的输入信号、所述复位端提供的复位信号和所述下拉节点的电位的控制下，控制所述上拉节点的电位；

所述下拉节点控制电路分别与所述下拉节点和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；

所述输出复位电路分别与所述下拉节点和栅极驱动信号输出端电连接，用于将在所述下拉节点的电位的控制下，控制对栅极驱动信号输出端输出的栅极驱动信号进行复位。

8.如权利要求7所述的移位寄存器单元，其特征在于，还包括进位信号输出端和进位信号输出电路；

所述进位信号电路分别与所述上拉节点、所述下拉节点和所述进位信号输出端电连接，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制通过所述进位信号输出端输出进位信号。

9.一种栅极驱动方法，应用于如权利要求1至8中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动方法包括：

充电电路在充电控制端提供的充电控制信号的控制下，通过充电电压信号对存储电容进行充电；

放电电路在放电控制端提供的放电控制信号的控制下，对所述存储电容进行放电。

10.如权利要求9所述的栅极驱动方法，其特征在于，驱动周期包括依次设置的输出阶段和复位阶段；所述栅极驱动方法包括：

在输出阶段，在充电控制信号的控制下，充电电路通过充电电压信号对存储电容进行充电；

在复位阶段，在放电控制信号的控制下，放电电路对存储电容进行放电。

11.如权利要求10所述的栅极驱动方法，其特征在于，所述移位寄存器单元还包括上拉节点控制电路，所述驱动周期还包括设置于所述输出阶段之前的输入阶段，所述栅极驱动方法包括：

在输入阶段，所述上拉节点控制电路在输入信号的控制下，通过所述输入信号为所述存储电容充电。

12.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8中任一权利要求所述的移位寄存器单元。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。

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