CN111696490A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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CN111696490A CN201910199588.0A CN201910199588A CN111696490A CN 111696490 A CN111696490 A CN 111696490A CN 201910199588 A CN201910199588 A CN 201910199588A CN 111696490 A CN111696490 A CN 111696490A
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Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入电路、输出电路、第一节点降噪电路和降噪复位电路。输入电路响应于输入信号将输入信号写入第一节点，以控制第一节点的电平。输出电路接收时钟信号并在第一节点的电平的控制下将时钟信号输出至输出端。第一节点降噪电路与第一节点、第一降噪节点和第二降噪节点连接，配置为在第一降噪节点的电平或第二降噪节点的电平的控制下，对第一节点进行降噪。降噪复位电路与第一降噪节点和第二降噪节点连接，配置为响应于第一复位信号对第一降噪节点和第二降噪节点进行复位。该移位寄存器单元能使第一降噪节点和第二降噪节点的电荷完全释放，避免影响输出端的信号输出。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。例如，栅极驱动电路可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅极驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate-driver OnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
发明内容
本公开至少一个实施例提供一种移位寄存器单元，包括输入电路、输出电路、第一节点降噪电路和降噪复位电路；其中，所述输入电路与第一节点连接，配置为响应于输入信号将所述输入信号写入所述第一节点，以控制所述第一节点的电平；所述输出电路与所述第一节点和输出端连接，配置为接收时钟信号并在所述第一节点的电平的控制下将所述时钟信号输出至所述输出端；所述第一节点降噪电路分别与所述第一节点、第一降噪节点和第二降噪节点连接，配置为在所述第一降噪节点的电平或所述第二降噪节点的电平的控制下，对所述第一节点进行降噪；所述降噪复位电路与所述第一降噪节点和所述第二降噪节点连接，配置为响应于第一复位信号对所述第一降噪节点和所述第二降噪节点进行复位。
例如，本公开至少一个实施例提供的移位寄存器单元还包括第一降噪电路、第二降噪电路、第一控制电路和第二控制电路；其中，所述第一降噪电路分别与所述第一节点、所述第一降噪节点和第一控制节点连接，配置为在所述第一节点的电平和所述第一控制节点的电平的控制下，对所述第一降噪节点的电平进行控制；所述第二降噪电路分别与所述第一节点、所述第二降噪节点和第二控制节点连接，配置为在所述第一节点的电平和所述第二控制节点的电平的控制下，对所述第二降噪节点的电平进行控制；所述第一控制电路与所述第一节点和所述第一控制节点连接，配置为在所述第一节点的电平的控制下，对所述第一控制节点的电平进行控制；所述第二控制电路与所述第一节点和所述第二控制节点连接，配置为在所述第一节点的电平的控制下，对所述第二控制节点的电平进行控制。
例如，本公开至少一个实施例提供的移位寄存器单元还包括输出复位电路，其中，所述输出复位电路与所述输出端连接，配置为响应于所述第一复位信号对所述输出端进行复位。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输出复位电路还与所述第一节点连接，配置为响应于所述第一复位信号对所述第一节点进行复位。
例如，本公开至少一个实施例提供的移位寄存器单元还包括第一节点复位电路，其中，所述第一节点复位电路与所述第一节点连接，配置为响应于第二复位信号对所述第一节点进行复位。
例如，本公开至少一个实施例提供的移位寄存器单元还包括输出降噪电路，其中，所述输出降噪电路分别与所述第一降噪节点、所述第二降噪节点和所述输出端连接，配置为在所述第一降噪节点的电平或所述第二降噪节点的电平的控制下，对所述输出端进行降噪。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述降噪复位电路包括第一晶体管和第二晶体管；所述第一晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第一晶体管的第一极和所述第一降噪节点连接，所述第一晶体管的第二极和第一电压端连接；所述第二晶体管的栅极和所述第一复位端连接以接收所述第一复位信号，所述第二晶体管的第一极和所述第二降噪节点连接，所述第二晶体管的第二极和所述第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输入电路包括第三晶体管；所述第三晶体管的栅极与第一极连接，且和输入端连接以接收所述输入信号，所述第三晶体管的第二极和所述第一节点连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输出电路包括第四晶体管和第一电容；所述第四晶体管的栅极和所述第一节点连接，所述第四晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第四晶体管的第二极和所述输出端连接；所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极和所述输出端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述第一节点降噪电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和所述第一降噪节点连接，所述第五晶体管的第一极和所述第一节点连接，所述第五晶体管的第二极和第一电压端连接；所述第六晶体管的栅极和所述第二降噪节点连接，所述第六晶体管的第一极和所述第一节点连接，所述第六晶体管的第二极和所述第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述第一降噪电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极和所述第一控制节点连接，所述第七晶体管的第一极和第二电压端连接，所述第七晶体管的第二极和所述第一降噪节点连接，所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第一降噪节点连接，所述第八晶体管的第二极和第一电压端连接；所述第一控制电路包括第九晶体管和第十晶体管，所述第九晶体管的栅极与第一极连接，且和所述第二电压端连接，所述第九晶体管的第二极和所述第一控制节点连接，所述第十晶体管的栅极和所述第一节点连接，所述第十晶体管的第一极和所述第一控制节点连接，所述第十晶体管的第二极和所述第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述第二降噪电路包括第十一晶体管和第十二晶体管，所述第十一晶体管的栅极和所述第二控制节点连接，所述第十一晶体管的第一极和第三电压端连接，所述第十一晶体管的第二极和所述第二降噪节点连接，所述第十二晶体管的栅极和所述第一节点连接，所述第十二晶体管的第一极和所述第二降噪节点连接，所述第十二晶体管的第二极和第一电压端连接；所述第二控制电路包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极与第一极连接，且和所述第三电压端连接，所述第十三晶体管的第二极和所述第二控制节点连接，所述第十四晶体管的栅极和所述第一节点连接，所述第十四晶体管的第一极和所述第二控制节点连接，所述第十四晶体管的第二极和所述第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输出复位电路包括第十五晶体管；所述第十五晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第十五晶体管的第一极和所述输出端连接，所述第十五晶体管的第二极和第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输出复位电路包括第十六晶体管；所述第十六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第十六晶体管的第一极和所述第一节点连接，所述第十六晶体管的第二极和第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述第一节点复位电路包括第十七晶体管；所述第十七晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极和第一电压端连接。
例如，在本公开至少一个实施例提供的移位寄存器单元中，所述输出降噪电路包括第十八晶体管和第十九晶体管；所述第十八晶体管的栅极和所述第一降噪节点连接，所述第十八晶体管的第一极和所述输出端连接，所述第十八晶体管的第二极和第一电压端连接；所述第十九晶体管的栅极和所述第二降噪节点连接，所述第十九晶体管的第一极和所述输出端连接，所述第十九晶体管的第二极和所述第一电压端连接。
本公开至少一个实施例还提供一种如本公开任一实施例所述的移位寄存器单元的驱动方法，包括：在降噪复位阶段，所述降噪复位电路响应于所述第一复位信号对所述第一降噪节点和所述第二降噪节点进行复位；在输入阶段，所述输入电路响应于所述输入信号将所述输入信号写入所述第一节点；以及在输出阶段，所述输出电路在所述第一节点的电平的控制下，将所述时钟信号输出至所述输出端。
本公开至少一个实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。
本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一些实施例提供的一种移位寄存器单元的示意框图；
图2为本公开一些实施例提供的另一种移位寄存器单元的示意框图；
图3为本公开一些实施例提供的另一种移位寄存器单元的示意框图；
图4为本公开一些实施例提供的另一种移位寄存器单元的示意框图
图5为图3中所示的移位寄存器单元的一种具体实现示例的电路图
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图；
图7和图8为本公开一些实施例提供的一种移位寄存器单元的信号时序图；
图9为本公开一些实施例提供的一种栅极驱动电路的示意框图；以及
图10为本公开一些实施例提供的一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在对用于栅极驱动电路的移位寄存器单元进行设计的过程中，为了避免移位寄存器单元中的晶体管由于长时间导通引起的性能漂移，例如可以利用两组降噪控制电路交替控制移位寄存器单元中的各降噪电路，以对移位寄存器单元中的各节点(例如上拉节点)及输出端进行降噪。例如，两组降噪控制电路分别接收交替的直流高电平信号和直流低电平信号，且两组降噪控制电路接收的信号互为反相信号。例如，在一个周期中，第一组降噪控制电路接收高电平信号，第二组降噪控制电路接收低电平信号，移位寄存器单元中的各降噪电路在第一组降噪控制电路的控制下进行工作；在下一个周期中，第一组降噪控制电路接收低电平信号，第二组降噪控制电路接收高电平信号，移位寄存器单元中的各降噪电路在第二组降噪控制电路的控制下进行工作。
为了不影响画面的正常显示，两组降噪控制电路的切换周期通常设置为显示画面刷新周期的整数倍，切换时间点设置在显示的消隐阶段，即前一帧显示画面结束后或下一帧显示画面开始前的阶段。
但是，在两组降噪控制电路切换的过程中，例如当第一组降噪控制电路接收的直流电平信号由高电平变为低电平时(例如电平信号由正压变为负压)，由于第一组降噪控制电路中的晶体管响应于低电平信号而处于关断状态，导致第一组降噪控制电路中的电荷无法通过晶体管直接快速释放，而只能通过晶体管以漏电流的方式慢慢释放。因而，在下一帧显示画面对应的时钟信号来临时，第一组降噪控制电路中的电荷可能未能完全释放，这导致第一组降噪控制电路继续对移位寄存器单元中的各降噪电路产生影响。移位寄存器单元中的各降噪电路在两组降噪控制电路的作用下，使各节点(例如上拉节点)的放电电流增大，从而使各节点的电荷加倍降低。例如，当写入输入信号以对上拉节点进行充电时，由于例如上拉节点降噪电路对上拉节点产生加倍的放电电流的影响，上拉节点在时钟信号来临时无法充分充电，导致上拉节点的电平偏低，进而在上拉节点的电平的控制下，使输出端输出的信号幅值偏低，甚至进一步使输出的信号衰减至无输出，导致显示画面异常或产生扫屏不良现象。
本公开至少一个实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元可以在两组降噪控制电路切换的过程中，使对应切换为无效电平(例如低电平)的降噪控制电路中的电荷完全释放，从而避免对输出信号的幅值产生影响，保证画面的正常显示，进而提升包括该移位寄存器单元的产品的稳定性和信赖性。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
本公开至少一个实施例提供一种移位寄存器单元，多个该移位寄存器单元级联可以形成栅极驱动电路，以依序输出多个扫描信号，该移位寄存器单元包括输入电路、输出电路、第一节点降噪电路和降噪复位电路。输入电路与第一节点连接，配置为响应于输入信号将输入信号写入第一节点，以控制第一节点的电平。输出电路与第一节点和输出端连接，配置为接收时钟信号并在第一节点的电平的控制下将时钟信号输出至输出端。第一节点降噪电路分别与第一节点、第一降噪节点和第二降噪节点连接，配置为在第一降噪节点的电平或第二降噪节点的电平的控制下，对第一节点进行降噪。降噪复位电路与第一降噪节点和第二降噪节点连接，配置为响应于第一复位信号对第一降噪节点和第二降噪节点进行复位。
图1为本公开一些实施例提供的一种移位寄存器单元的示意框图。如图1所示，该移位寄存器单元10包括输入电路100、输出电路200、第一节点降噪电路300和降噪复位电路400。
输入电路100与第一节点PU连接，配置为响应于输入信号将输入信号写入第一节点PU，以控制第一节点PU的电平。例如，输入电路100在输入信号的控制下使第一节点PU与输入端INT电连接，从而可以使输入信号的高电平对第一节点PU充电，即对第一节点PU进行上拉，使得第一节点PU的电平升高以控制输出电路200导通。当然，本公开的实施例不限于此方式，例如，输入电路100还可以与另外提供的高电压端连接，配置为在输入端INT提供的输入信号的控制下使第一节点PU与该高电压端电连接，从而可以使该高电压端输出的高电平信号对第一节点PU充电。在其他一些实施例中，也可以使输入信号的低电平对第一节点PU放电，使得第一节点PU的电平降低以控制输出电路200导通，第一节点PU的电平的变化方式(即升高或降低)可以根据输出电路200的具体实现方式而定。
输出电路200与第一节点PU和输出端OP1连接，配置为接收时钟信号并在第一节点PU的电平的控制下将时钟信号输出至输出端OP1。例如，输出电路200在第一节点PU的电平的控制下导通，使提供时钟信号的时钟信号端CLK与输出端OP1电连接，从而输出电路200接收时钟信号后可以将该时钟信号输出至输出端OP1。例如，输出端OP1可以为扫描信号输出端，用于为像素电路(像素行)提供扫描信号以驱动例如与扫描信号输出端连接的显示面板的栅线。
第一节点降噪电路300分别与第一节点PU、第一降噪节点PD1和第二降噪节点PD2连接，配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，对第一节点PU进行降噪。例如，第一节点降噪电路300与第一节点PU、第一降噪节点PD1、第二降噪节点PD2和另行提供的第一电压端VSS(例如低电压端)连接，配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，使第一节点PU和第一电压端VSS电连接，将第一节点PU的电平复位为第一电压端VSS提供的电压，避免第一节点PU的电平在非操作期间导致的噪声，从而对第一节点PU进行降噪(例如，进行下拉)。
例如，可以通过控制第一降噪节点PD1的电平和第二降噪节点PD2的电平，使第一降噪节点PD1和第二降噪节点PD2交替为有效电平(例如高电平)，从而使第一节点降噪电路300交替响应第一降噪节点PD1的电平和第二降噪节点PD2的电平对第一节点PU进行降噪。
例如，在第一降噪节点PD1的电平和第二降噪节点PD2的电平交替对第一节点降噪电路300进行控制的过程中，在由高电平信号切换为低电平信号时，因为降噪节点处的电荷无法快速释放，存在残留电荷，导致第一降噪节点PD1的电平和第二降噪节点PD2的电平同时作用于第一节点降噪电路300，进而使第一节点降噪电路300对第一节点PU的放电电流加倍，使第一节点PU的电荷降低，以至于第一节点PU不能充分充电，从而影响输出端OP1输出的例如扫描信号的幅值。
为了保证输出信号的稳定性，如图1所示，降噪复位电路400与第一降噪节点PD1和第二降噪节点PD2连接，配置为响应于第一复位信号对第一降噪节点PD1和第二降噪节点PD2进行复位。例如，降噪复位电路400与第一降噪节点PD1、第二降噪节点PD2、第一复位端RST1和另行提供的例如第一电压端VSS(例如低电压端)连接，配置为响应于第一复位端RST1提供的第一复位信号，使第一降噪节点PD1和第二降噪节点PD2分别与第一电压端VSS电连接，从而对第一降噪节点PD1和第二降噪节点PD2进行复位。
例如，在由高电平信号切换为低电平信号的过程中，第一降噪节点PD1和第二降噪节点PD2处的电荷可以在被降噪复位电路400复位的过程中通过第一电压端VSS迅速被释放，从而避免在切换过程中第一降噪节点PD1或第二降噪节点PD2残留的电荷对第一节点降噪电路300产生额外的影响，进而保证第一节点降噪电路300仅在第一降噪节点PD1和第二降噪节点PD2中任意一个节点的电平的控制下，对第一节点PU进行降噪。
例如，第一复位端RST1可以在输入端INT写入输入信号前，向降噪复位电路400施加第一复位信号以对第一降噪节点PD1和第二降噪节点PD2进行复位，进而避免第一降噪节点PD1或第二降噪节点PD2残留的电荷对第一节点PU的充电产生影响，保证输出端OP1输出的例如扫描信号的幅值的稳定性，使包括该移位寄存器单元10的显示装置可以进行正常的画面显示，从而提升显示装置的稳定性和信赖性。
图2为本公开一些实施例提供的另一种移位寄存器单元的示意框图。如图2所示，该实施例中移位寄存器单元20还包括第一降噪电路510、第二降噪电路520、第一控制电路610和第二控制电路620，其他结构与图1中所示的移位寄存器单元10基本相同。
第一降噪电路510分别与第一节点PU、第一降噪节点PD1和第一控制节点PD_CN1连接，配置为在第一节点PU的电平和第一控制节点PD_CN1的电平的控制下，对第一降噪节点PD1的电平进行控制。例如，第一降噪电路510与第一电压端VSS、第二电压端VDD1、第一节点PU、第一控制节点PD_CN1和第一降噪节点PD1连接，配置为在第一节点PU的电平的控制下使第一降噪节点PD1和第一电压端VSS电连接，从而对第一降噪节点PD1的电平进行控制(例如下拉)，使其处于低电平。同时，第一降噪电路510可以在第一控制节点PD_CN1的电平的控制下使第一降噪节点PD1和第二电压端VDD1电连接，从而在第二电压端VDD1提供高电平信号时对第一降噪节点PD1进行充电，以使其处于高电平。
第二降噪电路520分别与第一节点PU、第二降噪节点PD2和第二控制节点PD_CN2连接，配置为在第一节点PU的电平和第二控制节点PD_CN2的电平的控制下，对第二降噪节点PD2的电平进行控制。例如，第二降噪电路520与第一电压端VSS、第三电压端VDD2、第一节点PU、第二控制节点PD_CN2和第二降噪节点PD2连接，配置为在第一节点PU的电平的控制下使第二降噪节点PD2和第一电压端VSS电连接，从而对第二降噪节点PD2的电平进行控制(例如下拉)，使其处于低电平。同时，第二降噪电路520可以在第二控制节点PD_CN2的电平的控制下使第二降噪节点PD2和第三电压端VDD2电连接，从而在第三电压端VDD2提供高电平信号时对第二降噪节点PD2进行充电，以使其处于高电平。
第一控制电路610与第一节点PU和第一控制节点PD_CN1连接，配置为在第一节点PU的电平的控制下，对第一控制节点PD_CN1的电平进行控制。例如，第一控制电路610与第一电压端VSS、第二电压端VDD1、第一节点PU和第一控制节点PD_CN1连接，配置为在第一节点PU的电平的控制下使第一控制节点PD_CN1和第一电压端VSS电连接，从而对第一控制节点PD_CN1的电平进行下拉控制，使其处于低电平。同时，第一控制电路610可以在第二电压端VDD1提供高电平信号时使第一控制节点PD_CN1处于高电平。
第二控制电路620与第一节点PU和第二控制节点PD_CN2连接，配置为在第一节点PU的电平的控制下，对第二控制节点PD_CN2的电平进行控制。例如，第二控制电路620与第一电压端VSS、第三电压端VDD2、第一节点PU和第二控制节点PD_CN2连接，配置为在第一节点PU的电平的控制下使第二控制节点PD_CN2和第一电压端VSS电连接，从而对第二控制节点PD_CN2的电平进行下拉控制，使其处于低电平。同时，第二控制电路620可以在第三电压端VDD2提供高电平信号时使第二控制节点PD_CN2处于高电平。
例如，第二电压端VDD1和第三电压端VDD2配置为交替提供直流高电平信号，通过第一降噪电路510、第二降噪电路520、第一控制电路610和第二控制电路620的作用，使第一降噪节点PD1和第二降噪节点PD2交替为高电平，从而控制第一节点降噪电路300对第一节点PU进行降噪。例如，当第二电压端VDD1提供高电平信号时，第三电压端VDD2提供低电平信号，在第一降噪电路510和第一控制电路610的作用下，此时第一降噪节点PD1为高电平；当第三电压端VDD2提供高电平信号时，第二电压端VDD1提供低电平信号，在第二降噪电路520和第二控制电路620的作用下，此时第二降噪节点PD2为高电平。通过这种方式，可以避免移位寄存器单元20中的晶体管长期导通引起的性能漂移。
例如，在第二电压端VDD1和第三电压端VDD2交替提供直流高电平信号的过程中，降噪复位电路400响应于第一复位信号分别对第一降噪节点PD1和第二降噪节点PD2进行复位，从而避免了在第二电压端VDD1或第三电压端VDD2提供的电平信号由高电平向低电平切换的过程中，电路中的电荷由于无法通过例如第一控制电路610或第二控制电路620快速释放而残留在第一降噪节点PD1或第二降噪节点PD2。进而，保证了在输入信号写入第一节点PU时，第一节点降噪电路300仅在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下对第一节点PU进行降噪，避免第一节点PU在充电过程中的放电电流过大，进而保证了输出端信号的正常输出。
图3为本公开一些实施例提供的另一种移位寄存器单元的示意框图。如图3所示，该实施例中移位寄存器单元30还包括输出复位电路700、第一节点复位电路800和输出降噪电路900，其他结构与图2中所示的移位寄存器单元20基本相同。
输出复位电路700与输出端OP1连接，配置为响应于第一复位信号对输出端OP1进行复位。例如，输出复位电路与输出端OP1、第一复位端RST1和第一电压端VSS连接，配置为在第一复位端RST1提供的第一复位信号的控制下使输出端OP1和第一电压端VSS电连接，从而对输出端OP1进行复位，例如使得输出端OP1的电压等于第一电压端VSS的电压。
例如，输出复位电路700还可以进一步与第一节点PU连接，配置为响应于第一复位信号对第一节点PU进行复位。例如，输出复位电路700还可以与第一节点PU连接，配置为在第一复位端RST1提供的第一复位信号的控制下使第一节点PU和第一电压端VSS电连接，从而对第一节点PU进行复位，例如使得第一节点PU的电压等于第一电压端VSS的电压。例如，输出复位电路700可以在一帧图像扫描开始前和结束后均对第一节点PU进行复位，也可以仅在一帧图像扫描开始前或结束后对第一节点PU进行复位。
第一节点复位电路800与第一节点PU连接，配置为响应于第二复位信号对第一节点PU进行复位。例如，第一节点复位电路800与第一节点PU、第二复位端RST2和第一电压端VSS连接，配置为在第二复位端RST2提供的第二复位信号的控制下使第一节点PU和第一电压端VSS电连接，从而对第一节点PU进行复位，例如使得第一节点PU的电压等于第一电压端VSS的电压。例如，第一节点复位电路800在该移位寄存器单元30输出结束后对第一节点PU进行复位。
输出降噪电路900分别与第一降噪节点PD1、第二降噪节点PD2和输出端OP1连接，配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，对输出端OP1进行降噪。例如，输出降噪电路900与第一电压端VSS、输出端OP1、第一降噪节点PD1和第二降噪节点PD2连接，配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，使输出端OP1与第一电压端VSS电连接，例如使得输出端OP1的电压等于第一电压端VSS的电压，从而对输出端OP1进行降噪(例如进行下拉)。
图4为本公开一些实施例提供的另一种移位寄存器单元的示意框图。相比于图3所示的移位寄存器单元30，在图4所示的实施例中，移位寄存器单元40的输出电路200不仅与输出端OP1(例如扫描信号输出端)连接，还可以与第二输出端OP2(例如移位信号输出端)连接，以提高该移位寄存器单元40的驱动能力。例如，扫描信号输出端(例如输出端OP1)用于为像素电路(像素行)提供扫描信号，移位信号输出端(例如第二输出端OP2)用于为级联的其他移位寄存器单元提供输入信号。
例如，输出电路200还配置为接收时钟信号并在第一节点PU的电平的控制下将时钟信号输出至第二输出端OP2。例如，输出电路200在第一节点PU的电平的控制下导通，使时钟信号端CLK与第二输出端OP2电连接，从而输出电路200接收时钟信号后可以将该时钟信号还输出至第二输出端OP2。
相应地，输出降噪电路900还可以配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，对第二输出端OP2进行降噪。例如，输出降噪电路900还与第二输出端OP2连接，配置为在第一降噪节点PD1的电平或第二降噪节点PD2的电平的控制下，使第二输出端OP2与第一电压端VSS电连接，例如使得第二输出端OP2的电压等于第一电压端VSS的电压，从而对第二输出端OP2进行降噪(例如进行下拉)。
图5为图3中所示的移位寄存器单元的一种具体实现示例的电路图。在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。如图5所示，该移位寄存器单元30包括第一至第十九晶体管M1-M19和第一电容C1。
降噪复位电路400包括第一晶体管M1和第二晶体管M2。第一晶体管M1的栅极配置为和第一复位端RST1连接以接收第一复位信号，第一晶体管M1的第一极配置为和第一降噪节点PD1连接，第一晶体管M1的第二极配置为和第一电压端VSS连接。第二晶体管M2的栅极配置为和第一复位端RST1连接以接收第一复位信号，第二晶体管M2的第一极配置为和第二降噪节点PD2连接，第二晶体管M2的第二极配置为和第一电压端VSS连接。
例如，当第一复位端RST1的第一复位信号为高电平时，第一晶体管M1和第二晶体管M2导通，将第一降噪节点PD1及第二降噪节点PD2与第一电压端VSS电连接，从而对第一降噪节点PD1和第二降噪节点PD2复位。
输入电路100包括第三晶体管M3，第三晶体管M3的栅极与第一极连接且配置为和输入端INT连接以接收输入信号，第三晶体管M3的第二极配置为和第一节点PU连接。当输入端INT的输入信号为高电平时，第三晶体管M3导通，输入信号对第一节点PU进行充电，使其处于高电平。
输出电路200包括第四晶体管M4和第一电容C1。第四晶体管M4的栅极配置为和第一节点PU连接，第四晶体管M4的第一极配置为和时钟信号端CLK连接以接收时钟信号，第四晶体管M4的第二极配置为和输出端OP1连接。第一电容C1的第一极配置为和第一节点PU连接，第一电容C1的第二极配置为和输出端OP1连接。当第一节点PU处于高电平时，第四晶体管M4导通，从而可以接收时钟信号端CLK的时钟信号，并通过输出端OP1输出例如扫描信号。
第一节点降噪电路300包括第五晶体管M5和第六晶体管M6。第五晶体管M5的栅极配置为和第一降噪节点PD1连接，第五晶体管M5的第一极配置为和第一节点PU连接，第五晶体管M5的第二极配置为和第一电压端VSS连接。第六晶体管M6的栅极配置为和第二降噪节点PD2连接，第六晶体管M6的第一极配置为和第一节点PU连接，第六晶体管M6的第二极配置为和第一电压端VSS连接。当第一降噪节点PD1的电平为高电平时，第五晶体管M5导通；当第二降噪节点PD2的电平为高电平时，第六晶体管M6导通。当第一降噪节点PD1和第二降噪节点PD2任意一个为高电平时，第五晶体管M5或第六晶体管M6导通，将第一节点PU和第一电压端VSS电连接，从而可以将第一节点PU下拉至低电平，以进行降噪。
第一降噪电路510包括第七晶体管M7和第八晶体管M8。第七晶体管M7的栅极配置为和第一控制节点PD_CN1连接，第七晶体管M7的第一极配置为和第二电压端VDD1连接，第七晶体管M7的第二极配置为和第一降噪节点PD1连接。第八晶体管M8的栅极配置为和第一节点PU连接，第八晶体管M8的第一极配置为和第一降噪节点PD1连接，第八晶体管M8的第二极配置为和第一电压端VSS连接。
例如，当第一控制节点PD_CN1为高电平时，第七晶体管M7导通，使第一降噪节点PD1和第二电压端VDD1电连接，从而在第二电压端VDD1提供高电平信号时对第一降噪节点PD1进行充电，以使其处于高电平。当第一节点PU为高电平时，第八晶体管M8导通，使第一降噪节点PD1和第一电压端VSS电连接，从而可以将第一降噪节点PD1下拉至低电平。
例如，当第一晶体管M1响应于第一复位信号的高电平而导通以对第一降噪节点PD1进行复位时，为了保证第一电压端VSS可以将第一降噪节点PD1下拉至低电平，需要对第一晶体管M1和第七晶体管M7的参数(例如导通电阻，即晶体管的漏极和源极间的电阻)进行设置，例如可以将第一晶体管M1的导通电阻设置为小于第七晶体管M7的导通电阻，使得即便在第七晶体管M7导通的情形下，第一电压端VSS也可以将第一降噪节点PD1的电压下拉至近似等于第一电压端VSS的电压，以达到对第一降噪节点PD1进行复位的效果。
第一控制电路610包括第九晶体管M9和第十晶体管M10。第九晶体管M9的栅极与第一极连接且配置为和第二电压端VDD1连接，第九晶体管M9的第二极配置为和第一控制节点PD_CN1连接。第十晶体管M10的栅极配置为和第一节点PU连接，第十晶体管M10的第一极配置为和第一控制节点PD_CN1连接，第十晶体管M10的第二极配置为和第一电压端VSS连接。
例如，当第二电压端VDD1提供高电平信号时，第九晶体管M9导通，使第一控制节点PD_CN1和第二电压端VDD1电连接，从而对第一控制节点PD_CN1进行充电，以使其处于高电平。当第一节点PU为高电平时，第十晶体管M10导通，使第一控制节点PD_CN1和第一电压端VSS电连接，从而可以将第一控制节点PD_CN1下拉至低电平。
第二降噪电路520包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的栅极配置为和第二控制节点PD_CN2连接，第十一晶体管M11的第一极配置为和第三电压端VDD2连接，第十一晶体管M11的第二极配置为和第二降噪节点PD2连接。第十二晶体管M12的栅极配置为和第一节点PU连接，第十二晶体管M12的第一极配置为和第二降噪节点PD2连接，第十二晶体管M12的第二极配置为和第一电压端VSS连接。
例如，当第二控制节点PD_CN2为高电平时，第十一晶体管M11导通，使第二降噪节点PD2和第三电压端VDD2电连接，从而在第三电压端VDD2提供高电平信号时对第二降噪节点PD2进行充电，以使其处于高电平。当第一节点PU为高电平时，第十二晶体管M12导通，使第二降噪节点PD2和第一电压端VSS电连接，从而可以将第二降噪节点PD2下拉至低电平。
例如，当第二晶体管M2响应于第一复位信号的高电平而导通以对第二降噪节点PD2进行复位时，为了保证第一电压端VSS可以将第二降噪节点PD2下拉至低电平，需要对第二晶体管M2和第十一晶体管M11的参数(例如导通电阻，即晶体管的漏极和源极间的电阻)进行设置，例如可以将第二晶体管M2的导通电阻设置为小于第十一晶体管M11的导通电阻，使得即便在第十一晶体管M11导通的情形下，第一电压端VSS也可以将第二降噪节点PD2的电压下拉至近似等于第一电压端VSS的电压，以达到对第二降噪节点PD2进行复位的效果。
第二控制电路620包括第十三晶体管M13和第十四晶体管M14。第十三晶体管M13的栅极与第一极连接且配置为和第三电压端VDD2连接，第十三晶体管M13的第二极配置为和第二控制节点PD_CN2连接。第十四晶体管M14的栅极配置为和第一节点PU连接，第十四晶体管M14的第一极配置为和第二控制节点PD_CN2连接，第十四晶体管M14的第二极配置为和第一电压端VSS连接。
例如，当第三电压端VDD2提供高电平信号时，第十三晶体管M13导通，使第二控制节点PD_CN2和第三电压端VDD2电连接，从而对第二控制节点PD_CN2进行充电，以使其处于高电平。当第一节点PU为高电平时，第十四晶体管M14导通，使第二控制节点PD_CN2和第一电压端VSS电连接，从而可以将第二控制节点PD_CN2下拉至低电平。
输出复位电路700包括第十五晶体管M15。第十五晶体管M15的栅极配置为和第一复位端RST1连接以接收第一复位信号，第十五晶体管M15的第一极配置为和输出端OP1连接，第十五晶体管M15的第二极配置为和第一电压端VSS连接。当第一复位端RST1的第一复位信号为高电平时，第十五晶体管M15导通，将输出端OP1和第一电压端VSS电连接，从而对输出端OP1复位。
输出复位电路700还可以进一步包括第十六晶体管M16。第十六晶体管M16的栅极配置为和第一复位端RST1连接以接收第一复位信号，第十六晶体管M16的第一极配置为和第一节点PU连接，第十六晶体管M16的第二极配置为和第一电压端VSS连接。当第一复位端RST1的第一复位信号为高电平时，第十六晶体管M16导通，将第一节点PU和第一电压端VSS电连接，从而对第一节点PU复位。
第一节点复位电路800包括第十七晶体管M17。第十七晶体管M17的栅极配置为和第二复位端RST2连接以接收第二复位信号，第十七晶体管M17的第一极配置为和第一节点PU连接，第十七晶体管M17的第二极配置为和第一电压端VSS连接。当第二复位端RST2的第二复位信号为高电平时，第十七晶体管M17导通，将第一节点PU和第一电压端VSS电连接，从而对第一节点PU复位。
输出降噪电路900包括第十八晶体管M18和第十九晶体管M19。第十八晶体管M18的栅极配置为和第一降噪节点PD1连接，第十八晶体管M18的第一极配置为和输出端OP1连接，第十八晶体管M18的第二极配置为和第一电压端VSS连接。第十九晶体管M19的栅极配置为和第二降噪节点PD2连接，第十九晶体管M19的第一极配置为和输出端OP1连接，第十九晶体管M19的第二极配置为和第一电压端VSS连接。当第一降噪节点PD1的电平为高电平时，第十八晶体管M18导通；当第二降噪节点PD2的电平为高电平时，第十九晶体管M19导通。当第一降噪节点PD1和第二降噪节点PD2任意一个为高电平时，第十八晶体管M18或第十九晶体管M19导通，将输出端OP1和第一电压端VSS电连接，从而可以将输出端OP1的例如扫描信号下拉至低电平，以进行降噪。
图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图。例如，如图6所示，在输出电路200与第二输出端OP2连接的情形下，输出电路200还可以进一步包括第二十晶体管M20，相应地，输出降噪电路900还可以进一步包括第二十一晶体管M21和第二十二晶体管M22。
例如，第二十晶体管M20的栅极配置为和第一节点PU连接，第二十晶体管M20的第一极配置为和时钟信号端CLK连接以接收时钟信号，第二十晶体管M20的第二极配置为和第二输出端OP2连接。当第一节点PU处于高电平时，第二十晶体管M20导通，从而可以接收时钟信号端CLK的时钟信号，并通过第二输出端OP2输出。
第二十一晶体管M21的栅极配置为和第一降噪节点PD1连接，第二十一晶体管M21的第一极配置为和第二输出端OP2连接，第二十一晶体管M21的第二极配置为和第一电压端VSS连接。第二十二晶体管M22的栅极配置为和第二降噪节点PD2连接，第二十二晶体管M22的第一极配置为和第二输出端OP2连接，第二十二晶体管M22的第二极配置为和第一电压端VSS连接。当第一降噪节点PD1的电平为高电平时，第二十一晶体管M21导通；当第二降噪节点PD2的电平为高电平时，第二十二晶体管M22导通。当第一降噪节点PD1和第二降噪节点PD2任意一个为高电平时，第二十一晶体管M21或第二十二晶体管M22导通，将第二输出端OP2和第一电压端VSS电连接，从而可以将第二输出端OP2的输出信号下拉至低电平，以进行降噪。
需要说明的是，本公开的各实施例中，第一电容C1可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。
需要注意的是，在本公开的各个实施例的说明中，第一节点PU、第一降噪节点PD1、第二降噪节点PD2、第一控制节点PD_CN1和第二控制节点PD_CN2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极(即源极和漏极)，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10/20/30/40中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
图7和图8为本公开一些实施例提供的一种移位寄存器单元的信号时序图。例如，如图7所示，第二电压端VDD1和第三电压端VDD2配置为交替提供直流高电平信号，例如，第二电压端VDD1和第三电压端VDD2分别提供交替的直流高电平信号和直流低电平信号，且第二电压端VDD1和第三电压端VDD2提供的信号互为反相信号。
下面仅以图8中所示的第二电压端VDD1提供直流高电平信号、第三电压端VDD2提供直流低电平信号的一帧显示时序为例，对图5中所示的移位寄存器单元30的工作原理进行说明；第二电压端VDD1提供直流低电平信号、第三电压端VDD2提供直流高电平信号的一帧显示时序与之类似，不再赘述。这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。
需要说明的是，在图8中以及下面的描述中，RST1、VDD1、VDD2、PD1、PD2、CLK、INT、PU、OP1等既用于表示相应的信号端或节点，也用于表示相应的信号或节点的电平。
在图8所示的第一阶段至第六阶段1-6中，该移位寄存器单元30可以分别进行如下操作。
在第一阶段1，第二电压信号VDD1由直流低电平信号切换为直流高电平信号，第三电压信号VDD2由直流高电平信号切换为直流低电平信号，第九晶体管M9导通，第十三晶体管M13截止。输入端INT提供低电平信号，第三晶体管M3截止，第一节点PU(由于被复位)处于低电平，第八晶体管M8、第十晶体管M10、第十二晶体管M12和第十四晶体管M14截止。第一控制节点PD_CN1被第九晶体管M9上拉至高电平，第七晶体管M7导通，将第一降噪节点PD1上拉至高电平。第五晶体管M5和第十八晶体管M18导通，从而分别对第一节点PU和输出端OP1进行降噪。
由于第十三晶体管M13截止，第二降噪节点PD2的电荷只能通过第十三晶体管M13缓慢漏走而无法被快速释放，因而第二降噪节点PD2的电平虽然由于电荷释放而略有下降，但是仍处于高电平状态。
在第二阶段2，第一复位端RST1提供高电平信号，第一晶体管M1和第二晶体管M2导通，将第一降噪节点PD1的电平和第二降噪节点PD2的电平下拉至低电平，从而使得第二降噪节点PD2的电荷通过第二晶体管M2漏走而快速释放。进而，在后续阶段输入端INT提供高电平的输入信号时，可以避免第二降噪节点PD2的残留电荷对第一节点PU的充电产生影响，使第一节点PU充分充电，保证在后续阶段时钟信号端CLK提供的高电平的时钟信号来临时，输出端OP1输出的例如扫描信号的幅值可以保持稳定，使包括该移位寄存器单元30的显示装置可以进行正常的画面显示，从而提升显示装置的稳定性和信赖性。
在第三阶段3，第一复位端RST1提供低电平信号，第一降噪节点PD1的电平在高电平的第二电压信号VDD1的作用下重新被上拉至高电平。因而，在第一降噪节点PD1的高电平的控制下，第五晶体管M5和第十八晶体管M18导通，从而分别继续对第一节点PU和输出端OP1进行降噪。
在第四阶段4，输入端INT提供高电平的输入信号，第三晶体管M3导通，第一节点PU被充电至高电平，第四晶体管M4导通。第四晶体管M4将时钟信号端CLK的时钟信号输出至输出端OP1；并且在该阶段时钟信号仍处于低电平。第八晶体管M8和第十晶体管M10在第一节点PU的高电平的作用下导通。由于第九晶体管M9和第十晶体管M10串联分压，第一控制节点PD_CN1被下拉至低电平。第七晶体管M7截止，第一降噪节点PD1被导通的第八晶体管M8下拉至低电平。
在第五阶段5，时钟信号端CLK的时钟信号变为高电平，第一节点PU的电位因在输出端OP1的电平通过第一电容C1的耦合作用(自举作用)下，而进一步升高，使得第四晶体管M4充分导通，时钟信号的高电平输出至输出端OP1以作为例如扫描信号。第一降噪节点PD1和第二降噪节点PD2保持为低电平，第十八晶体管M18和第十九晶体管M19保持截止，不会对输出产生影响。
在第六阶段6，时钟信号端CLK的时钟信号变为低电平，第一节点PU的电位因耦合作用而有所降低，但仍然为高电平，第四晶体管M4保持导通，时钟信号的低电平输出至输出端OP1，使输出端OP1输出低电平的扫描信号。
在后续阶段，第二复位端RST2提供高电平信号(图8中未示出)，第十七晶体管M17导通，将第一节点PU的电平下拉至低电平。第八晶体管M8和第十晶体管M10截止。第一控制节点PD_CN1被第九晶体管M9上拉至高电平，第七晶体管M7导通，将第一降噪节点PD1上拉至高电平。第五晶体管M5和第十八晶体管M18导通，从而分别对第一节点PU和输出端OP1持续降噪。
本公开至少一个实施例还提供一种栅极驱动电路，该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。
图9为本公开一些实施例提供的一种栅极驱动电路的示意框图。如图9所示，该栅极驱动电路50包括多个级联的移位寄存器单元(SRn、SRn+1、SRn+2、SRn+3等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10/20/30/40。例如，在栅极驱动电路50中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10/20/30/40。该栅极驱动电路50可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。
例如，多个移位寄存器单元分别具有输入端INT、第一复位端RST1、第二复位端RST2、输出端OP1(例如扫描信号输出端)和第二输出端OP2(例如移位信号输出端)。为了表述简洁，其他应当具有的信号端图中未示出或未标出。
例如，每一级移位寄存器单元的第一复位端RST1接收提供的第一复位信号。例如，除第一级以外，每一级移位寄存器单元的第二输出端OP2与上一级移位寄存器单元的第二复位端RST2连接。例如，除最后一级以外，每一级移位寄存器单元的第二输出端OP2与下一级移位寄存器单元的输入端INT连接。例如，第一级移位寄存器单元的输入端INT配置为接收触发信号STV1；最后一级移位寄存器单元的第二复位端RST2配置为接收另外提供的复位信号。当然，上述为正向扫描的情形。当反向扫描时，将上述用于第一级移位寄存器单元的触发信号STV1替换为上述复位信号，而将上述用于最后一级移位寄存器单元的复位信号替换为触发信号STV1。
例如，在栅极驱动电路的每一级移位寄存器单元不包括第二输出端OP2的情形，除第一级以外，每一级移位寄存器单元的输出端OP1与上一级移位寄存器单元的第二复位端RST2连接。例如，除最后一级以外，每一级移位寄存器单元的输出端OP1与下一级移位寄存器单元的输入端INT连接。例如，第一级移位寄存器单元的输入端INT配置为接收触发信号STV1；最后一级移位寄存器单元的第二复位端RST2配置为接收另外提供的复位信号。当然，上述为正向扫描的情形。当反向扫描时，将上述用于第一级移位寄存器单元的触发信号STV1替换为上述复位信号，而将上述用于最后一级移位寄存器单元的复位信号替换为触发信号STV1。
例如，该栅极驱动电路50还包括第一系统时钟CLK1和第二系统时钟CLK2，二者输出的时钟信号例如为彼此互补。例如，奇数级移位寄存器单元(例如，SRn和SRn+2)与第一系统时钟CLK1连接以接收时钟信号，偶数级移位寄存器单元(例如，SRn+1和SRn+3)与第二系统时钟CLK2连接以接收时钟信号，以保证各个移位寄存器单元的输出端OP1和第二输出端OP2各自的输出信号实现移位。
例如，该栅极驱动电路50还可以包括时序控制器，该时序控制器例如配置为向各级移位寄存器单元提供第一系统时钟信号和第二系统时钟信号，时序控制器还可以配置为提供触发信号STV1。在不同的示例中，根据不同的配置，还可以提供更多的系统时钟，例如4个、6个等。
需要说明的是，本公开的各个实施例中，栅极驱动电路50中各级移位寄存器单元的级联方式以及与系统时钟的连接方式不受限制，可以为上述方式，也可以为其他适用的连接方式，本公开的实施例对此不作限制。
例如，该栅极驱动电路50还包括第一电压线LVSS、第二电压线LVDD1、第三电压线LVDD2和其他未示出的电压线，以向各个移位寄存器单元提供第一电压、第二电压、第三电压和其他所需要的电压。
例如，当采用该栅极驱动电路50驱动一显示面板时，可以将该栅极驱动电路50设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路50中的各级移位寄存器单元的输出端OP1可以配置为依序和多行栅线连接，以用于输出扫描信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路50，以实现双边驱动，本公开的实施例对栅极驱动电路50的设置方式不作限定。例如，可以在显示面板的一侧设置栅极驱动电路50以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路50以用于驱动偶数行栅线。
本公开至少一个实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。
图10为本公开一些实施例提供的一种显示装置的示意框图。如图10所示，显示装置60包括栅极驱动电路50，栅极驱动电路50为本公开任一实施例所述的栅极驱动电路。例如，显示装置60可以为液晶面板、液晶电视、OLED面板、OLED电视、显示器、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置60的技术效果可以参考上述实施例中关于移位寄存器单元10/20/30/40和栅极驱动电路50的相应描述，这里不再赘述。
例如，在一个示例中，显示装置60包括显示面板6000、栅极驱动器6010、定时控制器6020和数据驱动器6030。显示面板6000包括根据多条栅线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器6010用于驱动多条栅线GL；数据驱动器6030用于驱动多条数据线DL；定时控制器6020用于处理从显示装置60外部输入的图像数据RGB，向数据驱动器6030提供处理的图像数据RGB以及向栅极驱动器6010和数据驱动器6030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器6010和数据驱动器6030进行控制。
例如，栅极驱动器6010包括上述任一实施例中提供的栅极驱动电路50。栅极驱动电路50中的多个移位寄存器单元10/20/30/40的输出端OP1与多条栅线GL对应连接。多条栅线GL与排列为多行的像素单元P对应连接。栅极驱动电路50中的各级移位寄存器单元10/20/30/40的输出端OP1依序输出信号到多条栅线GL，以使显示面板6000中的多行像素单元P实现逐行扫描。例如，栅极驱动器6010可以实现为半导体芯片，也可以集成在显示面板6000中以构成GOA电路。
例如，数据驱动器6030使用参考伽玛电压根据源自定时控制器6020的多个数据控制信号DCS将从定时控制器6020输入的数字图像数据RGB转换成数据信号。数据驱动器6030向多条数据线DL提供转换的数据信号。例如，数据驱动器6030可以实现为半导体芯片。
例如，定时控制器6020对外部输入的图像数据RGB进行处理以匹配显示面板6000的大小和分辨率，然后向数据驱动器6030提供处理后的图像数据。定时控制器6020使用从显示装置60外部输入的同步信号SYNC(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器6020分别向栅极驱动器6010和数据驱动器6030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器6010和数据驱动器6030的控制。
该显示装置60还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
本公开至少一个实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例所述的移位寄存器单元10/20/30/40。
例如，在一个示例中，该移位寄存器单元10/20/30/40的驱动方法包括如下操作：
在降噪复位阶段(即前述第二阶段2)，降噪复位电路400响应于第一复位信号对第一降噪节点PD1和第二降噪节点PD2进行复位；
在输入阶段(即前述第四阶段4)，输入电路100响应于输入信号将输入信号写入第一节点PU；以及
在输出阶段(即前述第五阶段5)，输出电路200在第一节点PU的电平的控制下，将时钟信号输出至输出端OP1。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10/20/30/40的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种移位寄存器单元，包括输入电路、输出电路、第一节点降噪电路和降噪复位电路；
其中，所述输入电路与第一节点连接，配置为响应于输入信号将所述输入信号写入所述第一节点，以控制所述第一节点的电平；
所述输出电路与所述第一节点和输出端连接，配置为接收时钟信号并在所述第一节点的电平的控制下将所述时钟信号输出至所述输出端；
所述第一节点降噪电路分别与所述第一节点、第一降噪节点和第二降噪节点连接，配置为在所述第一降噪节点的电平或所述第二降噪节点的电平的控制下，对所述第一节点进行降噪；
所述降噪复位电路与所述第一降噪节点和所述第二降噪节点连接，配置为响应于第一复位信号对所述第一降噪节点和所述第二降噪节点进行复位。
2.根据权利要求1所述的移位寄存器单元，还包括第一降噪电路、第二降噪电路、第一控制电路和第二控制电路；
其中，所述第一降噪电路分别与所述第一节点、所述第一降噪节点和第一控制节点连接，配置为在所述第一节点的电平和所述第一控制节点的电平的控制下，对所述第一降噪节点的电平进行控制；
所述第二降噪电路分别与所述第一节点、所述第二降噪节点和第二控制节点连接，配置为在所述第一节点的电平和所述第二控制节点的电平的控制下，对所述第二降噪节点的电平进行控制；
所述第一控制电路与所述第一节点和所述第一控制节点连接，配置为在所述第一节点的电平的控制下，对所述第一控制节点的电平进行控制；
所述第二控制电路与所述第一节点和所述第二控制节点连接，配置为在所述第一节点的电平的控制下，对所述第二控制节点的电平进行控制。
3.根据权利要求1所述的移位寄存器单元，还包括输出复位电路，
其中，所述输出复位电路与所述输出端连接，配置为响应于所述第一复位信号对所述输出端进行复位。
4.根据权利要求3所述的移位寄存器单元，其中，所述输出复位电路还与所述第一节点连接，配置为响应于所述第一复位信号对所述第一节点进行复位。
5.根据权利要求1-4任一所述的移位寄存器单元，还包括第一节点复位电路，
其中，所述第一节点复位电路与所述第一节点连接，配置为响应于第二复位信号对所述第一节点进行复位。
6.根据权利要求1-4任一所述的移位寄存器单元，还包括输出降噪电路，
其中，所述输出降噪电路分别与所述第一降噪节点、所述第二降噪节点和所述输出端连接，配置为在所述第一降噪节点的电平或所述第二降噪节点的电平的控制下，对所述输出端进行降噪。
7.根据权利要求1-4任一所述的移位寄存器单元，其中，所述降噪复位电路包括第一晶体管和第二晶体管；
所述第一晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第一晶体管的第一极和所述第一降噪节点连接，所述第一晶体管的第二极和第一电压端连接；
所述第二晶体管的栅极和所述第一复位端连接以接收所述第一复位信号，所述第二晶体管的第一极和所述第二降噪节点连接，所述第二晶体管的第二极和所述第一电压端连接。
8.根据权利要求1-4任一所述的移位寄存器单元，其中，所述输入电路包括第三晶体管；
所述第三晶体管的栅极与第一极连接，且和输入端连接以接收所述输入信号，所述第三晶体管的第二极和所述第一节点连接。
9.根据权利要求1-4任一所述的移位寄存器单元，其中，所述输出电路包括第四晶体管和第一电容；
所述第四晶体管的栅极和所述第一节点连接，所述第四晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第四晶体管的第二极和所述输出端连接；
所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极和所述输出端连接。
10.根据权利要求1-4任一所述的移位寄存器单元，其中，所述第一节点降噪电路包括第五晶体管和第六晶体管；
所述第五晶体管的栅极和所述第一降噪节点连接，所述第五晶体管的第一极和所述第一节点连接，所述第五晶体管的第二极和第一电压端连接；
所述第六晶体管的栅极和所述第二降噪节点连接，所述第六晶体管的第一极和所述第一节点连接，所述第六晶体管的第二极和所述第一电压端连接。
11.根据权利要求2所述的移位寄存器单元，其中，所述第一降噪电路包括第七晶体管和第八晶体管，
所述第七晶体管的栅极和所述第一控制节点连接，所述第七晶体管的第一极和第二电压端连接，所述第七晶体管的第二极和所述第一降噪节点连接，
所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第一降噪节点连接，所述第八晶体管的第二极和第一电压端连接；
所述第一控制电路包括第九晶体管和第十晶体管，
所述第九晶体管的栅极与第一极连接，且和所述第二电压端连接，所述第九晶体管的第二极和所述第一控制节点连接，
所述第十晶体管的栅极和所述第一节点连接，所述第十晶体管的第一极和所述第一控制节点连接，所述第十晶体管的第二极和所述第一电压端连接。
12.根据权利要求2所述的移位寄存器单元，其中，所述第二降噪电路包括第十一晶体管和第十二晶体管，
所述第十一晶体管的栅极和所述第二控制节点连接，所述第十一晶体管的第一极和第三电压端连接，所述第十一晶体管的第二极和所述第二降噪节点连接，
所述第十二晶体管的栅极和所述第一节点连接，所述第十二晶体管的第一极和所述第二降噪节点连接，所述第十二晶体管的第二极和第一电压端连接；
所述第二控制电路包括第十三晶体管和第十四晶体管，
所述第十三晶体管的栅极与第一极连接，且和所述第三电压端连接，所述第十三晶体管的第二极和所述第二控制节点连接，
所述第十四晶体管的栅极和所述第一节点连接，所述第十四晶体管的第一极和所述第二控制节点连接，所述第十四晶体管的第二极和所述第一电压端连接。
13.根据权利要求3或4所述的移位寄存器单元，其中，所述输出复位电路包括第十五晶体管；
所述第十五晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第十五晶体管的第一极和所述输出端连接，所述第十五晶体管的第二极和第一电压端连接。
14.根据权利要求4所述的移位寄存器单元，其中，所述输出复位电路包括第十六晶体管；
所述第十六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第十六晶体管的第一极和所述第一节点连接，所述第十六晶体管的第二极和第一电压端连接。
15.根据权利要求5所述的移位寄存器单元，其中，所述第一节点复位电路包括第十七晶体管；
所述第十七晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极和第一电压端连接。
16.根据权利要求6所述的移位寄存器单元，其中，所述输出降噪电路包括第十八晶体管和第十九晶体管；
所述第十八晶体管的栅极和所述第一降噪节点连接，所述第十八晶体管的第一极和所述输出端连接，所述第十八晶体管的第二极和第一电压端连接；
所述第十九晶体管的栅极和所述第二降噪节点连接，所述第十九晶体管的第一极和所述输出端连接，所述第十九晶体管的第二极和所述第一电压端连接。
17.一种如权利要求1-16任一所述的移位寄存器单元的驱动方法，包括：
在降噪复位阶段，所述降噪复位电路响应于所述第一复位信号对所述第一降噪节点和所述第二降噪节点进行复位；
在输入阶段，所述输入电路响应于所述输入信号将所述输入信号写入所述第一节点；以及
在输出阶段，所述输出电路在所述第一节点的电平的控制下，将所述时钟信号输出至所述输出端。
18.一种栅极驱动电路，包括多个级联的如权利要求1-16任一所述的移位寄存器单元。
19.一种显示装置，包括如权利要求18所述的栅极驱动电路。
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