CN113168802B - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

一种移位寄存器单元(100)及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元(100)包括：输入电路(110)、输出电路(120)、第一控制电路(131)、第一降噪控制电路(141)、第二控制电路(132)、第二降噪控制电路(142)和第一稳压电路(151)。输入电路(110)被配置为将输入信号输入至第一节点(PU)；输出电路(120)被配置为将输出信号输出至输出端(OUT)；第一控制电路(131)被配置为对第一控制节点(PD_CN1)的电平进行第一控制；第一降噪控制电路(141)被配置为对第二节点(PD1)的电平进行控制；第二控制电路(132)被配置为对第二控制节点(PD_CN2)的电平进行第二控制；第二降噪控制电路(142)被配置为对第三节点(PD2)的电平进行控制；第一稳压电路(151)被配置为对第二控制节点(PD_CN2)的电平进行第三控制，第二控制和第三控制使得第二降噪控制电路(142)的至少部分处于不同的偏置状态。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

技术领域

本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路以及显示装置。

背景技术

在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。

例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括：输入电路、输出电路、第一控制电路、第一降噪控制电路、第二控制电路、第二降噪控制电路和第一稳压电路，其中，所述输入电路连接至第一节点，并且被配置为响应于输入控制信号将输入信号输入至所述第一节点；所述输出电路连接至所述第一节点和输出端，并且被配置为在所述第一节点的电平的控制下，将输出信号输出至所述输出端；所述第一控制电路连接至所述第一节点和第一控制节点，并且被配置为在所述第一节点的电平的控制下，对所述第一控制节点的电平进行第一控制；所述第一降噪控制电路连接至所述第一节点、所述第一控制节点和第二节点，并且被配置为在所述第一节点和所述第一控制节点的电平的控制下，对所述第二节点的电平进行控制；所述第二控制电路连接至所述第一节点和第二控制节点，并且被配置为在所述第一节点的电平的控制下，对所述第二控制节点的电平进行第二控制；所述第二降噪控制电路连接至所述第一节点、所述第二控制节点和第三节点，并且被配置为在所述第一节点和所述第二控制节点的电平的控制下，对所述第三节点的电平进行控制；所述第一稳压电路连接所述第二控制节点，并且被配置为响应于第一稳压信号对所述第二控制节点的电平进行第三控制，所述第二控制和所述第三控制使得所述第二降噪控制电路的至少部分处于不同的偏置状态。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一稳压电路还连接至所述第二节点，所述第二节点的电压作为所述第一稳压信号。

例如，本公开一实施例提供的移位寄存器单元还包括第二稳压电路，所述第二稳压电路连接至所述第一控制节点，并且被配置为响应于第二稳压信号对所述第一控制节点的电平进行第四控制，所述第一控制和所述第四控制使得所述第一降噪控制电路的至少部分处于不同的偏置状态。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二稳压电路还连接至所述第三节点，所述第三节点的电压作为所述第二稳压信号。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一稳压电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述第一稳压信号，所述第一晶体管的第一极和所述第二控制节点连接，所述第一晶体管的第二极和第一稳压端连接以接收第一稳压电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二稳压电路包括第二晶体管，所述第二晶体管的栅极被配置为接收所述第二稳压信号，所述第二晶体管的第一极和所述第一控制节点连接，所述第二晶体管的第二极和第二稳压端连接以接收第二稳压电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一降噪控制电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述第二节点连接，所述第四晶体管的第二极和第一电压端连接以接收第一电压；所述第四晶体管的栅极和所述第一控制节点连接，所述第四晶体管的第一极和第二电压端连接以接收第二电压，所述第四晶体管的第二极和所述第二节点连接，所述第一控制和所述第四控制使得所述第四晶体管处于不同的偏置状态。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二降噪控制电路包括第五晶体管和第六晶体管，所述第五晶体管的栅极和所述第一节点连接，所述第五晶体管的第一极和所述第三节点连接，所述第五晶体管的第二极和第一电压端连接以接收第一电压；所述第六晶体管的栅极和所述第二控制节点连接，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述第三节点连接，所述第二控制和所述第三控制使得所述第六晶体管处于不同的偏置状态。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括第七晶体管和第八晶体管，所述第二控制电路包括第九晶体管和第十晶体管，所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第一控制节点连接，所述第七晶体管的第二极和第一电压端连接以接收第一电压；所述第八晶体管的栅极和第二电压端连接以接收第二电压，所述第八晶体管的第一极连接和所述第二电压端连接以接收所述第二电压，所述第八晶体管的第二极和所述第一控制节点连接；所述第九晶体管的栅极和所述第一节点连接，所述第九晶体管的第一极和所述第二控制节点连接，所述第九晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第十晶体管的栅极和第三电压端连接以接收第三电压，所述第十晶体管的第一极连接和所述第三电压端连接以接收所述第三电压，所述第十晶体管的第二极和所述第二控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第十一晶体管，所述第十一晶体管的栅极被配置为接收所述输入控制信号，所述第十一晶体管的第一极和输入信号端连接以接收所述输入信号，所述第十一晶体管的第二极和所述第一节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第一子输出电路和第二子输出电路，所述输出端包括移位信号输出端和扫描信号输出端，所述输出信号包括第一子输出信号和第二子输出信号，所述第一子输出电路连接至所述第一节点和所述移位信号输出端，并且被配置为在所述第一节点的电平的控制下，将所述第一子输出信号输出至所述移位信号输出端；所述第二子输出电路连接至所述第一节点和所述扫描信号输出端，并且被配置为在所述第一节点的电平的控制下，将所述第二子输出信号输出至所述扫描信号输出端。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一子输出电路包括第十二晶体管和存储电容，所述第十二晶体管的栅极和所述第一节点连接，所述第十二晶体管的第一极和时钟信号端连接以接收时钟信号，所述第十二晶体管的第二极和所述移位信号输出端连接以将所述时钟信号作为所述第一子输出信号输出至所述移位信号输出端；所述存储电容的第一极和所述第十二晶体管的栅极连接，所述存储电容的第二极和所述第十二晶体管的第二极连接；所述第二子输出电路包括第十三晶体管，所述第十三晶体管的栅极和所述第一节点连接，所述第十三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第十三晶体管的第二极和所述扫描信号输出端连接以将所述时钟信号作为所述第二子输出信号输出至所述扫描信号输出端。

例如，本公开一实施例提供的移位寄存器单元还包括第一复位电路、第二复位电路、节点降噪电路、第一输出降噪电路和第二输出降噪电路，其中，所述第一复位电路连接至所述第一节点，并且被配置为响应于第一复位信号对所述第一节点进行复位；所述第二复位电路连接至所述第一节点，并且被配置为响应于帧复位信号对所述第一节点进行复位；所述节点降噪电路连接至所述第一节点、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述第一节点进行降噪；所述第一输出降噪电路连接至所述移位信号输出端、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述移位信号输出端进行降噪；所述第二输出降噪电路连接至所述扫描信号输出端、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述扫描信号输出端进行降噪。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位电路包括第十四晶体管，所述第十四晶体管的栅极和第一复位信号端连接以接收所述第一复位信号，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压；所述第二复位电路包括第十五晶体管，所述第十五晶体管的栅极和帧复位信号端连接以接收所述帧复位信号，所述第十五晶体管的第一极和所述第一节点连接，所述第十五晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述节点降噪电路包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极和所述第二节点连接，所述第十六晶体管的第一极和所述第一节点连接，所述第十六晶体管的第二极和第一电压端连接以接收第一电压；所述第十七晶体管的栅极和所述第三节点连接，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第一输出降噪电路包括第十八晶体管和第十九晶体管，所述第十八晶体管的栅极和所述第二节点连接，所述第十八晶体管的第一极和所述移位信号输出端连接，所述第十八晶体管的第二极和第一电压端连接以接收第一电压；所述第十九晶体管的栅极和所述第三节点连接，所述第十九晶体管的第一极和所述移位信号输出端连接，所述第十九晶体管的第二极和和所述第一电压端连接以接收所述第一电压；所述第二输出降噪电路包括第二十晶体管和第二十一晶体管，所述第二十晶体管的栅极和所述第二节点连接，所述第二十晶体管的第一极和所述扫描信号输出端连接，所述第二十晶体管的第二极和第一电压端连接以接收第一电压；所述第二十一晶体管的栅极和所述第三节点连接，所述第二十一晶体管的第一极和所述扫描信号输出端连接，所述第二十一晶体管的第二极和所述第一电压端连接以接收所述第一电压。

本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如上述任一所述的移位寄存器单元。

本公开至少一实施例还提供一种显示装置，包括如上述任一所述的栅极驱动电路。

本公开至少一实施例还提供一种如上述任一所述的移位寄存器单元的驱动方法，包括：输入阶段，响应于所述输入控制信号，通过所述输入电路将所述输入信号输入至所述第一节点；输出阶段，在所述第一节点的电平的控制下，通过所述输出电路将所述输出信号输出至所述输出端；第一控制阶段，在所述第一节点的电平的控制下，通过所述第一控制电路对所述第一控制节点的电平进行第一控制；第一降噪控制阶段，在所述第一节点和所述第一控制节点的电平的控制下，通过所述第一降噪控制电路对所述第二节点的电平进行控制；第二控制阶段，在所述第一节点的电平的控制下，通过所述第二控制电路对所述第二控制节点的电平进行第二控制；第二降噪控制阶段，在所述第一节点和所述第二控制节点的电平的控制下，通过所述第二降噪控制电路对所述第三节点的电平进行控制；第一稳压阶段，响应于所述第一稳压信号，通过所述第一稳压电路对所述第二控制节点的电平进行第三控制；其中，所述第二控制和所述第三控制使得所述第二降噪控制电路的至少部分处于不同的偏置状态。

例如，在本公开一实施例提供的驱动方法中，所述第二控制电路被配置为连接第一电压端以接收第一电压，所述第一稳压电路被配置为连接第一稳压端以接收第一稳压电压，所述第一稳压电压包括第一子电压和第二子电压，所述第一子电压位于所述输入阶段和所述输出阶段，所述第二子电压位于所述第一稳压阶段，所述第一子电压的电平等于所述第一电压的电平，所述第二子电压的电平小于所述第一电压的电平，在所述第一稳压阶段，响应于所述第一稳压信号，通过所述第一稳压电路对所述第二控制节点的电平进行第三控制包括：响应于所述第一稳压信号，所述第一稳压电路导通，以将所述第二子电压写入所述第二控制节点，以对所述第二控制节点进行所述第三控制。

例如，本公开一实施例提供的驱动方法，在所述移位寄存器单元包括第二稳压电路的情形下，还包括第二稳压阶段，响应于第二稳压信号，通过所述第二稳压电路对所述第一控制节点的电平进行第四控制；其中，所述第一控制和所述第四控制使得所述第一降噪控制电路的至少部分处于不同的偏置状态。

例如，在本公开一实施例提供的驱动方法中，所述第一控制电路被配置为连接所述第一电压端以接收所述第一电压，所述第二稳压电路被配置为连接第二稳压端以接收第二稳压电压，所述第二稳压电压包括第三子电压和第四子电压，所述第三子电压位于所述输入阶段和所述输出阶段，所述第四子电压位于所述第二稳压阶段，所述第三子电压的电平等于所述第一电压的电平，所述第四子电压的电平小于所述第一电压的电平，在所述第二稳压阶段，响应于所述第二稳压信号，通过所述第二稳压电路对所述第一控制节点的电平进行第四控制包括响应于所述第二稳压信号，所述第二稳压电路导通，以将所述第四子电压写入所述第一控制节点，以对所述第一控制节点进行所述第四控制。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A为本公开一实施例提供的一种移位寄存器单元的示意框图；

图1B为本公开一实施例提供的另一种移位寄存器单元的示意框图；

图1C为本公开一实施例提供的又一种移位寄存器单元的示意框图；

图1D为本公开一实施例提供的又一种移位寄存器单元的示意框图；

图2A为本公开一实施例提供的又一种移位寄存器单元的示意框图；

图2B为本公开一实施例提供的又一种移位寄存器单元的示意框图；

图3为图2A和图2B中所示的移位寄存器单元的输出电路和输出降噪电路的示意框图；

图4A为图2A中所示的移位寄存器单元的电路结构图；

图4B为图2B中所示的移位寄存器单元的电路结构图；

图5A为本公开一实施例提供的一种移位寄存器单元的一种信号时序图；

图5B为本公开一实施例提供的一种移位寄存器单元的另一种信号时序图；

图5C为本公开一实施例提供的一种移位寄存器单元的第二电压端和第三电压端的信号时序图；

图6为本公开一实施例提供的一种栅极驱动电路的示意框图；

图7为本公开一实施例提供的一种显示装置的示意框图；

图8为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上的技术，从而可以实现窄边框和降低装配成本等优势。然而，随着栅极驱动电路工作时间的增加，长期受到正向电压控制的晶体管的阈值电压会发生漂移(例如正漂)，也就是说，N型晶体管的阈值电压会逐渐变大，P型晶体管的阈值电压会逐渐变小，晶体管的阈值电压漂移会妨碍晶体管的正常导通，使得相应节点的电平无法及时拉高或拉低，进而会影响栅极驱动电路的工作性能。

本公开至少一实施例提供一种移位寄存器单元。该移位寄存器单元包括输入电路、输出电路、第一控制电路、第一降噪控制电路、第二控制电路、第二降噪控制电路和第一稳压电路。输入电路连接至第一节点，并且被配置为响应于输入控制信号将输入信号写入至第一节点；输出电路连接至第一节点和输出端，并且被配置为在第一节点的电平的控制下，将输出信号输出至输出端；第一控制电路连接至第一节点和第一控制节点，并且被配置为在第一节点的电平的控制下，对第一控制节点的电平进行第一控制；第一降噪控制电路连接至第一节点、第一控制节点和第二节点，并且被配置为在第一节点和第一控制节点的电平的控制下，对第二节点的电平进行控制；第二控制电路连接至第一节点和第二控制节点，并且被配置为在第一节点的电平的控制下，对第二控制节点的电平进行第二控制；第二降噪控制电路连接至第一节点、第二控制节点和第三节点，并且被配置为在第一节点和第二控制节点的电平的控制下，对第三节点的电平进行控制；第一稳压电路连接至第二控制节点，并且被配置为响应于第一稳压信号对第二控制节点的电平进行第三控制，第二控制和第三控制使得第二降噪控制电路的至少部分处于不同的偏置状态。

本公开的实施例提供的移位寄存器单元可以通过第一稳压电路使第一降噪控制电路的至少部分处于不断变化的偏置状态，从而使第一降噪控制电路的至少部分的阈值电压稳定，消除晶体管阈值电压偏移对栅极驱动电路的工作性能的影响。

需要说明的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。

下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。

图1A为本公开一实施例提供的一种移位寄存器单元的框图。图1B为本公开一实施例提供的另一种移位寄存器单元的框图。图1C为本公开一实施例提供的又一种移位寄存器单元的框图。图1D为本公开一实施例提供的又一种移位寄存器单元的框图。

如图1A和图1B所示，移位寄存器单元100包括输入电路110、输出电路120、第一控制电路131、第一降噪控制电路141、第二控制电路132、第二降噪控制电路142、第一稳压电路151。如图1C和图1D所示，移位寄存器单元100还包括第二稳压电路152。

例如，本公开的实施例提供的移位寄存器单元还可以通过第二稳压电路使第二降噪控制电路的至少部分处于不断变化的偏置状态，从而使第二降噪控制电路的至少部分的阈值电压稳定，消除晶体管阈值电压偏移对栅极驱动电路的工作性能的影响。

需要说明的是，在本公开的实施例中，第一控制电路和第一降噪控制电路与第二控制电路和第二降噪控制电路可以处于互补的工作状态，也就是说，在第一控制电路和第一降噪控制电路处于工作状态时，第二控制电路和第二降噪控制电路处于可以空闲状态，并且在第一控制电路和第一降噪控制电路处于空闲状态时，第二控制电路和第二降噪控制电路可以处于工作状态。第一稳压电路和第二稳压电路也可以处于互补的工作状态，也就是说，在第一稳压电路处于工作状态时，第二稳压电路可以处于空闲状态，并且在第一稳压电路处于空闲状态时，第二稳压电路可以处于工作状态。以下本公开的各实施例与此相同，不再赘述。但本公开不限于此，第一控制电路、第一降噪控制电路、第二控制电路和第二降噪控制电路也可以在某些时刻同时处于工作状态。第一稳压电路和第二稳压电路也可以同时处于工作状态。

此外，需要说明的是，在本公开的实施例中，在第一控制电路和第一降噪控制电路处于工作状态并且第二控制电路和第二降噪控制电路处于空闲状态时，第一稳压电路处于工作状态并且第二稳压电路处于空闲状态，而在第一控制电路和第一降噪控制电路处于空闲状态并且第二控制电路和第二降噪控制电路处于工作状态时，第一稳压电路处于空闲状态并且第二稳压电路处于工作状态。以下本公开的各实施例与此相同，不再赘述。

输入电路110被配置为响应于输入控制信号将输入信号输入到第一节点PU。例如，如图1A、图1B、图1C和图1D所示，该输入电路110与输入信号端IN、输入控制信号端IN_C和第一节点PU(这里为上拉节点)连接，当该输入电路110响应于输入控制信号端IN_C提供的输入控制信号导通时，输入信号端IN和第一节点PU连接，使输入信号端IN提供的输入信号输入到第一节点PU，从而将第一节点PU的电平上拉为工作电位，例如高电平。

输出电路120被配置为在第一节点PU的电平的控制下，将输出信号输出至输出端OUT。例如，如图1A、图1B、图1C和图1D所示，该输出电路120可以与第一节点PU、时钟信号端CLK和输出端OUT连接，当该输出电路120在第一节点PU的电平的控制下导通时，时钟信号端CLK和输出端OUT连接，将时钟信号端CLK提供的时钟信号输出至输出端OUT。

第一控制电路131被配置为在第一节点PU的电平的控制下，对第一控制节点PD_CN1的电平进行第一控制。例如，如图1A、图1B、图1C和图1D所示，该第一控制电路131可以连接到第一电压端VGL、第二电压端VGH1、第一节点PU和第一控制节点PD_CN1，当第一节点PU处于高电平时，第一控制电路131被配置为将第一控制节点PD_CN1和第一电压端VGL连接且将第一控制节点PD_CN1和第二电压端VGH1断开，从而将第一控制节点PD_CN1的电压下拉至第一电压端VGL输出的第一电压，即将第一控制节点PD_CN1的电平下拉为第一电压的低电平；当第一节点PU处于低电平时，第一控制电路131被配置为将第一控制节点PD_CN1和第一电压端VGL断开连接，同时将第一控制节点PD_CN1和第二电压端VGH1连接，从而将第一控制节点PD_CN1的电压上拉至第二电压端VGH1输出的第二电压，即将第一控制节点PD_CN1的电平上拉为第二电压的高电平。第一控制可以包括将第一控制节点PD_CN1的电平下拉为第一电压的低电平和将第一控制节点PD_CN1的电平上拉为第二电压的高电平。

第一降噪控制电路141被配置为在第一节点PU和第一控制节点PD_CN1的电平的控制下，对第二节点PD1(这里为第一下拉节点)的电平进行控制。例如，如图1A、图1B、图1C和图1D所示，该第一降噪控制电路141可以连接到第一电压端VGL、第二电压端VGH1、第一节点PU、第二节点PD1和第一控制节点PD_CN1，当第一节点PU处于高电平时，第一降噪控制电路141被配置为将第二节点PD1和第一电压端VGL连接，从而将第二节点PD1的电平下拉为第一电压的低电平；当第一节点PU处于低电平且第一控制节点PD_CN1处于高电平时，第一降噪控制电路141被配置为将第二节点PD1和第一电压端VGL断开连接，同时第二节点PD1和第二电压端VGH1连接，从而将第二节点PD1的电平上拉为第二电压的高电平。

第二控制电路132被配置为在第一节点PU的电平的控制下，对第二控制节点PD_CN2的电平进行第二控制。例如，如图1A、图1B、图1C和图1D所示，该第二控制电路132可以连接到第一电压端VGL、第三电压端VGH2、第一节点PU和第二控制节点PD_CN2，当第一节点PU处于高电平时，第二控制电路132被配置为将第二控制节点PD_CN2和第一电压端VGL连接，从而将第二控制节点PD_CN2的电平下拉为第一电压的低电平；当第一节点PU处于低电平时，第二控制电路132被配置为将第二控制节点PD_CN2和第一电压端VGL断开连接，同时将第二控制节点PD_CN2和第三电压端VGH2连接，从而将第二控制节点PD_CN2的电压上拉至第三电压端VGH2输出的第三电压，即将第二控制节点PD_CN2的电平上拉为第三电压的高电平。第二控制可以包括将第二控制节点PD_CN2的电平下拉为第一电压的低电平和将第二控制节点PD_CN2的电平上拉为第三电压的高电平。

例如，第二电压的高电平和第三电压的高电平可以相同。

第二降噪控制电路142被配置为在第一节点PU和第二控制节点PD_CN2的电平的控制下，对第三节点PD2(这里为第二下拉节点)的电平进行控制。例如，如图1A、图1B、图1C和图1D所示，该第二降噪控制电路142可以连接到第一电压端VGL、第三电压端VGH2、第一节点PU、第三节点PD2和第二控制节点PD_CN2，当第一节点PU处于高电平时，第二降噪控制电路142被配置为将第三节点PD2和第一电压端VGL连接，从而将第三节点PD2的电平下拉为第一电压的低电平；当第一节点PU处于低电平且第二控制节点PD_CN1处于高电平时，第二降噪控制电路142被配置为将第三节点PD2和第一电压端VGL断开连接，同时第三节点PD2和第三电压端VGH2连接，从而将第三节点PD2的电平上拉为第三电压的高电平。

第一稳压电路151被配置为响应于第一稳压信号对第二控制节点PD_CN2的电平进行第三控制，并且第二控制和第三控制使得第二降噪控制电路142的至少部分处于不同的偏置状态。例如，如图1A所示，在一些实施例中，该第一稳压电路151可以连接到第一稳压端SVG1、第一稳压信号端SVGS1和第二控制节点PD_CN2，当第一稳压电路151响应于第一稳压信号端SVGS1提供的第一稳压信号导通时，第二控制节点PD_CN2和第一稳压端SVG1连接，从而将第二控制节点PD_CN2的电压下拉至第一稳压端SVG1输出的第一稳压电压，即将第二控制节点PD_CN2的电平下拉为第一稳压电压的电平。此外，如图1B所示，在另一些实施例中，该第一稳压电路151可以连接到第一稳压端SVG1、第二节点PD1和第二控制节点PD_CN2，将第二节点PD1的电压作为第一稳压信号，当第一稳压电路151响应于第二节点PD1的电压而导通时，第二控制节点PD_CN2和第一稳压端SVG1连接，从而将第二控制节点PD_CN2的电平下拉为第一稳压电压的电平。第三控制可以包括将第二控制节点PD_CN2的电平下拉为第一稳压电压的电平。

第二稳压电路152被配置为响应于第二稳压信号对第一控制节点PD_CN1的电平进行第四控制，并且第一控制和第四控制使得第一降噪控制电路的至少部分处于不同的偏置状态。例如，如图1C所示，在一些实施例中，该第二稳压电路152可以连接到第二稳压端SVG2、第二稳压信号端SVGS2和第一控制节点PD_CN1，当第二稳压电路152响应于第二稳压信号端SVGS2提供的第二稳压信号导通时，第一控制节点PD_CN1和第二稳压端SVG2连接，从而将第一控制节点PD_CN1的电压下拉至第二稳压端SVG2输出的第二稳压电压，即将第一控制节点PD_CN1的电平下拉为第二稳压电压的电平。此外，如图1D所示，在另一些实施例中，该第二稳压电路152可以连接到第二稳压端SVG2、第三节点PD2和第一控制节点PD_CN1，将第三节点PD2的电压作为第二稳压信号，当第二稳压电路152响应于第三节点PD2的电平而导通时，第一控制节点PD_CN1和第二稳压端SVG2连接，从而将第一控制节点PD_CN1的电平下拉为第二稳压电压的电平。第四控制可以包括将第一控制节点PD_CN1的电平下拉为第二稳压电压的电平。

需要说明的是，在本公开的实施例中，第一电压端VGL例如可以配置为保持输入直流低电平的第一电压；在第一控制电路和第一降噪控制电路处于工作状态时，第二电压端VGH1例如可以配置为保持输入直流高电平信号(例如，此时第二电压具有高电平)，并且在第一控制电路和第一降噪控制电路处于空闲状态时，第二电压端VGH1例如可以配置为保持输入直流低电平信号(例如，此时第二电压具有低电平)；在第二控制电路和第二降噪控制电路处于工作状态时，第三电压端VGH2例如可以配置为保持输入直流高电平信号(例如，此时第三电压具有高电平)，并且在第二控制电路和第二降噪控制电路处于空闲状态时，第三电压端VGH2例如可以配置为保持输入直流低电平信号(例如，此时第三电压具有低电平)；在第一稳压电路处于工作状态时，第一稳压端SVG1例如可以配置为保持输入比第一电压端VGL提供的第一电压的电平更低的直流低电平信号，并且在第一稳压电路处于空闲状态时，第一稳压端SVG1例如可以配置为保持输入与第一电压端VGL提供的第一电压的电平相同的直流低电平信号；在第二稳压电路处于工作状态时，第二稳压端SVG2例如可以配置为保持输入比第一电压端VGL提供的第一电压的电平更低的直流低电平信号，并且在第二稳压电路处于空闲状态时，第二稳压端SVG2例如可以配置为保持输入与第一电压端VGL提供的第一电压的电平相同的直流低电平信号。以下本公开的各实施例与此相同，不再赘述。

此外，需要说明的是，在本公开的实施例中，由于第一控制电路和第一降噪控制电路与第二控制电路和第二降噪控制电路处于互补的工作状态，因此第二电压端VGH1和第三电压端VGH2输入的电平信号的电平也处于互补的状态，也就是说，在第二电压端VGH1输入直流高电平信号时，第三电压端VGH2输入直流低电平信号，并且在第二电压端VGH1输入直流低电平信号时，第三电压端VGH2输入直流高电平信号。以下本公开的各实施例与此相同，不再赘述。

图2A为本公开一实施例提供的又一种移位寄存器单元的框图。图2B为本公开一实施例提供的又一种移位寄存器单元的框图。如图2A和图2B所示，该移位寄存器单元100还可以包括第一复位电路161、第二复位电路162、节点降噪电路170和输出降噪电路180。

第一复位电路161被配置为响应于第一复位信号对第一节点PU进行复位。例如，如图2A和图2B所示，该第一复位电路161可以连接到第一电压端VGL、第一复位信号端RST1和第一节点PU，当第一复位电路161响应于第一复位信号端RST1提供的第一复位信号导通时，第一节点PU和第一电压端VGL连接，从而将第一电压写入第一节点PU以对第一节点PU进行复位。

第二复位电路162被配置为响应于帧复位信号对第一节点PU进行复位。例如，如图2A和图2B所示，该第二复位电路162可以连接到第一电压端VGL、帧复位信号端RST2和第一节点PU，当第一复位电路161响应于帧复位信号端RST2提供的帧复位信号导通时，第一节点PU和第一电压端VGL连接，从而将第一电压写入第一节点PU以对第一节点PU进行复位。例如，帧复位信号端RST2用于在每帧时间结束后输出有效的帧复位信号，以控制栅极驱动电路中的所有移位寄存器单元中的第二复位电路162对相应的第一节点PU进行复位。

节点降噪电路170被配置为在第二节点PD1和第三节点PD2的电平的控制下，对第一节点PU进行降噪。例如，如图2A和图2B所示，该节点降噪电路170可以连接到第一电压端VGL、第一节点PU、第二节点PD1和第三节点PD2，当第二节点PD1处于高电平时，第一节点PU和第一电压端VGL连接，从而将第一电压写入第一节点PU以对第一节点PU进行下拉降噪；当第三节点PD2处于高电平时，第一节点PU和第一电压端VGL连接，从而将第一电压写入第一节点PU以对第一节点PU进行降噪。

输出降噪电路180被配置为在第二节点PD1和第三节点PD2的电平的控制下，对输出端OUT进行降噪。例如，如图2A和图2B所示，该输出降噪电路180可以连接到第一电压端VGL、输出端OUT、第二节点PD1和第三节点PD2，当第二节点PD1处于高电平时，输出端OUT和第一电压端VGL连接，从而对输出端OUT进行降噪；当第三节点PD2处于高电平时，输出端OUT和第一电压端VGL连接，从而对输出端OUT进行下拉降噪。

值得注意的是，在图2A和图2B所示的示例中，第一复位电路161、第二复位电路162、节点降噪电路170和输出降噪电路180均连接到第一电压端VGL以接收直流低电平信号，但不限于此，第一复位电路161、第二复位电路162、节点降噪电路170和输出降噪电路180也可以分别连接到不同的电源电压端，以接收不同的低电平信号，只要能够实现相应的功能即可，本公开对此不作具体限制。

图3为图2A和图2B中的移位寄存器单元中包括的输出电路和输出降噪电路的框图。如图3所示，输出电路120可以包括第一子输出电路121和第二子输出电路122，输出降噪电路180可以包括第一输出降噪电路181和第二输出降噪电路182。输出端OUT包括移位信号输出端OUT1和扫描信号输出端OUT2，输出信号包括第一子输出信号和第二子输出信号。

第一子输出电路121被配置为在第一节点PU的电平的控制下，将第一子输出信号输出至移位信号输出端OUT1。例如，第一子输出电路121可以与第一节点PU、时钟信号端CLK和移位信号输出端OUT1连接，当第一子输出电路121在第一节点PU的电平的控制下导通时，时钟信号端CLK和移位信号输出端OUT1连接，从而将时钟信号端CLK提供的时钟信号作为第一子输出信号输出至移位信号输出端OUT1。

第二子输出电路122被配置为在第一节点PU的电平的控制下，将第二子输出信号输出至扫描信号输出端OUT2。例如，第二子输出电路122可以与第一节点PU、时钟信号端CLK和扫描信号输出端OUT2连接，当第二子输出电路122在第一节点PU的电平的控制下导通时，时钟信号端CLK和扫描信号输出端OUT2连接，从而将时钟信号端CLK提供的时钟信号作为第二子输出信号输出至扫描信号输出端OUT2。

例如，在多个移位寄存器级联以得到栅极驱动电路时，移位信号输出端OUT1配置为向下一级移位寄存器单元提供输入信号，扫描信号输出端OUT2配置为与栅线连接以向栅线输出扫描驱动信号。例如，移位信号输出端OUT1和扫描信号输出端OUT2的输出信号相同。

第一输出降噪电路181被配置为在第二节点PD1和第三节点PD2的电平的控制下，对移位信号输出端OUT1进行降噪。例如，该第一输出降噪电路181可以连接到第一电压端VGL、移位信号输出端OUT1、第二节点PD1和第三节点PD2，当第二节点PD1处于高电平时，第一输出降噪电路181被配置为将移位信号输出端OUT1和第一电压端VGL连接，从而对移位信号输出端OUT1进行降噪；当第三节点PD2处于高电平时，第一输出降噪电路181被配置为将移位信号输出端OUT1和第一电压端VGL连接，从而对移位信号输出端OUT1进行降噪。

第二输出降噪电路182被配置为在第二节点PD1和第三节点PD2的电平的控制下，对扫描信号输出端OUT2进行降噪。例如，该第二输出降噪电路182可以连接到第一电压端VGL、扫描信号输出端OUT2、第二节点PD1和第三节点PD2，当第二节点PD1处于高电平时，第二输出降噪电路182被配置为将扫描信号输出端OUT2和第一电压端VGL连接，从而对扫描信号输出端OUT2进行降噪；当第三节点PD2处于高电平时，第二输出降噪电路182被配置为将扫描信号输出端OUT2和第一电压端VGL连接，从而对扫描信号输出端OUT2进行降噪。

图4A为图2A和图3中所示的移位寄存器单元的一种电路结构图。图4B为图2B和图3中所示的移位寄存器单元的一种电路结构图。

在下面对本公开的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。

如图4A和图4B所示，第一稳压电路151可以包括第一晶体管T1。在一些示例中，如图4A所示，第一晶体管T1的栅极和第一稳压信号端SVGS1连接以接收第一稳压信号，第一晶体管的第二极和第二控制节点PD_CN2连接，第一晶体管T1的第三极和第一稳压端SVG1连接以接收第一稳压电压。

如图4B所示，在另一些示例中，第一晶体管T1的栅极可以和第二节点PD1连接以接收第二节点PD1的电压作为第一稳压信号，第一晶体管T1的第二极和第二控制节点PD_CN2连接，第一晶体管T1的第三极和第一稳压端SVG1连接以接收第一稳压电压。

如图4A和图4B所示，第二稳压电路152可以包括第二晶体管T2。在一些示例中，如图4A所示，第二晶体管T2的栅极和第二稳压信号端SVGS2连接以接收第二稳压信号，第二晶体管的第二极和第一控制节点PD_CN1连接，第二晶体管T2的第三极和第二稳压端SVG2连接以接收第二稳压电压。

如图4B所示，在另一些示例中，第二晶体管T2的栅极和第三节点PD2连接以接收第三节点PD2的电压作为第二稳压信号，第二晶体管的第二极和第一控制节点PD_CN1连接，第二晶体管T2的第三极和第二稳压端SVG2连接以接收第二稳压电压。

如图4A和图4B所示，第一降噪控制电路141可以包括第三晶体管T3和第四晶体管T4。第三晶体管T3的栅极和第一节点PU连接，第三晶体管T3的第一极和第二节点PD1连接，第三晶体管T3的第二极和第一电压端VGL连接以接收第一电压；第四晶体管T4的栅极和第一控制节点PD_CN1连接，第四晶体管T4的第一极和第二电压端VGH1连接以接收第二电压，第四晶体管T4的第二极和第二节点PD1连接。

例如，第一控制和第四控制使得第四晶体管T4处于不同的偏置状态。例如，第一控制可以使得第四晶体管T4处于正向偏置或不偏置的状态，当第一控制包括将第一控制节点PD_CN1的电平上拉为第二电压的高电平时，第四晶体管T4处于正向偏置的状态，即此时第四晶体管T4的栅极电压和源极电压之差Vgs4(栅极电压减去源极电压)大于第四晶体管T4的阈值电压；当第一控制包括将第一控制节点PD_CN1的电平下拉为第一电压的低电平时，第四晶体管T4处于非偏置的状态，即此时第四晶体管T4的栅极电压和源极电压之差Vgs4为0伏特(V)。第四控制包括将第一控制节点PD_CN1的电平下拉为第二稳压电压的电平，此时，第四晶体管T4可以处于反向偏置的状态，即此时第四晶体管T4的栅极电压和源极电压之差Vgs4(栅极电压减去源极电压)小于第四晶体管T4的阈值电压。由此，通过第一控制和第四控制可以使第四晶体管T4处于交替变化的偏置状态，从而使第四晶体管T4阈值电压相对稳定。

如图4A和图4B所示，第二降噪控制电路142可以包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极和第一节点PU连接，第五晶体管T5的第一极和第三节点PD2连接，第五晶体管T5的第二极和第一电压端VGL连接以接收第一电压；第六晶体管T6的栅极和第二控制节点PD_CN2连接，第六晶体管T6的第一极和第三电压端VGH2连接以接收第三电压，第六晶体管T6的第二极和第三节点PD2连接。

例如，第二控制和第三控制使得第六晶体管T6处于不同的偏置状态。例如，第二控制可以使得第六晶体管T6处于正向偏置或不偏置的状态，当第二控制包括将第二控制节点PD_CN2的电平上拉为第三电压的高电平时，第六晶体管T6处于正向偏置的状态，即此时第六晶体管T6的栅极电压和源极电压之差Vgs6(栅极电压减去源极电压)大于第六晶体管T6的阈值电压；当第二控制包括将第二控制节点PD_CN2的电平下拉为第一电压的低电平时，第六晶体管T6处于非偏置的状态，即此时第六晶体管T6的栅极电压和源极电压之差Vgs6为0伏特(V)。第三控制包括将第二控制节点PD_CN2的电平下拉为第一稳压电压的电平，此时，第六晶体管T6可以处于反向偏置的状态，即此时第六晶体管T6的栅极电压和源极电压之差Vgs6(栅极电压减去源极电压)小于第六晶体管T6的阈值电压。由此，通过第二控制和第三控制可以使第六晶体管T6处于交替变化的偏置状态，从而使第六晶体管T6的阈值电压相对稳定。

如图4A和图4B所示，第一控制电路131可以包括第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极和第一节点PU连接，第七晶体管T7的第一极和第一控制节点PD_CN1连接，第七晶体管T7的第二极和第一电压端VGL连接以接收第一电压；第八晶体管T8的栅极和其自身的第一极连接，且和第二电压端VGH1连接以接收第二电压，第八晶体管T8的第二极和第一控制节点PD_CN1连接。

例如，当第一节点PU为有效电平(例如，高电平)时，第七晶体管T7导通，通过设计第七晶体管T7的沟道宽长比与导通的第八晶体管T8的沟道宽长比的沟道宽长比的比例关系，可以将第一控制节点PD_CN1的电位下拉到第一电压的低电平。例如，第七晶体管T7的沟道宽长比大于第八晶体管T8的沟道宽长比。当第一节点PU为低电平时，第七晶体管T7截止，若第八晶体管T8导通，则通过第八晶体管T8将第二电压端VGH1提供的高电平信号写入第一控制节点PD_CN1，以将第一控制节点PD_CN1的电位上拉至第二电压的高电平。

如图4A和图4B所示，第二控制电路132可以包括第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极和第一节点PU连接，第九晶体管T9的第一极和第二控制节点PD_CN2连接，第九晶体管T9的第二极和第一电压端VGL连接以接收第一电压；第十晶体管T10的栅极和其自身的第一极连接，且和第三电压端VGH2连接以接收第三电压，第十晶体管T10的第二极和第二控制节点PD_CN2连接。

例如，当第一节点PU为有效电平(例如，高电平)时，第九晶体管T9导通，通过设计第九晶体管T9的沟道宽长比与导通的第十晶体管T10的沟道宽长比的沟道宽长比的比例关系，可以将第二控制节点PD_CN2的电位下拉到第一电压的低电平。例如，第九晶体管T9的沟道宽长比大于第十晶体管T10的沟道宽长比。当第一节点PU为低电平时，第九晶体管T9截止，若第十晶体管T10导通，则通过第十晶体管T10将第三电压端VGH2提供的高电平信号写入第二控制节点PD_CN2，以将第二控制节点PD_CN2的电位上拉至第三电压的高电平。

如图4A和图4B所示，输入电路110可以包括第十一晶体管T11。第十一晶体管T11的栅极和输入控制信号端连接以接收输入控制信号，第十一晶体管T11的第一极和输入端IN连接以接收输入信号，第十一晶体管T11的第二极和第一节点PU连接以将输入信号输入第一节点PU。当输入控制信号为有效电平(例如，高电平)时，第十一晶体管T11导通，使输入端IN与第一节点PU连接，从而输入信号输入第一节点PU，将第一节点PU的电位上拉到工作电位。此外，在一些实施例中，输入信号和输入控制信号可以相同，此时，第十一晶体管T11的栅极可以和其自身的第一极连接，第十一晶体管T11的第一极和栅极均与输入端IN连接以接收输入信号，此时输入信号可以用作输入控制信号，从而可以减少信号端的数量，节约生产成本。

如图4A和图4B所示，第一子输出电路121可以包括第十二晶体管T12和存储电容C。第十二晶体管T12的栅极和第一节点PU连接，第十二晶体管T12的第一极和时钟信号端CLK连接以接收时钟信号，第十二晶体管T12的第二极和移位信号输出端OUT1连接；存储电容C的第一极和第十二晶体管T12的栅极连接，存储电容C的第二极和第十二晶体管T12的第二极连接。例如，当第一节点PU处于工作电位(例如，高电平)时，第十二晶体管T12导通，从而将时钟信号输出到移位信号输出端OUT1以作为第一子输出信号。

需要说明的是，本公开的各实施例中，存储电容C可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现的电容器件，该存储电容C的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。存储电容C也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现，只要能维持第一节点PU的电平且在移位信号输出端OUT1或扫描信号输出端OUT2输出信号时实现自举作用即可。

如图4A和图4B所示，第二子输出电路122可以包括第十三晶体管T13。第十三晶体管T13的栅极和第一节点PU连接，第十三晶体管T13的第一极和时钟信号端CLK连接以接收时钟信号，第十三晶体管T13的第二极和扫描信号输出端OUT2连接。例如，当第一节点PU处于工作电位(例如，高电平)时，第十三晶体管T13导通，从而将时钟信号输出到扫描信号输出端OUT2以作为第二子输出信号。

如图4A和图4B所示，第一复位电路161可以包括第十四晶体管T14。第十四晶体管T14的栅极和第一复位端RST连接以接收第一复位信号，第十四晶体管T14的第一极和第一节点PU连接以对第一节点PU进行复位，第十四晶体管T14的第二极和第一电压端VGL连接以接收第一电压。

如图4A和图4B所示，第二复位电路162可以包括第十五晶体管T15。第十五晶体管T15的栅极和帧复位信号端RST2连接以接收帧复位信号，第十五晶体管T15的第一极和第一节点PU连接以对第一节点PU进行复位，第十五晶体管T15的第二极和第一电压端VGL连接以接收第一电压。

如图4A和图4B所示，节点降噪电路170可以包括第十六晶体管T16和第十七晶体管T17。第十六晶体管T16的栅极和第二节点PD1连接，第十六晶体管T16的第一极和第一节点PU连接以对第一节点PU进行降噪，第十六晶体管T16的第二极和第一电压端VGL连接以接收第一电压；第十七晶体管T17的栅极和第三节点PD2连接，第十七晶体管T17的第一极和第一节点PU连接以对第一节点PU进行降噪，第十七晶体管T17的第二极和第一电压端VGL连接以接收第一电压。

如图4A和图4B所示，第一输出降噪电路可以包括第十八晶体管T18和第十九晶体管T19。第十八晶体管T18的栅极和第二节点PD1连接，第十八晶体管T18的第一极和移位信号输出端OUT1连接，第十八晶体管T18的第二极和第一电压端VGL连接以接收第一电压；第十九晶体管T19的栅极和第三节点PD2连接，第十九晶体管T19的第一极和移位信号输出端OUT1连接，第十九晶体管T19的第二极和第一电压端VGL连接以接收第一电压。

如图4A和图4B所示，第二输出降噪电路可以包括第二十晶体管T20和第二十一晶体管T21。第二十晶体管T20的栅极和第二节点PD1连接，第二十晶体管T20的第一极和扫描信号输出端OUT2连接，第二十晶体管T20的第二极和第一电压端VGL连接以接收第一电压；第二十一晶体管T21的栅极和第三节点PD2连接，第二十一晶体管T21的第一极和扫描信号输出端OUT2连接，第二十一晶体管T21的第二极和第一电压端VGL连接以接收第一电压。

例如，第二节点PD1为有效电平(例如，高电平)时，第十六晶体管T16、第十八晶体管T18和第二十晶体管T20均导通，第一节点PU、移位信号输出端OUT1和扫描信号输出端OUT2均与第一电压端VGL连接，从而同时对第一节点PU、移位信号输出端OUT1和扫描信号输出端OUT2降噪。

例如，第三节点PD2为有效电平(例如，高电平)时，第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21均导通，第一节点PU、移位信号输出端OUT1和扫描信号输出端OUT2均与第一电压端VGL连接，从而同时对第一节点PU、移位信号输出端OUT1和扫描信号输出端OUT2降噪。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。

图5A为本公开一实施例提供的一种移位寄存器单元的信号时序图。图5B为本公开一实施例提供的一种移位寄存器单元的另一信号时序图。下面结合图5A和图5B所示的信号时序图，对图4B所示的移位寄存器单元100的工作原理进行说明，图4A所示的移位寄存器单元100的工作原理与图4B所示的移位寄存器单元100类似，因此不再赘述。需要说明的是，图5A和图5B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。

在图5A和图5B以及下面的描述中，IN、CLK、VGL、VGH1、VGH2、SVG1、SVG2、RST1、RST2即用于表示相应的信号端，也用于表示相应的信号。

图5C为本公开一实施例提供的一种移位寄存器单元的第二电压端和第三电压端的信号时序图。

如图5C所示，在t1时间段，第二电压端VGH1处于高电平且第三电压端VGH2处于低电平，在一些示例中，第二电压端VGH1输出的第二电压为32V，第三电压端VGH2输出的第三电压为-8V。在t2时间段，第二电压端VGH1处于低电平且第三电压端VGH2处于高电平，在一些示例中，第二电压端VGH1输出的第二电压为-8V，第三电压端VGH2输出的第三电压为32V。t1时间段为2秒，t2时间段也为2秒。t1时间段和t2时间段为第二电压端VGH1输出的第二电压的一个周期，t1时间段和t2时间段为第三电压端VGH2输出的第三电压的一个周期。

在图5A所示的第一阶段11、第二阶段12和第三阶段13以及图5B所示的第一阶段21、第二阶段22和第三阶段23中，图4B所示的移位寄存器单元100可以分别进行如下操作。

首先，在第一控制电路131和第一降噪控制电路141处于工作状态，并且第二控制电路132和第二降噪控制电路142处于空闲状态的情况下，也就是说，在第二电压端VGH1处于高电平且第三电压端VGH2处于低电平的情况下，也就是说，在图5C所示的t1时间段中，参考图5A对图4B所示的移位寄存器单元100的工作原理进行说明。

如图5A所示，在第一阶段11，在输入电路110中，输入信号IN为高电平，第十一晶体管T11导通，将输入信号IN输入至第一节点PU，从而将第一节点PU上拉至高电平。在第一控制电路131中，第一节点PU为高电平，第七晶体管T7导通，第一控制节点PD_CN1和第一电压端VGL连接，从而将第一控制节点PD_CN1下拉至第一电压VGL的低电平。在第一控制降噪电路141中，第一节点PU为高电平，第三晶体管T3导通，第二节点PD1和第一电压端VGL连接，从而将第二节点PD1下拉至第一电压VGL的低电平。在第一稳压电路151中，第二节点PD1为低电平，第一晶体管T1截止(即，第一稳压电路151处于空闲状态)。

如图5A所示，在第二阶段12，在输出电路120中，第一节点PU保持为高电平，第十二晶体管T12和第十三晶体管T13导通。时钟信号CLK为高电平，由于存储电容C的自举作用，第一节点PU的电平进一步升高，第十二晶体管T12和第十三晶体管T13更加充分导通，时钟信号CLK的高电平输出至移位信号输出端OUT1和扫描信号输出端OUT2。

如图5A所示，在第三阶段13，在第一复位电路161中，第一复位信号RST1为高电平，从而第十四晶体管T14导通，第一节点PU和第一电压端VGL连接，从而对第一节点PU进行复位。在第一控制电路131中，第一节点PU为低电平，第七晶体管T7截止，第一控制节点PD_CN1和第一电压端VGL断开连接，而由于第二电压VGH1为高电平，第八晶体管T8导通，第一控制节点PD_CN1和第二电压端VGH1连接，从而将第一控制节点PD_CN1上拉至第二电压的高电平。在第一降噪控制电路141中，第一节点PU为低电平，第三晶体管T3截止，第二节点PD1和第一电压端VGL断开连接，而由于第一控制节点PD_CN1为高电平，第四晶体管T4导通，第二节点PD1和第二电压端VGH1连接，而第二电压VGH1为高电平，从而将第二节点PD1上拉至第二电压的高电平。在第一稳压电路151中，第二节点PD1为高电平，第一晶体管T1导通(即，第一稳压电路151处于工作状态)，第二控制节点PD_CN2和第一稳压端SVG1连接，从而将第二控制节点PD_CN2下拉至第一稳压电压的低电平。

例如，在一些示例中，在第一阶段11，输入信号IN可以为32V的高电压信号，在第二阶段12和第三阶段13，输入信号IN可以为-8V的低电压信号。

例如，在一些示例中，在第一阶段11，第一节点PU的电压可以为30V，在第二阶段12，第一节点PU的电压可以被进一步拉高至45V。在第三阶段13，第一节点PU的电压被下拉至-8V。

例如，在一些示例中，在第一阶段11、在第二阶段12和第三阶段13，第一电压VGL均为-8V，从而在第一阶段11和第二阶段12，第一控制节点PD_CN1的电压为-8V，第二节点PD1的电压也为-8V。在第三阶段13，第一控制节点PD_CN1的电压可以为28V，第二节点PD1的电压也为28V。

例如，在一些示例中，在第一阶段11和第二阶段12，第一复位信号RST1可以为-8V，而在第三阶段13，第一复位信号RST1可以为32V。

例如，在一些示例中，在第一阶段11和在第二阶段12，第一稳压电压为-8V；在第三阶段13，第一稳压电压为-15V。在第一阶段11、在第二阶段12和第三阶段13，第二稳压电压均为-8V。

例如，在一些示例中，时钟信号CLK的高电压可以为32V，时钟信号CLK的低电压可以为-8V。

例如，在一些示例中，在第一阶段11和第三阶段13，移位信号输出端OUT1输出的第一子输出信号可以为-8V，扫描信号输出端OUT2输出的第二子输出信号也可以为-8V。在第二阶段12，移位信号输出端OUT1和扫描信号输出端OUT2均输出高电平信号，移位信号输出端OUT1输出的第一子输出信号可以为30V，扫描信号输出端OUT2输出的第二子输出信号也可以为30V。

需要说明的是，这些示例中给出的第一节点PU、第一控制节点PD_CN1、第二节点PD1、移位信号输出端OUT1和扫描信号输出端OUT2的电压值并不是理想情况下的电压值，而是在考虑到晶体管具有自电阻等实际情况下给出的电压值。例如，在理想情况下，在第二阶段12，移位信号输出端OUT1和扫描信号输出端OUT2均输出与时钟信号CLK相同的高电平信号，移位信号输出端OUT1输出的第一子输出信号可以为32V，扫描信号输出端OUT2输出的第二子输出信号也可以为32V。

接下来，在第一控制电路131和第一降噪控制电路141处于空闲状态，并且第二控制电路132和第二降噪控制电路142处于工作状态的情况下，也就是说，在第二电压端VGH1处于低电平且第三电压端VGH2处于高电平的情况下，也就是说，在图5C所示的t2时间段中，参考图5B对图4B所示的移位寄存器单元100的工作原理进行说明。

如图5B所示，在第一阶段21，在输入电路110中，输入信号IN为高电平，第十一晶体管T11导通，将输入信号IN输入至第一节点PU，从而将第一节点PU上拉至高电平。在第二控制电路132中，第一节点PU为高电平，第九晶体管T9导通，第二控制节点PD_CN2和第一电压端VGL连接，从而将第二控制节点PD_CN2下拉至第一电压VGL的低电平。在第二降噪控制电路142中，第一节点PU为高电平，第五晶体管T5导通，第三节点PD2和第一电压端VGL连接，从而将第三节点PD2下拉至第一电压VGL的低电平。在第二稳压电路152中，第三节点PD2为低电平，第二晶体管T2截止(即，第二稳压电路152处于空闲状态)。

如图5B所示，在第二阶段22，在输出电路120中，第一节点PU保持为高电平，第十二晶体管T12和第十三晶体管T13导通。时钟信号CLK为高电平，由于存储电容C的自举作用，第一节点PU的电平进一步升高，第十二晶体管T12和第十三晶体管T13更加充分导通，时钟信号CLK的高电平输出至移位信号输出端OUT1和扫描信号输出端OUT2。

如图5B所示，在第三阶段23，在第一复位电路161中，第一复位信号RST1为高电平，从而第十四晶体管T14导通，第一节点PU和第一电压端VGL连接，从而对第一节点PU进行复位。在第二控制电路132中，第一节点PU为低电平，第九晶体管T9截止，第二控制节点PD_CN2和第一电压端VGL断开连接，而由于第三电压VGH2为高电平，第十晶体管T10导通，第二控制节点PD_CN2和第三电压端VGH2连接，从而将第二控制节点PD_CN2上拉至第三电压的高电平。在第二降噪控制电路142中，第一节点PU为低电平，第五晶体管T5截止，第三节点PD2和第一电压端VGL断开连接，而由于第二控制节点PD_CN2为高电平，第六晶体管T6导通，第三节点PD2和第三电压端VGH2连接，而第三电压VGH2为高电平，从而将第三节点PD2上拉至第三电压的高电平。在第二稳压电路152中，第三节点PD2为高电平，第二晶体管T2导通(即，第二稳压电路152处于工作状态)，第一控制节点PD_CN1和第二稳压端SVG2连接，从而将第一控制节点PD_CN1下拉至第二稳压电压的低电平。

例如，在一些示例中，在第一阶段21，输入信号IN可以为32V的高电压信号，在第二阶段22和第三阶段23，输入信号IN可以为-8V的低电压信号。

例如，在一些示例中，在第一阶段21，第一节点PU的电压可以为30V，在第二阶段22，第一节点PU的电压可以被进一步拉高至45V。在第三阶段23，第一节点PU的电压被下拉至-8V。

例如，在一些示例中，在第一阶段21、在第二阶段22和第三阶段23，第一电压VGL均为-8V，从而在第一阶段21和第二阶段22，第二控制节点PD_CN2的电压为-8V，第三节点PD2的电压也为-8V。在第三阶段23，第二控制节点PD_CN2的电压可以为28V，第三节点PD2的电压也为28V。

例如，在一些示例中，在第一阶段21和第二阶段22，第一复位信号RST1可以为-8V，而在第三阶段23，第一复位信号RST1可以为32V。

例如，在一些示例中，在第一阶段21和在第二阶段22，第二稳压电压为-8V；在第三阶段23，第二稳压电压为-15V。在第一阶段21、在第二阶段22和第三阶段23，第一稳压电压均为-8V。

例如，在一些示例中，时钟信号CLK的高电压可以为32V，时钟信号CLK的低电压可以为-8V。

例如，在一些示例中，在第一阶段21和第三阶段23，移位信号输出端OUT1输出的第一子输出信号可以为-8V，扫描信号输出端OUT2输出的第二子输出信号也可以为-8V。在第二阶段22，移位信号输出端OUT1和扫描信号输出端OUT2均输出高电平信号，移位信号输出端OUT1输出的第一子输出信号可以为30V，扫描信号输出端OUT2输出的第二子输出信号也可以为30V。

需要说明的是，这些示例中给出的第一节点PU、第二控制节点PD_CN2、第三节点PD2、移位信号输出端OUT1和扫描信号输出端OUT2的电压值并不是理想情况下的电压值，而是在考虑到晶体管具有自电阻等实际情况下给出的电压值。例如，在理想情况下，在第二阶段22，移位信号输出端OUT1和扫描信号输出端OUT2均输出与时钟信号CLK相同的高电平信号，移位信号输出端OUT1输出的第一子输出信号可以为32V，扫描信号输出端OUT2输出的第二子输出信号也可以为32V。

在图4B所示的移位寄存器单元100中，在第一控制电路131和第一降噪控制电路141处于工作状态的情况下，在第一节点PU为低电平时，第一控制电路131将第一控制节点PD_CN1上拉为高电平，第四晶体管T4受到高电平电压的控制，此时，第四晶体管T4处于正向偏置状态，当移位寄存器单元长时间工作后，第四晶体管T4的阈值电压容易漂移，例如正漂，当第四晶体管T4的阈值电压正漂较大时，则通过第四晶体管T4向第二节点PD1写入第二电压时，写入第二节点PD1的高电平会低于预定值，即第二节点PD1的电压可能衰减，导致节点降噪电路170无法对第一节点PU进行有效降噪，第十二晶体管T12和第十三晶体管T13无法有效截止，从而影响输出端OUT的输出信号，例如，移位信号输出端OUT1和扫描信号输出端OUT2会产生噪声。然而，在第一控制电路131和第一降噪控制电路141处于空闲状态的情况下，在第一节点PU为低电平时，第二稳压电路152处于工作状态，将第一控制节点PD_CN1下拉至低电平，第四晶体管T4受到低电平电压(例如，-15V)的控制，此时，第四晶体管T4处于反向偏置状态。这样，在第一降噪控制电路141中，第四晶体管T4交替受到高电平电压和低电平电压的控制，可以使第四晶体管T4的阈值电压趋于相对稳定的状态。

类似地，在图4B所示的移位寄存器单元100中，在第二控制电路132和第二降噪控制电路142处于工作状态的情况下，在第一节点PU为低电平时，第二控制电路132将第二控制节点PD_CN2上拉为高电平，第六晶体管T6受到高电平电压的控制，此时，第六晶体管T6处于正向偏置状态，当移位寄存器单元长时间工作后，第六晶体管T6的阈值电压容易漂移，例如正漂，当第六晶体管T6的阈值电压正漂较大时，则通过第六晶体管T6向第三节点PD2写入第三电压时，写入第三节点PD2的高电平会低于预定值，即第三节点PD2的电压衰减，导致节点降噪电路170无法对第一节点PU进行有效降噪，第十二晶体管T12和第十三晶体管T13无法有效截止，从而影响输出端OUT的输出信号，例如，移位信号输出端OUT1和扫描信号输出端OUT2会产生噪声。然而，在第二控制电路132和第二降噪控制电路142处于空闲状态的情况下，在第一节点PU为低电平时，第一稳压电路151处于工作状态，将第二控制节点PD_CN2下拉至低电平，第六晶体管T6受到低电平电压(例如，-15V)的控制，此时，第四晶体管T4处于反向偏置状态。这样，在第二降噪控制电路142中，第六晶体管T6交替受到高电平电压和低电平电压的控制，可以使第六晶体管T6的阈值电压趋于相对稳定的状态。

需要说明的是，在第一稳压电路151处于空闲状态时，第一稳压电压SVG1与第一电压VGL保持一致，是为了使第一晶体管T1既不会受到高电平电压的控制，也不会受到低电平电压的控制，这样第一晶体管T1处于非偏置状态，使得处于空闲状态的第一稳压电路151不会对移位寄存器单元100中的其他电路的正常操作施加任何影响。在第一稳压电路151处于工作状态时，第一稳压电压SVG1小于第一电压VGL，是为了使第六晶体管T6受到低电平电压的控制，使得第六晶体管T6处于反向偏置的状态。类似地，在第二稳压电路152处于空闲状态时，第二稳压电压SVG2与第一电压VGL保持一致，是为了使第二晶体管T2既不会受到高电平电压的控制，也不会受到低电平电压的控制，这样第二晶体管T2处于非偏置状态，使得处于空闲状态的第二稳压电路152不会对移位寄存器单元100中的其他电路的正常操作施加任何影响。在第二稳压电路152处于工作状态时，第二稳压电压SVG2小于第一电压VGL，是为了使第四晶体管T4受到低电平电压的控制，使得第四晶体管T4处于反向偏置的状态。

本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。本公开的实施例提供的栅极驱动电路可以使晶体管的阈值电压稳定，消除晶体管的阈值电压漂移对栅极驱动电路的工作性能的影响。

图6为本公开一实施例提供的一种栅极驱动电路的示意框图。如图6所示，该栅极驱动电路10可以包括多个级联的移位寄存器单元。例如，该栅极驱动电路10可以包括第一移位寄存器单元101、第二移位寄存器单元102、第三移位寄存器单元103和第四移位寄存器单元104，部分或全部移位寄存器单元可以采用本公开任一实施例提供的移位寄存器单元100。栅极驱动电路包括的移位寄存器单元的数量不受限制，可以根据实际需求而定。如图6所示，每个移位寄存器单元可以具有输入信号端IN、时钟信号端CLK、移位信号输出端OUT1、扫描信号输出端OUT2、第一复位信号端RST1和帧复位信号端RST2。

例如，如图6所示，除最后一级移位寄存器单元(例如，第四移位寄存器单元104)外，其余各级移位寄存器单元的第一复位信号端RST1和下一级移位寄存器单元的移位信号输出端OUT1连接。除第一级移位寄存器单元(例如，第一移位寄存器单元101)外，其余各级移位寄存器单元的输入信号端IN和上一级移位寄存器单元的移位信号输出端OUT1连接。第一级移位寄存器单元的输入信号端IN可以被配置为接收触发信号STV，最后一级移位寄存器单元的第一复位信号端RST1可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图6中未示出。

如图6所示，该栅极驱动电路10还可以包括第一时钟信号线CLKA和第二时钟信号线CLKB。例如，第一时钟信号线CLKA和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，如图6所示，第一时钟信号线CLKA可以连接第一级移位寄存器单元的时钟信号端CLK和第三级移位寄存器单元的时钟信号端CLK连接；第二时钟信号线CLKB和第2n级移位寄存器单元的时钟信号端CLK连接，如图6所示，第一时钟信号线CLKA可以连接第二级移位寄存器单元的时钟信号端CLK和第四级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如，第一时钟信号线CLKA可以和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLKB可以和第2n-1级移位寄存器单元的时钟信号端CLK连接。

例如，第一时钟信号线CLKA和第二时钟信号线CLKB上提供的时钟信号时序可以采用图5中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。

如图6所示，该栅极驱动电路10还可以包括帧复位信号线F_RST。例如，帧复位信号线F_RST可以被配置为与各级移位寄存器单元(例如，第一移位寄存器单元101、第二移位寄存器单元102、第三移位寄存器单元103和第四移位寄存器单元104)的帧复位信号端RST2连接。

该栅极驱动电路10还可以包括时序控制器T-CON。例如，时序控制器T-CON被配置为和第一时钟信号线CLKA、第二时钟信号线CLKB和帧复位信号线F_RST连接，以向各级移位寄存器单元提供时钟信号和帧复位信号。时序控制器T-CON还可以被配置为提供触发信号STV和复位信号RESET。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。

例如，当采用该栅极驱动电路10驱动显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示面板的阵列基板上，以实现逐行扫描驱动功能。该显示面板包括多行栅线(例如，G1、G2、G3、G4等)，该栅极驱动电路10中的各级移位寄存器单元的扫描信号输出端OUT2可以被配置为与多行栅线一一对应连接，以用于向多行栅线输出扫描驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对该栅极驱动电路10的设置方式不作限制。例如，可以在显示面板的一侧设置该栅极驱动电路10以用于驱动奇数行栅线，而在显示面板的另一侧设置该栅极驱动电路10以用于驱动偶数行栅线。

该栅极驱动电路10的工作原理可参考本公开的实施例中对于移位寄存器单元100的工作原理的相应描述，这里不再赘述。

本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。该显示装置中的栅极驱动电路的电路可以使晶体管的阈值电压稳定，消除晶体管的阈值电压漂移对栅极驱动电路的工作性能的影响。

图7为本公开一实施例提供的一种显示装置的示意框图。例如，如图7所示，该显示装置1包括本公开的实施例提供的栅极驱动电路10。该显示装置1包括由多个像素单元30构成的阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。

本公开的实施例提供的显示装置1的具体技术效果可以参考上述实施例中关于移位寄存器单元100和栅极驱动电路10的相应描述，这里不再赘述。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元。

图8为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。例如，如图8所示，该移位寄存器单元的驱动方法可以包括：

S10：输入阶段，响应于输入控制信号，通过输入电路将输入信号输入至第一节点；

S20：输出阶段，在第一节点的电平的控制下，通过输出电路将输出信号输出至输出端；

S30：第一控制阶段，在第一节点的电平的控制下，通过第一控制电路对第一控制节点的电平进行第一控制；

S40：第一降噪控制阶段，在第一节点和第一控制节点的电平的控制下，通过第一降噪控制电路对第二节点的电平进行控制；

S50：第二控制阶段，在第一节点的电平的控制下，通过第二控制电路对第二控制节点的电平进行第二控制；

S60：第二降噪控制阶段，在第一节点和第二控制节点的电平的控制下，通过第二降噪控制电路对第三节点的电平进行控制；

S70：第一稳压阶段，响应于第一稳压信号，通过第一稳压电路对第二控制节点的电平进行第三控制；其中，第二控制和第三控制使得第二降噪控制电路的至少部分处于不同的偏置状态。

例如，在移位寄存器单元包括第二稳压电路的情形下，如图8所示，该移位寄存器单元的驱动方法还可以包括：

S80：第二稳压阶段，响应于第二稳压信号，通过第二稳压电路对第一控制节点的电平进行第四控制；其中，第一控制和第四控制使得第一降噪控制电路的至少部分处于不同的偏置状态。

例如，如图5A和图5B所示，第一阶段11/21可以为输入阶段，第二阶段12/22可以为输出阶段，第三阶段13可以为第一稳压阶段，第三阶段23可以为第二稳压阶段。

例如，在一些实施例中，第二控制电路被配置为连接第一电压端以接收第一电压，第一稳压电路被配置为连接第一稳压端以接收第一稳压电压，第一稳压电压包括第一子电压和第二子电压，第一子电压位于输入阶段和输出阶段，第二子电压位于第一稳压阶段，第一子电压的电平等于第一电压的电平，第二子电压的电平小于第一电压的电平。例如，在一些示例中，第一电压可以为-8V，第一子电压可以为-8V，第二子电压可以为-15V。

例如，在S70中，在第一稳压阶段，响应于第一稳压信号，通过第一稳压电路对第二控制节点的电平进行第三控制包括：响应于第一稳压信号，第一稳压电路导通，以将第一稳压电压的第二子电压写入第二控制节点，以对第二控制节点进行第三控制。

例如，在一些实施例中，第一控制电路被配置为连接第一电压端以接收第一电压，第二稳压电路被配置为连接第二稳压端以接收第二稳压电压，第二稳压电压包括第三子电压和第四子电压，第三子电压位于输入阶段和输出阶段，第四子电压位于第二稳压阶段，第三子电压的电平等于第一电压的电平，第四子电压的电平小于第一电压的电平。例如，在一些示例中，第一电压可以为-8V，第三子电压可以为-8V，第四子电压可以为-15V。

例如，在一些实施例中，第一子电压和第三子电压可以相同，第二子电压和第四子电压可以相同。

例如，在步骤S80中，在第二稳压阶段，响应于第二稳压信号，通过第二稳压电路对第一控制节点的电平进行第四控制包括：响应于第二稳压信号，第二稳压电路导通，以将第四子电压写入第一控制节点，以对第一控制节点进行第四控制。

关于本公开的实施例提供的驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元100和栅极驱动电路10的相应描述，这里不再赘述。

对于本公开，还有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，包括输入电路、输出电路、第一控制电路、第一降噪控制电路、第二控制电路、第二降噪控制电路和第一稳压电路，其中，

所述输入电路连接至第一节点，并且被配置为响应于输入控制信号将输入信号输入至所述第一节点；

所述输出电路连接至所述第一节点和输出端，并且被配置为在所述第一节点的电平的控制下，将输出信号输出至所述输出端；

所述第一控制电路连接至所述第一节点和第一控制节点，并且被配置为在所述第一节点的电平的控制下，对所述第一控制节点的电平进行第一控制；

所述第一降噪控制电路连接至所述第一节点、所述第一控制节点和第二节点，并且被配置为在所述第一节点和所述第一控制节点的电平的控制下，对所述第二节点的电平进行控制；

所述第二控制电路连接至所述第一节点和第二控制节点，并且被配置为在所述第一节点的电平的控制下，对所述第二控制节点的电平进行第二控制；

所述第二降噪控制电路连接至所述第一节点、所述第二控制节点和第三节点，并且被配置为在所述第一节点和所述第二控制节点的电平的控制下，对所述第三节点的电平进行控制；

所述第一稳压电路连接所述第二控制节点，并且被配置为响应于第一稳压信号对所述第二控制节点的电平进行第三控制，所述第二控制和所述第三控制使得所述第二降噪控制电路的至少部分处于不同的偏置状态，

所述第一稳压电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述第一稳压信号，所述第一晶体管的第一极和所述第二控制节点连接，所述第一晶体管的第二极和第一稳压端连接以接收第一稳压电压，所述第一稳压电路还连接至所述第二节点，所述第二节点的电压作为所述第一稳压信号，

其中，所述第二降噪控制电路包括第五晶体管和第六晶体管，所述第五晶体管的栅极和所述第一节点连接，所述第五晶体管的第一极和所述第三节点连接，所述第五晶体管的第二极和第一电压端连接以接收第一电压；所述第六晶体管的栅极和所述第二控制节点连接，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述第三节点连接，

其中，在所述第二降噪控制电路处于工作状态时，所述第二控制使得所述第六晶体管处于正向偏置或者不偏置，所述第一稳压电路处于空闲状态；在所述第二降噪控制电路空闲时，所述第一稳压电路通过第三控制使得所述第六晶体管处于反向偏置。

2.根据权利要求1所述的移位寄存器单元，还包括第二稳压电路，其中，

所述第二稳压电路连接至所述第一控制节点，并且被配置为响应于第二稳压信号对所述第一控制节点的电平进行第四控制，所述第一控制和所述第四控制使得所述第一降噪控制电路的至少部分处于不同的偏置状态。

3.根据权利要求2所述的移位寄存器单元，其中，所述第二稳压电路还连接至所述第三节点，所述第三节点的电压作为所述第二稳压信号。

4.根据权利要求2或3所述的移位寄存器单元，其中，所述第二稳压电路包括第二晶体管，所述第二晶体管的栅极被配置为接收所述第二稳压信号，所述第二晶体管的第一极和所述第一控制节点连接，所述第二晶体管的第二极和第二稳压端连接以接收第二稳压电压。

5.根据权利要求2或3所述的移位寄存器单元，其中，所述第一降噪控制电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述第二节点连接，所述第三晶体管的第二极和第一电压端连接以接收第一电压；所述第四晶体管的栅极和所述第一控制节点连接，所述第四晶体管的第一极和第二电压端连接以接收第二电压，所述第四晶体管的第二极和所述第二节点连接，

所述第一控制和所述第四控制使得所述第四晶体管处于不同的偏置状态。

6.根据权利要求1-3任一项所述的移位寄存器单元，其中，所述第一控制电路包括第七晶体管和第八晶体管，所述第二控制电路包括第九晶体管和第十晶体管，

所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第一控制节点连接，所述第七晶体管的第二极和第一电压端连接以接收第一电压；

所述第八晶体管的栅极和第二电压端连接以接收第二电压，所述第八晶体管的第一极连接和所述第二电压端连接以接收所述第二电压，所述第八晶体管的第二极和所述第一控制节点连接；

所述第九晶体管的栅极和所述第一节点连接，所述第九晶体管的第一极和所述第二控制节点连接，所述第九晶体管的第二极和所述第一电压端连接以接收所述第一电压；

所述第十晶体管的栅极和第三电压端连接以接收第三电压，所述第十晶体管的第一极连接和所述第三电压端连接以接收所述第三电压，所述第十晶体管的第二极和所述第二控制节点连接。

7.根据权利要求1-3任一项所述的移位寄存器单元，其中，所述输入电路包括第十一晶体管，所述第十一晶体管的栅极被配置为接收所述输入控制信号，所述第十一晶体管的第一极和输入信号端连接以接收所述输入信号，所述第十一晶体管的第二极和所述第一节点连接。

8.根据权利要求1-3任一项所述的移位寄存器单元，其中，所述输出电路包括第一子输出电路和第二子输出电路，所述输出端包括移位信号输出端和扫描信号输出端，所述输出信号包括第一子输出信号和第二子输出信号，

所述第一子输出电路连接至所述第一节点和所述移位信号输出端，并且被配置为在所述第一节点的电平的控制下，将所述第一子输出信号输出至所述移位信号输出端；

所述第二子输出电路连接至所述第一节点和所述扫描信号输出端，并且被配置为在所述第一节点的电平的控制下，将所述第二子输出信号输出至所述扫描信号输出端。

9.根据权利要求8所述的移位寄存器单元，其中，所述第一子输出电路包括第十二晶体管和存储电容，所述第十二晶体管的栅极和所述第一节点连接，所述第十二晶体管的第一极和时钟信号端连接以接收时钟信号，所述第十二晶体管的第二极和所述移位信号输出端连接以将所述时钟信号作为所述第一子输出信号输出至所述移位信号输出端；所述存储电容的第一极和所述第十二晶体管的栅极连接，所述存储电容的第二极和所述第十二晶体管的第二极连接；

所述第二子输出电路包括第十三晶体管，所述第十三晶体管的栅极和所述第一节点连接，所述第十三晶体管的第一极和时钟信号端连接以接收时钟信号，所述第十三晶体管的第二极和所述扫描信号输出端连接以将所述时钟信号作为所述第二子输出信号输出至所述扫描信号输出端。

10.根据权利要求8所述的移位寄存器单元，还包括第一复位电路、第二复位电路、节点降噪电路、第一输出降噪电路和第二输出降噪电路，其中，

所述第一复位电路连接至所述第一节点，并且被配置为响应于第一复位信号对所述第一节点进行复位；

所述第二复位电路连接至所述第一节点，并且被配置为响应于帧复位信号对所述第一节点进行复位；

所述节点降噪电路连接至所述第一节点、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述第一节点进行降噪；

所述第一输出降噪电路连接至所述移位信号输出端、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述移位信号输出端进行降噪；

所述第二输出降噪电路连接至所述扫描信号输出端、所述第二节点和所述第三节点，并且被配置为在所述第二节点和所述第三节点的电平的控制下，对所述扫描信号输出端进行降噪。

11.根据权利要求10所述的移位寄存器单元，其中，所述第一复位电路包括第十四晶体管，所述第十四晶体管的栅极和第一复位信号端连接以接收所述第一复位信号，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压；

所述第二复位电路包括第十五晶体管，所述第十五晶体管的栅极和帧复位信号端连接以接收所述帧复位信号，所述第十五晶体管的第一极和所述第一节点连接，所述第十五晶体管的第二极和所述第一电压端连接以接收所述第一电压；

所述节点降噪电路包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极和所述第二节点连接，所述第十六晶体管的第一极和所述第一节点连接，所述第十六晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第十七晶体管的栅极和所述第三节点连接，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极和所述第一电压端连接以接收所述第一电压；

所述第一输出降噪电路包括第十八晶体管和第十九晶体管，所述第十八晶体管的栅极和所述第二节点连接，所述第十八晶体管的第一极和所述移位信号输出端连接，所述第十八晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第十九晶体管的栅极和所述第三节点连接，所述第十九晶体管的第一极和所述移位信号输出端连接，所述第十九晶体管的第二极和和所述第一电压端连接以接收所述第一电压；

所述第二输出降噪电路包括第二十晶体管和第二十一晶体管，所述第二十晶体管的栅极和所述第二节点连接，所述第二十晶体管的第一极和所述扫描信号输出端连接，所述第二十晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第二十一晶体管的栅极和所述第三节点连接，所述第二十一晶体管的第一极和所述扫描信号输出端连接，所述第二十一晶体管的第二极和所述第一电压端连接以接收所述第一电压。

12.一种栅极驱动电路，包括多个级联的根据权利要求1-11中任一项所述的移位寄存器单元。

13.一种显示装置，包括根据权利要求12所述的栅极驱动电路。

14.一种根据权利要求1-11中任一项所述的移位寄存器单元的驱动方法，包括：

输入阶段，响应于所述输入控制信号，通过所述输入电路将所述输入信号输入至所述第一节点；

输出阶段，在所述第一节点的电平的控制下，通过所述输出电路将所述输出信号输出至所述输出端；

第一控制阶段，在所述第一节点的电平的控制下，通过所述第一控制电路对所述第一控制节点的电平进行第一控制；

第一降噪控制阶段，在所述第一节点和所述第一控制节点的电平的控制下，通过所述第一降噪控制电路对所述第二节点的电平进行控制；

第二控制阶段，在所述第一节点的电平的控制下，通过所述第二控制电路对所述第二控制节点的电平进行第二控制；

第二降噪控制阶段，在所述第一节点和所述第二控制节点的电平的控制下，通过所述第二降噪控制电路对所述第三节点的电平进行控制；

第一稳压阶段，响应于所述第一稳压信号，通过所述第一稳压电路对所述第二控制节点的电平进行第三控制；

其中，所述第二控制和所述第三控制使得所述第二降噪控制电路的至少部分处于不同的偏置状态。

15.如权利要求14所述的移位寄存器单元的驱动方法，其中，所述第二控制电路被配置为连接第一电压端以接收第一电压，所述第一稳压电路被配置为连接第一稳压端以接收第一稳压电压，所述第一稳压电压包括第一子电压和第二子电压，所述第一子电压位于所述输入阶段和所述输出阶段，所述第二子电压位于所述第一稳压阶段，所述第一子电压的电平等于所述第一电压的电平，所述第二子电压的电平小于所述第一电压的电平，

在所述第一稳压阶段，响应于所述第一稳压信号，通过所述第一稳压电路对所述第二控制节点的电平进行第三控制包括：

响应于所述第一稳压信号，所述第一稳压电路导通，以将所述第二子电压写入所述第二控制节点，以对所述第二控制节点进行所述第三控制。

16.如权利要求14所述的移位寄存器单元的驱动方法，其中，在所述移位寄存器单元包括第二稳压电路的情形下，所述驱动方法还包括：

第二稳压阶段，响应于第二稳压信号，通过所述第二稳压电路对所述第一控制节点的电平进行第四控制；

其中，所述第一控制和所述第四控制使得所述第一降噪控制电路的至少部分处于不同的偏置状态。

17.如权利要求16所述的移位寄存器单元的驱动方法，其中，所述第一控制电路被配置为连接第一电压端以接收第一电压，所述第二稳压电路被配置为连接第二稳压端以接收第二稳压电压，所述第二稳压电压包括第三子电压和第四子电压，所述第三子电压位于所述输入阶段和所述输出阶段，所述第四子电压位于所述第二稳压阶段，所述第三子电压的电平等于所述第一电压的电平，所述第四子电压的电平小于所述第一电压的电平，

在所述第二稳压阶段，响应于所述第二稳压信号，通过所述第二稳压电路对所述第一控制节点的电平进行第四控制包括：

响应于所述第二稳压信号，所述第二稳压电路导通，以将所述第四子电压写入所述第一控制节点，以对所述第一控制节点进行所述第四控制。

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