CN107978265B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括输入模块、输出模块、复位模块以及下拉模块。其中该输入模块的第一输入信号端与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接，输入模块的第二输入信号端与另一个输出端连接，该两个输入信号端可以在正向扫描和反向扫描时，对上拉节点充电。由于本发明提供的移位寄存器单元在实现双向扫描时，不需要专门设置信号线提供直流信号，因此减小了移位寄存器单元的版图面积，且在调节移位寄存器的扫描方向时，无需调整该两个输入信号端的电位，该移位寄存器单元的响应速度较快，功耗较低，使用灵活性高。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入模块、输出模块、下拉模块、复位模块和降噪模块。其中，输入模块分别与输入信号端(即上一级移位寄存器单元的输出端)、第一直流电源端和上拉节点连接，复位模块分别与复位信号端(即下一级移位寄存器单元的输出端)、第二直流电源端和上拉节点连接。在通过该移位寄存器单元对显示面板中的各行像素进行扫描时，可以通过控制该第一直流电源端和第二直流电源端输出的直流电源信号的电位高低，实现移位寄存器的正向扫描或者反向扫描。

但是，由于相关技术中的移位寄存器单元需要通过两条信号线分别与该两个直流电源端连接，增大了移位寄存器单元的版图面积；并且由于需要通过调整该两个直流电源端输出的直流电源信号的电位高低，来改变该移位寄存器单元的扫描方向，该移位寄存器单元的响应速度较低，功耗较高。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元版图面积较大、响应速度较低以及功耗较高的问题，所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

输入模块、输出模块、复位模块和下拉模块；

所述输入模块分别与第一输入信号端、第二输入信号端和上拉节点连接，所述输入模块用于在来自所述第一输入信号端的第一输入信号的控制下，向所述上拉节点输入所述第一输入信号，以及在来自所述第二输入信号端的第二输入信号的控制下，向所述上拉节点输入所述第二输入信号，其中，所述第一输入信号端与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接，所述第二输入信号端与另一个输出端连接；

所述输出模块分别与第一时钟信号端、所述上拉节点和输出端连接，所述输出模块用于在所述上拉节点的控制下，向所述输出端输入来自所述第一时钟信号端的第一时钟信号；

所述复位模块分别与第二时钟信号端、所述上拉节点和下拉电源端连接，所述复位模块用于在来自所述第二时钟信号端的第二时钟信号的控制下，向所述上拉节点输入来自所述下拉电源端的下拉电源信号，其中，在所述第一时钟信号的电位为第一电位时，所述第二时钟信号的电位为第二电位，且在所述第二时钟信号的电位为第一电位时，所述第一时钟信号的电位为第二电位，所述下拉电源信号的电位为第二电位；

所述下拉模块分别与上拉电源端、所述下拉电源端、所述上拉节点和所述输出端连接，所述下拉模块用于在来自所述上拉电源端的上拉电源信号的控制下，向所述上拉节点和所述输出端分别输入所述下拉电源信号，所述上拉电源信号的电位为第一电位。

可选的，所述输入模块，包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极和第一极与所述第一输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接；

所述第二晶体管的栅极和第一极与所述第二输入信号端连接，所述第二晶体管的第二极与所述上拉节点连接。

可选的，所述复位模块包括：第三晶体管；

所述第三晶体管的栅极与所述第二时钟信号端连接，所述第三晶体管的第一极与所述下拉电源端连接，所述第三晶体管的第二极与所述上拉节点连接。

可选的，所述下拉模块包括：下拉控制子模块和下拉子模块；

所述下拉控制子模块分别与所述上拉电源端、所述下拉电源端、所述上拉节点以及所述下拉节点连接，用于在来自所述上拉电源端的上拉电源信号的控制下，向所述下拉节点输入来自所述上拉电源端的上拉电源信号；

所述下拉子模块分别与所述下拉电源端、所述上拉节点、所述下拉节点以及所述输出端连接，用于在来自所述下拉节点的控制下，向所述输出端和所述上拉节点输入来自所述下拉电源端的下拉电源信号。

可选的，所述下拉控制子模块包括：第四晶体管和第五晶体管；所述下拉子模块包括：第六晶体管和第七晶体管；

所述第四晶体管的栅极和第一极与所述上拉电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述下拉电源端连接，所述第五晶体管的第二极与所述下拉节点连接；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述下拉电源端连接，所述第六晶体管的第二极与所述输出端连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述下拉电源端连接，所述第七晶体管的第二极与所述上拉节点连接。

可选的，所述输出模块包括：第八晶体管和电容器；

所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与所述第一时钟信号端连接，所述第八晶体管的第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，所述电容器的另一端与所述输出端连接。

可选的，所述移位寄存器单元还包括：第九晶体管；

所述第九晶体管的栅极与总复位信号端连接，所述第九晶体管的第一极与所述下拉电源端连接，所述第九晶体管的第二极与所述上拉节点连接；

在第一级移位寄存器单元对其上拉节点进行充电之前，所述总复位信号端输出的总复位信号的电位为第一电位。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括输入模块、输出模块、复位模块和下拉模块；所述方法包括：

输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，所述输入模块在所述第一输入信号的控制下，向上拉节点输入所述第一输入信号；

输出阶段，所述第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向输出端输入所述第一时钟信号；

复位阶段，第二时钟信号端输出的第二时钟信号的电位为第一电位，所述第一时钟信号的电位为第二电位，所述复位模块在所述第二时钟信号的控制下，向所述上拉节点输入来自下拉电源端的下拉电源信号，所述下拉电源信号的电位为第二电位；

下拉阶段，所述上拉节点的电位为第二电位，上拉电源端输出的上拉电源信号的电位为第一电位，所述下拉模块在所述上拉电源信号的控制下，分别向所述上拉节点和所述输出端输入所述下拉电源信号，所述上拉电源信号的电位为第一电位。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括如第一方面所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的第二输入信号端，以及下一级移位寄存器单元的第一输入信号端连接。

第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

综上所述，本发明实施例提供的移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元的输入模块的第一输入信号端与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接，该输入模块的第二输入信号端与另一个输出端连接，该两个输入信号端可以分别在正向扫描和反向扫描时，对上拉节点进行充电，因此移位寄存器在实现双向扫描时，不需要再专门设置两条信号线来分别提供直流信号，减小了移位寄存器单元的版图面积；且在调节移位寄存器的扫描方向时，无需调整各个输入信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，移位寄存器单元的响应速度较快，功耗较低，使用灵活性较高。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图6是本发明实施例提供的一种移位寄存器中各个信号端输出的信号的时序图；

图7是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、输出模块20、复位模块30和下拉模块40。

该输入模块10可以分别与第一输入信号端IN1、第二输入信号端IN2和上拉节点PU连接，该输入模块10用于在来自第一输入信号端IN1的第一输入信号的控制下，向上拉节点PU输入第一输入信号，以及在来自第二输入信号端IN2的第二输入信号的控制下，向上拉节点PU输入第二输入信号。

其中，该第一输入信号端IN1可以与上一级移位寄存器单元的输出端OUT和下一级移位寄存器单元的输出端OUT中的一个输出端OUT连接，相应的，该第二输入信号端IN2可以与上一级移位寄存器单元的输出端OUT和下一级移位寄存器单元的输出端OUT中的另一个输出端OUT连接。

示例的，该第一输入信号端IN1可以与上一级移位寄存器单元的输出端OUT连接，该第二输入信号端IN2可以与下一级移位寄存器单元的输出端OUT连接，当上一级移位寄存器单元的输出端OUT输出信号的电位为第一电位，且下一级移位寄存器单元的输出端OUT输出信号的电位也为第一电位时，该第二输入信号端IN2可以在第一输入信号端IN1对上拉节点PU进行充电时，同时向该上拉节点PU输入处于第一电位的第二输入信号，因此提高了上拉节点PU的电位的稳定性。则当移位寄存器在正向扫描时，每一级移位寄存器单元的第一输入信号端IN1可以在输入阶段中为上拉节点PU充电；当移位寄存器在反向扫描时，每一级移位寄存器单元的第二输入信号端IN2可以在输入阶段中为上拉节点PU充电。

输出模块20可以分别与第一时钟信号端CLKA、上拉节点PU和输出端OUT连接，该输出模块20用于在上拉节点PU的控制下，向输出端OUT输入来自第一时钟信号端CLKA的第一时钟信号。

示例的，当上拉节点PU的电位为第一电位时，该输出模块20可以在上拉节点PU的控制下，向输出端OUT输出来自该第一时钟信号端CLKA的第一时钟信号。

复位模块30可以分别与第二时钟信号端CLKB、上拉节点PU和下拉电源端VSS连接，该复位模块30用于在来自第二时钟信号端CLKB的第二时钟信号的控制下，向上拉节点PU输入来自下拉电源端VSS的下拉电源信号，该下拉电源信号的电位为第二电位。

其中，在第一时钟信号的电位为第一电位时，第二时钟信号的电位为第二电位，且在第二时钟信号的电位为第一电位时，第一时钟信号的电位为第二电位，下拉电源信号的电位为第二电位，在本发明实施例中，该第一电位可以为有效电位。

通过第二时钟信号端CLKB为复位模块30提供复位信号，可以避免当复位信号由下一级移位寄存器单元(或者上一级移位寄存器单元)的输出端的输出信号提供时，上拉节点在下一级移位寄存器单元开始工作时，下拉电源端以及第二输入信号端(或者第一输入信号端)同时向上拉节点输入信号，导致该上拉节点出现电位混乱的问题，提高了移位寄存器单元的工作稳定性。

示例的，当第二时钟信号端CLKB输出的第二时钟信号的电位为第一电位时，该复位模块30可以在该第二时钟信号端CLKB的控制下，向该上拉节点PU输入处于第二电位的下拉电源信号。

下拉模块40可以分别与上拉电源端VDD、下拉电源端VSS、上拉节点PU和输出端OUT连接，该下拉模块40用于在来自上拉电源端VDD的上拉电源信号的控制下，向上拉节点PU和输出端OUT分别输入下拉电源信号，该上拉电源信号的电位为第一电位。

示例的，当上拉节点PU的电位为第二电位时，该下拉模块40可以在该上拉电源端VDD输入的上拉电源信号的控制下，分别向上拉节点PU和输出端OUT输入处于第二电位的下拉电源信号。

综上所述，本发明实施例提供的移位寄存器单元，输入模块的第一输入信号端与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接，输入模块的第二输入信号端与另一个输出端连接，该两个输入信号端可以分别在正向扫描和反向扫描时，对上拉节点进行充电，因此移位寄存器在实现双向扫描时，不需要再专门设置两条信号线来分别提供直流信号，减小了移位寄存器单元的版图面积；且在调节移位寄存器的扫描方向时，无需调整各个输入信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，移位寄存器单元的响应速度较快，功耗较低，使用灵活性较高。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该下拉模块40可以包括：下拉控制子模块401和下拉子模块402。

该下拉控制子模块401可以分别与上拉电源端VDD、下拉电源端VSS、上拉节点PU以及下拉节点PD连接，该下拉控制子模块401用于在来自上拉电源端VDD的上拉电源信号的控制下，向下拉节点PD输入来自上拉电源端VDD的上拉电源信号。

示例的，当上拉节点PU的电位为第二电位时，该下拉控制子模块401可以在来自上拉电源端VDD的上拉电源信号的控制下，向该下拉节点PD输入处于第一电位的上拉电源信号。

该下拉子模块402可以分别与下拉电源端VSS、上拉节点PU、下拉节点PD以及输出端OUT连接，该下拉子模块402用于在下拉节点PD的控制下，向输出端OUT和上拉节点PU输入来自下拉电源端VSS的下拉电源信号。

示例的，该下拉子模块402可以在该下拉节点PD的电位为第一电位时，向该输出端OUT和上拉节点PU输入处于第二电位的下拉电源信号。

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，如图3所示，该输入模块10可以包括：第一晶体管M1和第二晶体管M2。

该第一晶体管M1的栅极和第一极可以与第一输入信号端IN1连接，该第一晶体管M1的第二极可以与上拉节点PU连接。

该第二晶体管M2的栅极和第一极可以与第二输入信号端IN2连接，该第二晶体管M2的第二极可以与上拉节点PU连接。

可选的，参考图3，该复位模块30可以包括：第三晶体管M3。

该第三晶体管M3的栅极与第二时钟信号端CLKB连接，该第三晶体管M3的第一极可以与下拉电源端VSS连接，第三晶体管M3的第二极可以与上拉节点PU连接。

可选的，参考图3，该下拉控制子模块401可以包括：第四晶体管M4和第五晶体管M5。该下拉子模块402可以包括：第六晶体管M6和第七晶体管M7。

其中，该第四晶体管M4的栅极和第一极可以与上拉电源端VDD连接，该第四晶体管M4的第二极可以与下拉节点PD连接。

该第五晶体管M5的栅极可以与上拉节点PU连接，该第五晶体管M5的第一极可以与下拉电源端VSS连接，该第五晶体管M5的第二极可以与下拉节点PD连接。

该第六晶体管M6的栅极可以与下拉节点PD连接，该第六晶体管M6的第一极可以与下拉电源端VSS连接，该第六晶体管M6的第二极可以与输出端OUT连接。

该第七晶体管M7的栅极可以与下拉节点PD连接，该第七晶体管M7的第一极可以与下拉电源端VSS连接，该第七晶体管M7的第二极可以与上拉节点PU连接。

可选的，参考图3，该输出模块20可以包括：第八晶体管M8和电容器C。

其中，该第八晶体管M8的栅极可以与上拉节点PU连接，该第八晶体管M8的第一极可以与第一时钟信号端CLKA连接，该第八晶体管M8的第二极可以与输出端OUT连接。

该电容器C的一端可以与上拉节点PU连接，该电容器C的另一端可以与输出端OUT连接。

可选的，图4是本发明实施例提供的再一种移位寄存器单元的结构示意图，如图4所示，该移位寄存器单元还可以包括：第九晶体管M9。

该第九晶体管M9的栅极可以与总复位信号端TRST连接，该第九晶体管M9的第一极可以与下拉电源端VSS连接，该第九晶体管M9的第二极可以与上拉节点PU连接。

在本发明实施例中，在第一级移位寄存器单元对其上拉节点PU进行充电之前，该总复位信号端TRST输出的总复位信号的电位可以为第一电位，从而可以对该各级移位寄存器单元的上拉节点PU进行总复位。

综上所述，本发明实施例提供的移位寄存器单元，输入模块的第一输入信号端与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接，输入模块的第二输入信号端与另一个输出端连接，该两个输入信号端可以分别在正向扫描和反向扫描时，对上拉节点进行充电，因此移位寄存器在实现双向扫描时，不需要再专门设置两条信号线来分别提供直流信号，减小了移位寄存器单元的版图面积；且在调节移位寄存器的扫描方向时，无需调整各个输入信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，移位寄存器单元的响应速度较快，功耗较低，使用灵活性较高。

图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该驱动方法可以用于驱动如图1至4任一所述的移位寄存器单元，参考图1，该移位寄存器单元可以包括输入模块10、输出模块20、复位模块30和下拉模块40。参考图5，该方法可以包括：

步骤501、输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，输入模块在第一输入信号的控制下，向上拉节点输入第一输入信号。

在本发明实施例中，在正向扫描时，该第一输入信号端可以是指与上一级移位寄存器单元的输出端连接的输入端，该第二输入信号端可以是指与下一级移位寄存器单元的输出端连接的输入端；在反向扫描时，该第一输入信号端可以是指与下一级移位寄存器单元的输出端连接的输入端，该第二输入信号端可以是指与上一级移位寄存器单元的输出端连接的输入端。也即是，在正向扫描时，该输入模块可以根据上一级移位寄存器单元输出的驱动信号对上拉节点充电；在反向扫描时，该输入模块可以根据下一级移位寄存器单元输出的驱动信号对上拉节点充电。

步骤502、输出阶段，第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，上拉节点保持第一电位，输出模块在上拉节点的控制下，向输出端输入第一时钟信号。

在本发明实施例中，在输出阶段中，该上拉节点的电位保持为第一电位，该输出模块可以在该上拉节点的控制下，向输出端输入处于第一电位的第一时钟信号，从而实现对一行像素单元的扫描。

步骤503、复位阶段，第二时钟信号端输出的第二时钟信号的电位为第一电位，第一时钟信号的电位为第二电位，复位模块在第二时钟信号的控制下，向上拉节点输入来自下拉电源端的下拉电源信号，下拉电源信号的电位为第二电位。

在本发明实施例中，在复位阶段中，该第二时钟信号端输出的第二时钟信号的电位为第一电位，该复位模块可以在该第二时钟信号的控制下，向上拉节点输入处于第二电位的下拉电源信号，从而实现对上拉节点的复位。

通过第二时钟信号端为复位模块提供复位信号，可以避免当复位信号由下一级移位寄存器单元(或者上一级移位寄存器单元)的输出端的输出信号提供时，上拉节点在下一级移位寄存器单元开始工作时，下拉电源端以及第二输入信号端(或者第一输入信号端)同时向上拉节点输入信号，导致该上拉节点出现电位混乱的问题，提高了移位寄存器单元的工作稳定性。

步骤504、下拉阶段，上拉节点的电位为第二电位，上拉电源端输出的上拉电源信号的电位为第一电位，下拉模块在上拉电源信号的控制下，分别向上拉节点和输出端输入下拉电源信号，上拉电源信号的电位为第一电位。

在本发明实施例中，在下拉阶段中，当上拉节点的电位为第二电位时，该下拉模块可以在上拉电源端输入的上拉电源信号的控制下，向上拉节点和输出端分别输入处于第二电位的下拉电源信号，实现对输出端和上拉节点的降噪。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过输入模块中与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接的第一输入信号端，以及与另一个输出端连接的第二输入信号端在正向扫描和反向扫描时，对上拉节点进行充电，使得在调节移位寄存器的扫描方向时，无需调整各个输入信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，该驱动方法在驱动移位寄存器单元时的响应速度较快，驱动灵活性较高。

进一步的，以图4所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为N型晶体管，第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

图6是本发明实施例提供的一种移位寄存器中各个信号端输出的信号的时序图，参考图6可以看出，该移位寄存器可以设置有6个时钟信号端CLK1至CLK6，即该移位寄存器可以采用六相时钟。从图6可以看出，该6个时钟信号端输出的时钟信号的频率相同，占空比相同，每个时钟信号在每个周期内处于第一电位的时长为3H(其中，H为移位寄存器单元对一行像素单元进行扫描的时间)，第一开启信号端STV1处于第一电位的时长为3.5H。

参考图6，该6个时钟信号端可以两两分为一组，其中，CLK1与CLK4为一组，CLK2与CLK5为一组，CLK3与CLK6为一组。该移位寄存器包括的多个移位寄存器单元可以划分为多组，每组可以包括依次级联的三个移位寄存器单元，每组的三个移位寄存器单元可以依次与该三组时钟信号端连接，其中每个移位寄存器单元可以与一组时钟信号端连接。例如，每组的第一个移位寄存器单元可以分别与CLK1和CLK4连接。相应的，每组的第一个移位寄存器单元所连接的第一时钟信号端CLKA即为CLK1，第二时钟信号端CLKB即为CLK4。参考图6可以看出，每组的第一个移位寄存器单元的输出端OUT1输出的信号为来自该第一时钟信号端CLK1的第一时钟信号。

以正向扫描为例进行说明，假设某一级移位寄存器单元所连接的第一时钟信号端CLKA为CLK2，第二时钟信号端CLKB为CLK5，则如图6所示，在输入阶段t1中，由于上一级移位寄存器单元的输出端OUT1输出的信号的电位为第一电位，则该第一输入信号端IN1输出的输入信号的电位即为第一电位，该第一晶体管M1开启，该第一输入信号端IN1通过该第一晶体管M1向该上拉节点PU输出处于第一电位的第一输入信号，使得该上拉节点PU的电位被拉高，由此可以实现对该上拉节点PU的充电。

在输出阶段t2中，该第一时钟信号端CLK2输出的第一时钟信号的电位跳变为第一电位，该上拉节点PU的电位在电容器C的耦合作用下被进一步拉高，该第八晶体管M8充分开启，该第一时钟信号端CLK2通过该第八晶体管M8向输出端OUT2输出处于第一电位的时钟信号，以实现对一行像素单元的扫描。

在复位阶段t3中，该第二时钟信号端CLK5输出的复位信号的电位为第一电位，该第三晶体管M3开启，该下拉电源端VSS可以通过该第三晶体管M3向该上拉节点PU输出处于第二电位的下拉电源信号，从而可以对该上拉节点PU放电。

其中，通过该第二时钟信号端CLK5为复位模块提供复位信号，可以避免当复位信号由下一级移位寄存器单元的输出端OUT3的输出信号提供时，上拉节点PU在下一级移位寄存器单元开始工作时，下拉电源端VSS以及第二输入信号端IN2同时向上拉节点PU输入信号，导致该上拉节点PU出现电位混乱的问题，提高了移位寄存器单元的工作稳定性。

需要说明的是，在该复位阶段t3中，该下一级移位寄存器单元的输出端OUT3输出的信号为第一电位，则该第二输入信号端IN2输出的第二输入信号的电位即为第一电位，该第二晶体管M2开启，该第二输入信号端IN2可以通过该第二晶体管M2对该上拉节点PU充电，使得该上拉节点PU的电位不稳定。当该上拉节点PU的电位为第一电位时，该第八晶体管M8可能会开启，但是由于此时该第一时钟信号端CLK2输出的第一时钟信号的电位为第二电位，该输出端OUT2一直输出处于第二电位的信号，因此在该复位阶段t3中，该输出端OUT2输出的信号不会受到下一级移位寄存器单元的输出端OUT3输出的信号的影响。

在下拉阶段t4中，由于该上拉节点PU的电位在复位阶段t3被复位至第二电位，该第五晶体管M5关断，下拉电源端VSS不再向下拉节点PD输入下拉电源信号，此时该上拉电源端VDD可以通过该第四晶体管M4向该下拉节点PD输出处于第一电位的上拉电源信号，以拉高该下拉节点PD的电位。相应的，该第六晶体管M6和第七晶体管M7可以在该下拉节点PD的控制下开启，该下拉电源端VSS可以通过该第六晶体管M6向输出端OUT输出处于第二电位的下拉电源信号，该下拉电源端VSS也可以通过该第七晶体管M7向上拉节点PU输出处于第二电位的下拉电源信号，实现对上拉节点PU和输出端OUT的降噪。

需要说明的是，由于第四晶体管M4的栅极与上拉电源端VDD连接，因此该第四晶体管M4处于常开状态。当上拉节点PU的电位为第一电位时，该第五晶体管M5开启，该下拉电源端VSS可以通过该第五晶体管M5向该下拉节点PD输入处于第二电位的下拉电源信号。其中，该第五晶体管M5的宽长比可以大于该第四晶体管M4的宽长比，从而可以使得在第四晶体管M4开启时，该下拉电源端VSS通过第五晶体管M5输入的下拉电源信号也能够将该下拉节点PD的电位拉低，以实现对该下拉节点PD的降噪。

参考图6，在该输入阶段t1之前，还可以包括总复位阶段t0，该总复位阶段t0可以为第一级移位寄存器单元对上拉节点PU充电之前的阶段。在该总复位阶段t0中，该总复位信号端TRST可以输出处于第一电位的总复位信号，使得该第九晶体管M9开启，该下拉电源端VSS可以通过该第九晶体管M9向该上拉节点PU输出处于第二电位的下拉电源信号，以实现对各级移位寄存器单元的上拉节点PU的总复位。

需要说明的是，在反向扫描的输入阶段，第一输入信号端IN1输出的第一输入信号的电位为第二电位，且该第二输入信号端IN2输出的第二输入信号的电位为第一电位时，该第二晶体管M2开启，该第一晶体管M1关断，该移位寄存器单元可以在该第二输入信号端IN2的控制下，对上拉节点PU进行充电，从而控制输出端OUT的电位，其驱动原理与上述正向扫描驱动原理相同，本发明实施例在此不再赘述。

还需要说明的是，在上述各实施例中，均是以第一晶体管至第九晶体管采用N型晶体管，且第一电位为高电位，第二电位为低电位为例进行的说明。当然，第一晶体管至第九晶体管还可以采用P型晶体管，当该第一晶体管至第九晶体管采用P型晶体管时，该第一电位为低电位，该第二电位为高电位，且各个信号端和节点的电位变化可以与图6所示的电位变化相反。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过输入模块中与上一级移位寄存器单元的输出端和下一级移位寄存器单元的输出端中的一个输出端连接的第一输入信号端，以及与另一个输出端连接的第二输入信号端在正向扫描和反向扫描时，对上拉节点进行充电，使得在调节移位寄存器的扫描方向时，无需调整各个输入信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，该驱动方法在驱动移位寄存器单元时的响应速度较快，驱动灵活性较高。

图7是本发明实施例提供的一种栅极驱动电路的结构示意图，如图7所示，该栅极驱动电路可以包括：至少两个级联的如图1至图4任一所示的移位寄存器单元，例如图7中示出的栅极驱动电路中包括M个移位寄存器单元，M为大于1的整数。

从图7中可以看出，该每一级移位寄存器单元的输出端OUT可以分别与上一级移位寄存器单元的第二输入信号端IN2，以及下一级移位寄存器单元的第一输入信号端IN1连接。

需要说明的是，为了实现移位寄存器的双向扫描，如图7所示，该第一级移位寄存器单元的第一输入信号端IN1可以与第一开启信号端STV1连接，该最后一级移位寄存器单元的第二输入信号端IN2可以与第二开启信号端STV2连接。

当第一开启信号端STV1提供的第一开启信号的电位为第一电位，第二开启信号端STV2提供的第二开启信号的电位为第二电位时，该栅极驱动电路即可实现正向扫描；当第二开启信号端STV2提供的第二开启信号的电位为第一电位，该第一开启信号端STV1提供的第一开启信号的电位为第二电位时，该栅极驱动电路即可实现反向扫描。且在正向扫描时，当第一级移位寄存器单元的输出端输出驱动信号后，可以依次驱动之后的各级移位寄存器单元；在反向扫描时，当最后一级移位寄存器单元输出驱动信号后，可以依次驱动之前的各级移位寄存器单元。在调整扫描方向时，仅需调整该第一开启信号端STV1和第二开启信号端STV2提供的开启信号的电位，而无需再调整其他信号端输出的信号的电位，也无需对移位寄存器的电路结构进行改变，该移位寄存器单元的响应速度较快，功耗较低，使用灵活性较高。

其中，由于第一开启信号端STV1与第二开启信号端STV2分别连接的是栅极驱动电路中的第一级移位寄存器单元和最后一级移位寄存器单元，因此如图7所示，该栅极驱动电路的侧边仅需设置一条用于连接第二开启信号端STV2和最后一级移位寄存器单元的走线，而该第一开启信号端STV1则可以通过信号线直接与第一级移位寄存器单元连接，也即是与靠近驱动集成电路(Integrated circuit，IC)的移位寄存器单元连接，而无需在栅极驱动电路的侧边再额外布线，从而可以减小栅极驱动电路的布线空间。

还需要说明的是，参考图7，该栅极驱动电路可以与6个时钟信号端CLK1至CLK6相连，该6个时钟信号端可以两两分为一组，其中，CLK1与CLK4为一组，CLK2与CLK5为一组，CLK3与CLK6为一组。该移位寄存器包括的多个移位寄存器单元可以划分为多组，每组可以包括依次级联的三个移位寄存器单元，每组的三个移位寄存器单元可以依次与该三组时钟信号端连接，其中每个移位寄存器单元可以与一组时钟信号端连接。且每组移位寄存器中的第一个移位寄存器单元可以分别与CLK1与CLK4连接，每组中的第二个移位寄存器单元可以分别与CLK2与CLK5连接，每组中的第三个移位寄存器单元可以分别与CLK3与CLK6连接。

另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图7所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入模块、输出模块、复位模块和下拉模块；

所述输入模块分别与第一输入信号端、第二输入信号端和上拉节点连接，所述输入模块用于在来自所述第一输入信号端的第一输入信号的控制下，向所述上拉节点输入所述第一输入信号，以及在来自所述第二输入信号端的第二输入信号的控制下，向所述上拉节点输入所述第二输入信号，

其中，在正向扫描时，所述第一输入信号端与上一级移位寄存器单元的输出端连接，所述第二输入信号端与下一级移位寄存器单元的输出端连接；在反向扫描时，所述第一输入信号端与下一级移位寄存器单元的输出端连接，所述第二输入信号端与上一级移位寄存器单元的输出端连接，第一级移位寄存器单元的第一输入信号端直接与第一开启信号端连接，最后一级移位寄存器单元的第二输入信号端通过走线与第二开启信号端连接，且在所述第一开启信号端提供的第一开启信号的电位为第一电位时，所述第二开启信号端提供的第二开启信号的电位为第二电位，在所述第一开启信号的电位为第二电位时，所述第二开启信号的电位为第一电位，所述第一开启信号和所述第二开启信号用于控制扫描方向；

所述输出模块分别与第一时钟信号端、所述上拉节点和一个输出端连接，所述输出模块用于在所述上拉节点的控制下，向所述输出端输入来自所述第一时钟信号端的第一时钟信号；

所述复位模块分别与第二时钟信号端、所述上拉节点和下拉电源端连接，所述复位模块用于在来自所述第二时钟信号端的第二时钟信号的控制下，向所述上拉节点输入来自所述下拉电源端的下拉电源信号，其中，在所述第一时钟信号的电位为第一电位时，所述第二时钟信号的电位为第二电位，且在所述第二时钟信号的电位为第一电位时，所述第一时钟信号的电位为第二电位，所述下拉电源信号的电位为第二电位；

所述下拉模块分别与上拉电源端、所述下拉电源端、所述上拉节点和所述输出端连接，所述下拉模块用于在来自所述上拉电源端的上拉电源信号的控制下，向所述上拉节点和所述输出端分别输入所述下拉电源信号，所述上拉电源信号的电位持续为第一电位；

其中，所述输入模块，包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极和第一极与所述第一输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接；

所述第二晶体管的栅极和第一极与所述第二输入信号端连接，所述第二晶体管的第二极与所述上拉节点连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：第三晶体管；

所述第三晶体管的栅极与所述第二时钟信号端连接，所述第三晶体管的第一极与所述下拉电源端连接，所述第三晶体管的第二极与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：下拉控制子模块和下拉子模块；

所述下拉控制子模块分别与所述上拉电源端、所述下拉电源端、所述上拉节点以及所述下拉节点连接，用于在来自所述上拉电源端的上拉电源信号的控制下，向所述下拉节点输入来自所述上拉电源端的上拉电源信号；

所述下拉子模块分别与所述下拉电源端、所述上拉节点、所述下拉节点以及所述输出端连接，用于在来自所述下拉节点的控制下，向所述输出端和所述上拉节点输入来自所述下拉电源端的下拉电源信号。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制子模块包括：第四晶体管和第五晶体管；所述下拉子模块包括：第六晶体管和第七晶体管，所述第五晶体管的宽长比大于所述第四晶体管的宽长比；

所述第四晶体管的栅极和第一极与所述上拉电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述下拉电源端连接，所述第五晶体管的第二极与所述下拉节点连接；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述下拉电源端连接，所述第六晶体管的第二极与所述输出端连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述下拉电源端连接，所述第七晶体管的第二极与所述上拉节点连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第八晶体管和电容器；

所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与所述第一时钟信号端连接，所述第八晶体管的第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，所述电容器的另一端与所述输出端连接。

6.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第九晶体管；

所述第九晶体管的栅极与总复位信号端连接，所述第九晶体管的第一极与所述下拉电源端连接，所述第九晶体管的第二极与所述上拉节点连接；

在第一级移位寄存器单元对其上拉节点进行充电之前，所述总复位信号端输出的总复位信号的电位为第一电位。

7.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至6任一所述的移位寄存器单元，所述移位寄存器单元包括输入模块、输出模块、复位模块和下拉模块；所述方法包括：

输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，所述输入模块在所述第一输入信号的控制下，向上拉节点输入所述第一输入信号；

输出阶段，所述第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向输出端输入所述第一时钟信号；

复位阶段，第二时钟信号端输出的第二时钟信号的电位为第一电位，所述第一时钟信号的电位为第二电位，所述复位模块在所述第二时钟信号的控制下，向所述上拉节点输入来自下拉电源端的下拉电源信号，所述下拉电源信号的电位为第二电位；

下拉阶段，所述上拉节点的电位为第二电位，上拉电源端输出的上拉电源信号的电位为第一电位，所述下拉模块在所述上拉电源信号的控制下，分别向所述上拉节点和所述输出端输入所述下拉电源信号，所述上拉电源信号的电位为第一电位。

8.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至6任一所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的第二输入信号端，以及下一级移位寄存器单元的第一输入信号端连接。

9.一种显示装置，其特征在于，所述显示装置包括：如权利要求8所述的栅极驱动电路。

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