CN110189680B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括下拉控制电路和下拉电路，下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位。该下拉电路可以在降噪控制节点的控制下，对上拉节点降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。

移位寄存器单元主要包括：输入电路、输出电路、下拉控制电路和下拉电路。其中，输入电路用于对上拉节点充电，输出电路用于在上拉节点的控制下向输出端输出驱动信号，下拉控制电路用于控制下拉节点的电位。下拉电路用于在下拉节点的电位为有效电位时，对上拉节点和输出端进行降噪。

但是，下拉控制电路是在上拉节点的控制下对下拉节点降噪，在输出阶段，上拉节点的电位会因输出电路中的电容器的自举作用变得较高，因此可能导致下拉控制电路中的晶体管的阈值电压偏移较为严重。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中下拉控制电路中的晶体管的阈值电压偏移较为严重的问题，所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入电路、输出电路、下拉控制电路和下拉电路；

所述输入电路分别与输入信号端和上拉节点连接，所述输入电路用于响应于所述输入信号端提供的输入信号，控制所述上拉节点的电位；

所述输出电路分别与所述上拉节点、时钟信号端和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输出来自所述时钟信号端的时钟信号；

所述下拉控制电路分别与所述输入信号端、所述输出端和降噪控制节点连接，所述下拉控制电路用于响应于所述输入信号和所述输出端提供的输出信号，控制所述降噪控制节点的电位；

所述下拉电路分别与第一电源端、第二电源端、所述上拉节点、所述降噪控制节点和所述输出端连接，所述下拉电路用于响应于所述降噪控制节点的电位和所述第一电源端提供的第一电源信号，分别向所述上拉节点和所述输出端输出来自所述第二电源端的第二电源信号。

可选的，所述下拉控制电路包括：第一下拉控制子电路和第二下拉控制子电路；

所述第一下拉控制子电路分别与所述输入信号端和所述降噪控制节点连接，所述第一下拉控制子电路用于响应于所述输入信号，控制所述降噪控制节点的电位；

所述第二下拉控制子电路分别与所述输出端和所述降噪控制节点连接，所述第二下拉控制子电路用于响应于所述输出信号，控制所述降噪控制节点的电位。

可选的，所述第一下拉控制子电路包括：第一下拉控制晶体管；

所述第一下拉控制晶体管的栅极和第一极均与所述输入信号端连接，所述第一下拉控制晶体管的第二极与所述降噪控制节点连接。

可选的，所述第二下拉控制子电路包括：第二下拉控制晶体管；

所述第二下拉控制晶体管的栅极和第一极均与所述输出端连接，所述第二下拉控制晶体管的第二极与所述降噪控制节点连接。

可选的，所述下拉电路包括：第一控制子电路、第二控制子电路和下拉子电路；

所述第一控制子电路分别与所述第一电源端、所述第二电源端、下拉控制节点和所述降噪控制节点连接，所述第一控制子电路用于响应于所述第一电源信号，向所述下拉控制节点输出所述第一电源信号，以及用于响应于所述降噪控制节点的电位，向所述下拉控制节点输出所述第二电源信号；

所述第二控制子电路分别与所述第一电源端、所述第二电源端、所述下拉控制节点、下拉节点和所述降噪控制节点连接，所述第二控制子电路用于响应于所述下拉控制节点的电位，向所述下拉节点输出所述第一电源信号，以及用于响应于所述降噪控制节点的电位，向所述下拉节点输出所述第二电源信号；

所述下拉子电路分别与所述下拉节点、所述上拉节点、所述输出端和所述第二电源端连接，所述下拉子电路用于响应于所述下拉节点的电位，分别向所述上拉节点和所述输出端输出所述第二电源信号。

可选的，所述移位寄存器单元包括：两个所述第一控制子电路、两个所述第二控制子电路、两个所述下拉子电路、两个所述下拉控制节点和两个所述下拉节点；

其中，两个所述第一控制子电路与不同的第一电源端连接，两个所述第二控制子电路与不同的第一电源端连接。

可选的，所述移位寄存器单元还包括：复位电路；

所述复位电路分别与复位信号端、开启信号端、所述第二电源端和所述上拉节点连接，所述复位电路用于响应于所述复位信号端提供的复位信号和所述开启信号端提供的开启信号，向所述上拉节点输出所述第二电源信号。

另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述方面所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，控制上拉节点的电位为第一电位，下拉控制电路响应于所述输入信号，控制降噪控制节点的电位为第一电位；

输出阶段，所述上拉节点的电位为第一电位，输出电路响应于所述上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，所述下拉控制电路响应于所述输出端提供的输出信号，控制所述降噪控制节点的电位为第一电位；

下拉阶段，所述输入信号的电位和所述输出信号的电位均为第二电位，所述下拉控制电路响应于所述输入信号和所述输出信号，控制所述降噪控制节点的电位为第二电位，下拉电路响应于所述降噪控制节点的电位和第一电源端提供的第一电源信号，分别向所述上拉节点和所述输出端输出来自第二电源端的第二电源信号，所述第一电源信号的电位为第一电位，所述第二电源信号的电位为第二电位。

又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元。

再一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果至少可以包括：

综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括下拉控制电路和下拉电路，该下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位，该下拉电路可以在降噪控制节点的控制下，对上拉节点进行降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；

图6是本发明实施例提供的一种移位寄存器单元中各信号端的时序图；

图7是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极，或者将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

移位寄存器单元中的晶体管的材料一般为非晶硅(a-si)，由于a-si材料自身特性的原因，晶体管的阈值电压会随工作时长的增长发生偏移，偏移程度ΔVth可以表示为：

其中，Vg为晶体管的栅极偏置电压，Vth为晶体管的初始阈值电压，t为晶体管的工作时长，DC为输入至晶体管栅极的信号的占空比，τ、f和β均为晶体管的材料参数。根据上述公式可知，晶体管的阈值电压的偏移程度与晶体管的栅极偏置电压和时间等参数成正比，即时间越长，或者栅极偏置电压越大，晶体管的阈值电压偏移程度较为严重。并且，当晶体管的阈值电压偏移程度较大时，晶体管即无法按照正常时序开启或关断，而当移位寄存器单元中任一晶体管无法正常开启或关断时，移位寄存器单元即无法正常输出，此时，移位寄存器单元即达到其最大使用寿命。

由于相关技术中，下拉控制电路是在上拉节点的控制下，对上拉节点进行降噪，即下拉控制电路中对上拉节点进行降噪的晶体管的栅极与上拉节点连接。而由于上拉节点的电位在输出阶段会因电容器的自举作用成倍增加，因此会使得该晶体管的栅极偏置电压较大。根据上述偏移程度的计算公式可知，晶体管的阈值电压的偏移程度即会较为严重，进而即会导致移位寄存器单元的最大使用寿命较短。且当该晶体管无法正常开启或关断时，下拉节点的电位即会不受控制，此时，下拉电路可能会在下拉节点的控制下，一直对上拉节点进行降噪，导致输出电路无法正常输出，显示装置容易出现异常显示(abnormal display，AD)现象。

本发明实施例提供了一种移位寄存器单元，可以解决相关技术中移位寄存器单元包括的晶体管的阈值电压偏移较为严重，最大使用寿命较短的问题。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：输入电路10、输出电路20、下拉控制电路30和下拉电路40。

该输入电路10可以分别与输入信号端IN和上拉节点PU连接。该输入电路10可以响应于输入信号端IN提供的输入信号，控制上拉节点PU的电位。

示例的，该输入电路10可以在输入信号端IN提供的输入信号的电位为第一电位时，向上拉节点PU输出该处于第一电位的输入信号。在本发明实施例中，该第一电位可以为有效电位。

该输出电路20可以分别与上拉节点PU、时钟信号端CLK和输出端OUT连接。该输出电路20可以响应于上拉节点PU的电位，向输出端OUT输出来自时钟信号端CLK的时钟信号。

示例的，该输出电路20可以在上拉节点PU的电位为第一电位时，向输出端OUT输出来自时钟信号端CLK的时钟信号。

该下拉控制电路30可以分别与输入信号端IN、输出端OUT和降噪控制节点P1连接。该下拉控制电路30可以响应于输入信号和输出端OUT提供的输出信号，控制降噪控制节点P1的电位。

示例的，下拉控制电路30可以在输入信号的电位为第一电位，向降噪控制节点P1输出处于第一电位的输入信号。并且，可以在输出端OUT提供的输出信号的电位为第一电位时，向降噪控制节点P1输出处于第一电位的输出信号。

该下拉电路40可以分别与第一电源端VDD、第二电源端VSS、上拉节点PU、降噪控制节点P1和输出端OUT连接。该下拉电路40可以响应于降噪控制节点P1的电位和第一电源端VDD提供的第一电源信号，分别向上拉节点PU和输出端OUT输出来自第二电源端VSS的第二电源信号。

示例的，该下拉电路40可以在降噪控制节点P1的电位为第二电位，且第一电源端VDD提供的第一电源信号的电位为第一电位时，分别向上拉节点PU和输出端OUT输出来自第二电源端VSS的第二电源信号，该第二电源信号的电位可以为第二电位，该第二电位可以为无效电位，由此可以实现对上拉节点PU和输出端OUT的降噪。可选的，在本发明实施例中，该第二电位相对于第一电位可以为低电位。

由于该下拉电路40是在降噪控制节点P1的控制下对上拉节点PU和输出端OUT进行降噪，且由于下拉控制电路30是在输入信号和输出信号的控制下，控制降噪控制节点P1的电位，输入信号和输出信号的电位不会在输出阶段因输出电路20中的电容器的自举作用被拉高，因此可以减小下拉电路40中的晶体管的阈值电压偏移程度，进而可以延长晶体管的最大使用寿命。

示例的，在相同温度(如50℃)的环境下，对相关技术中和本发明实施例提供的移位寄存器单元进行最大使用寿命检测。相关技术中的移位寄存器单元的最大使用寿命为17000小时(hr)，而本发明实施例提供的移位寄存器单元的最大使用寿命可以达到34000hr。即本发明实施例提供的移位寄存器单元的最大使用寿命相对于相关技术中的移位寄存器单元的最大使用寿命延长了一倍。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括下拉控制电路和下拉电路，该下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位，该下拉电路可以在降噪控制节点的控制下，对上拉节点进行降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该下拉控制电路30可以包括：第一下拉控制子电路301和第二下拉控制子电路302。

该第一下拉控制子电路301可以分别与输入信号端IN和降噪控制节点P1连接。该第一下拉控制子电路301可以响应于输入信号，控制降噪控制节点P1的电位。

示例的，该第一下拉控制子电路301可以在输入信号的电位为第一电位时，向降噪控制节点P1输出该处于第一电位的输入信号。

可选的，该第一下拉控制子电路301还可以与用于提供第一电位的电源信号的电源端连接。相应的，该第一下拉控制子电路301可以在输入信号的电位为第一电位时，向降噪控制节点P1输出该电源端提供的第一电位的电源信号。

该第二下拉控制子电路302可以分别与输出端OUT和降噪控制节点P1连接。该第二下拉控制子电路302可以响应于输出信号，控制降噪控制节点P1的电位。

示例的，该第二下拉控制子电路302可以在输出信号的电位为第一电位时，向降噪控制节点P1输出该处于第一电位的输出信号。

可选的，该第二下拉控制子电路302还可以与用于提供第一电位的电源信号的电源端连接。相应的，该第二下拉控制子电路302可以在输出信号的电位为第一电位时，向降噪控制节点P1输出该电源端提供的第一电位的电源信号。

需要说明的是，参考图2，该输出端OUT可以包括第一输出端OUT1和第二输出端OUT2。该第一输出端OUT1可以与显示基板中的一条栅线连接，该第一输出端OUT1输出的输出信号可以作为栅极驱动信号提供给与其连接的一条栅线。该第二输出端OUT2可以与下一级移位寄存器单元的输入信号端IN连接，该第二输出端OUT2输出的输出信号可以作为输入信号提供给与其级联的移位寄存器单元，从而控制与其级联的移位寄存器单元工作。

可选的，参考图2，该第二下拉控制子电路302可以与第一输出端OUT1连接。或者，该第二下拉控制子电路302可以与第二输出端OUT2连接。

可选的，参考图2，该下拉电路40可以包括：第一控制子电路401、第二控制子电路402和下拉子电路403。

该第一控制子电路401可以分别与第一电源端VDD、第二电源端VSS、下拉控制节点PD_CN和降噪控制节点P1连接。该第一控制子电路401可以响应于第一电源信号，向下拉控制节点PD_CN输出第一电源信号，以及可以响应于降噪控制节点P1的电位，向下拉控制节点PD_CN输出第二电源信号。

示例的，第一控制子电路401可以在第一电源信号的电位为第一电位时，向下拉控制节点PD_CN输出该处于第一电位的第一电源信号。可以在降噪控制节点P1的电位为第一电位时，向下拉控制节点PD_CN输出第二电源信号。

第二控制子电路402可以分别与第一电源端VDD、第二电源端VSS、下拉控制节点PD_CN、下拉节点PD和降噪控制节点P1连接。第二控制子电路402可以响应于下拉控制节点PD_CN的电位，向下拉节点PD输出第一电源信号，以及可以响应于降噪控制节点P1的电位，向下拉节点PD输出第二电源信号。

示例的，该第二控制子电路402可以在下拉控制节点PD_CN的电位为第一电位时，向下拉节点PD输出第一电源信号，以及可以在降噪控制节点P1的电位为第一电位时，向下拉节点PD输出第二电源信号。

该下拉子电路403可以分别与下拉节点PD、上拉节点PU、输出端OUT和第二电源端VSS连接。该下拉子电路403可以响应于下拉节点PD的电位，分别向上拉节点PU和输出端OUT输出第二电源信号。

示例的，参考图2，该下拉子电路403可以与第一输出端OUT1和第二输出端OUT2连接，该下拉子电路403可以在下拉节点PD的电位为第一电位时，分别向上拉节点PU、第一输出端OUT1和第二输出端OUT2输出处于第二电位的第二电源信号。

需要说明的是，参考图2，该第二电源端VSS可以包括第一子电源端VSS1和第二子电源端VSS2，该第一子电源端VSS1提供的第一子电源信号的电位相对于第二子电源端VSS2提供的第二子电源信号的电位较小。该第一子控制电路401和第二子控制电路402可以均与第一子电源端VSS1连接，下拉子电路403可以与第一子电源端VSS1和第二子电源端VSS2连接，且该下拉子电路403可以在下拉节点PD的电位为第一电位时，向上拉节点PU和第二输出端OUT2输出第一子电源信号，以及向第一输出端OUT1输出第二子电源信号。

由于本发明实施例提供的下拉控制子电路30可以在输入信号的电位和输出信号的电位为第一电位时，即在输入电路10对上拉节点PU进行充电，以及输出电路20将上拉节点PU自举至较高电位时，控制降噪控制节点P1的电位为第一电位。且由于第一下拉控制子电路401是在降噪控制节点P1的电位为第一电位时，对下拉控制节点PD_CN进行降噪，第二下拉控制子电路402是在降噪控制节点P1的电位为第一电位时对下拉节点PD进行降噪。因此可以保证在对上拉节点PU进行充电时，下拉子电路403不会在下拉节点PD的控制下，对上拉节点PU和输出端OUT进行降噪。即可以在减小偏移程度严重性的前提下，保证上拉节点PU的电位不会受下拉节点PD和下拉控制节点PD_CN的影响。

图3是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图3所示，该移位寄存器单元可以包括：两个第一控制子电路401、两个第二控制子电路402、两个下拉子电路403、两个下拉控制节点PD_CN和两个下拉节点PD。

其中，两个第一控制子电路401可以与不同的第一电源端VDD连接，两个第二控制子电路402可以与不同的第一电源端VDD连接。

参考图3，该第一电源端VDD可以包括第三子电源端VDD1和第四子电源端VDD2，该第三子电源端VDD1提供的第三子电源信号的电位与该第四子电源端VDD2提供的第四子电源信号的电位可以互补。也即是，在第三子电源信号的电位为第一电位时，第四子电源信号的电位为第二电位；在第三子电源信号的电位为第二电位时，第四子电源信号的电位为第一电位。

参考图3，在该两个第一控制子电路401中，其中一个第一控制子电路401可以分别与第三子电源端VDD1、一个下拉控制节点PD_CN(如下拉控制节点PD1_CN)、第一子电源端VSS1和降噪控制节点P1连接。另一个第一控制子电路401可以分别与第四子电源端VDD2、另一个下拉控制节点PD_CN(如下拉控制节点PD2_CN)、第一子电源端VSS1和降噪控制节点P1连接。

在该两个第二控制子电路402中，其中一个第二控制子电路402可以分别与一个下拉控制节点PD_CN(如下拉控制节点PD1_CN)、第三子电源端VDD1、一个下拉节点PD(如下拉节点PD1)、第一子电源端VSS1和降噪控制节点P1连接；另一个第二控制子电路402可以分别与另一个下拉控制节点PD_CN(如下拉控制节点PD2_CN)、第四子电源端VDD2、另一个下拉节点PD(如下拉节点PD2)、第一子电源端VSS1和降噪控制节点P1连接。

在该两个下拉子电路403中，其中一个下拉子电路403可以分别与一个下拉节点PD(如下拉节点PD1)、第一子电源端VSS1、第二子电源端VSS2、上拉节点PU、第一输出端OUT1和第二输出端OUT2连接；另一个下拉子电路403可以分别与另一个下拉节点PD(如下拉节点PD2)、第一子电源端VSS1、第二子电源端VSS2、上拉节点PU、第一输出端OUT1和第二输出端OUT2连接。

其中，当第三子电源端VDD1提供的第三子电源信号的电位为第一电位时，第四子电源端VDD2提供的第四子电源信号的电位可以为第二电位。此时，两个第一控制子电路401和两个第二控制子电路402中，与该第三子电源端VDD1连接的一个第一控制子电路401，以及与该第三子电源端VDD1连接的一个第二控制子电路402可以处于工作状态。而与该第四子电源端VDD2连接的另一个第一控制子电路401，以及与该第四子电源端VDD2连接的另一个第二控制子电路402可以处于非工作状态。

当第四子电源端VDD2提供的第四子电源信号的电位为第一电位时，第三子电源端VDD1提供的第三子电源信号的电位可以为第二电位。此时，两个第一控制子电路401和两个第二控制子电路402中，与该第四子电源端VDD2连接的一个第一控制子电路401，以及与该第四子电源端VDD2连接的一个第二控制子电路402可以处于工作状态。而与该第三子电源端VDD1连接的另一个第一控制子电路401，以及与该第三子电源端VDD1连接的另一个第二控制子电路402可以处于非工作状态。

根据上述分析可知，通过设置输出信号的电位互补的第三子电源端VDD1和第四子电源端VDD2，可以减少第一控制子电路401和第二控制子电路402各自的工作时长，从而可以减小第一控制子电路401和第二控制子电路402中晶体管的阈值电压偏移程度，提高了移位寄存器单元工作的稳定性，进一步延长了移位寄存器单元的最大使用寿命。

可选的，参考图2和图3，该移位寄存器单元还可以包括：复位电路50。

该复位电路50可以分别与复位信号端RST、开启信号端STV、第二电源端VSS和上拉节点PU连接。该复位电路50可以响应于复位信号端RST提供的复位信号和开启信号端STV提供的开启信号，向上拉节点PU输出第二电源信号。

示例的，参考图2和图3，该复位电路50可以均与第一子电源端VSS1连接，该复位电路50可以在复位信号端RST提供的复位信号的电位为第一电位，和开启信号端STV提供的开启信号的电位为第一电位时，向上拉节点PU输出第二电源信号。

图4是本发明实施例提供的又一种移位寄存器单元的结构示意图。如图4所示，该第一下拉控制子电路301可以包括：第一下拉控制晶体管M1。

该第一下拉控制晶体管M1的栅极和第一极可以均与输入信号端IN连接，该第一下拉控制晶体管M1的第二极可以与降噪控制节点P1连接。

参考图4，该第二下拉控制子电路302可以包括：第二下拉控制晶体管M2。

该第二下拉控制晶体管M2的栅极和第一极可以均与输出端OUT连接，第二下拉控制晶体管M2的第二极与降噪控制节点P1连接。

例如，参考图4，该第二下拉控制晶体管M2的栅极和第一极可以均与第一输出端OUT1连接。或者，该第二下拉控制晶体管M2的栅极和第一极可以均与第二输出端OUT2连接。

可选的，参考图4，该输入电路10可以包括：输入晶体管K1。

该输入晶体管K1的栅极和第一极可以均与输入信号端IN连接，该输入晶体管K1的第二极可以与上拉节点PU连接。

参考图4，该输出电路20可以包括：第一输出晶体管O1、第二输出晶体管O2和电容器C1。

该第一输出晶体管O1和第二输出晶体管O2的栅极可以与上拉节点PU连接，该第一输出晶体管O1和第二输出晶体管O2的第一极可以与时钟信号端CLK连接，该第一输出晶体管O1的第二极可以与第一输出端OUT1连接，该第二输出晶体管O2的第二极可以与第二输出端OUT2连接。该电容器C1的一端可以与上拉节点PU连接，另一端可以与第一输出端OUT1连接。

可选的，参考图4，每个第一控制子电路401可以包括：第一晶体管T1和第二晶体管T2。

一个第一控制子电路401中的第一晶体管T1的栅极和第一极可以均与第三子电源端VDD1连接，第二极可以与一个下拉控制节点PD_CN(如PD1_CN)连接；第二晶体管T2的栅极可以与降噪控制节点P1连接，第一极可以与第一子电源端VSS1连接，第二极可以与一个下拉控制节点PD_CN连接。

另一个第一控制子电路401中的第一晶体管T1的栅极和第一极可以均与第四子电源端VDD2连接，第二极可以与另一个下拉控制节点PD_CN(如PD2_CN)连接；第二晶体管T2的栅极可以与降噪控制节点P1连接，第一极可以与第一子电源端VSS1连接，第二极可以与另一个下拉控制节点PD_CN连接。

可选的，参考图4，每个第二下拉控制子电路402可以包括：第三晶体管T3和第四晶体管T4。

一个第二下拉控制子电路402中的第三晶体管T3的栅极可以与一个下拉控制节点PD_CN(如PD1_CN)连接，第一极可以与第三子电源端VDD1连接，第二极可以与一个下拉节点PD(如PD1)连接；第四晶体管T4的栅极可以与降噪控制节点P1连接，第一极可以与第一子电源端VSS1连接，第二极可以与一个下拉节点PD连接。

另一个第二下拉控制子电路402中的第三晶体管T3的栅极可以与另一个下拉控制节点PD_CN(如PD2_CN)连接，第一极可以与第四子电源端VDD2连接，第二极可以与另一个下拉节点PD(如PD2)连接；第四晶体管T4的栅极可以与降噪控制节点P1连接，第一极可以与第一子电源端VSS1连接，第二极可以与另一个下拉节点PD连接。

可选的，参考图4，每个下拉子电路403可以包括：第五晶体管T5、第六晶体管T6和第七晶体管T7。

一个下拉子电路403中的第五晶体管T5的栅极可以与一个下拉节点PD(如PD1)连接，另一个下拉子电路403中的第五晶体管T5的栅极可以与另一个下拉节点PD(如PD2)连接，且每个下拉子电路403中的第五晶体管T5的第一极可以均与第一子电源端VSS1连接，第二极可以均与上拉节点PU连接。

一个下拉子电路403中的第六晶体管T6的栅极可以与一个下拉节点PD(如PD1)连接，另一个下拉子电路403中的第六晶体管T6的栅极可以与另一个下拉节点PD(如PD2)连接，且每个下拉子电路403中的第六晶体管T6的第一极可以均与第二子电源端VSS2连接，第二极可以均与第一输出端OUT1连接。

一个下拉子电路403中的第七晶体管T7的栅极可以与一个下拉节点PD(如PD1)连接，另一个下拉子电路403中的第七晶体管T7的栅极可以与另一个下拉节点PD(如PD2)连接，且每个下拉子电路403中的第七晶体管T7的第一极可以均与第一子电源端VSS1连接，第二极可以均与第二输出端OUT2连接。

可选的，参考图4，该复位电路50可以包括第一复位晶体管L1和第二复位晶体管L2。

该第一复位晶体管L1的栅极可以与复位信号端RST连接，该第二复位晶体管L2的栅极可以与开启信号端STV连接。该第一复位晶体管L1和第二复位晶体管L2的第一极可以均与第一子电源端VSS1连接，该第一复位晶体管L1和第二复位晶体管L2的第二极可以均与上拉节点PU连接。

需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位为高电位。

综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括下拉控制电路和下拉电路，该下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位，该下拉电路可以在降噪控制节点的控制下，对上拉节点进行降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

图5是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，该方法可以用于驱动如图1至图4任一所示的移位寄存器单元。如图5所示，该方法可以包括：

步骤501、输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于输入信号，控制上拉节点的电位为第一电位，下拉控制电路响应于输入信号，控制降噪控制节点的电位为第一电位。

示例的，在输入阶段，输入电路可以在输入信号的控制下，向上拉节点输出处于第一电位的输入信号，实现对上拉节点的充电。且与此同时，下拉控制电路可以在输入信号的控制下，向降噪控制节点输出处于第一电位的输入信号。

步骤502、输出阶段，上拉节点的电位为第一电位，输出电路响应于上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，下拉控制电路响应于输出端提供的输出信号，控制降噪控制节点的电位为第一电位。

示例的，在输出阶段，输出电路可以在上拉节点的控制下，向输出端输出处于第一电位的时钟信号，实现对一行像素的扫描。且与此同时，下拉控制电路可以在输出信号的控制下，向降噪控制节点输出处于第一电位的时钟信号。

步骤503、下拉阶段，输入信号的电位和输出信号的电位均为第二电位，下拉控制电路响应于该输入信号和输出信号，控制降噪控制节点的电位为第二电位，下拉电路响应于降噪控制节点的电位和第一电源端提供的第一电源信号，分别向上拉节点和输出端输出来自第二电源端的第二电源信号。

在本发明实施例中，第一电源信号的电位可以为第一电位，第二电源信号的电位可以为第二电位。

示例的，在输出阶段之后，时钟信号的电位跳变为第二电位，相应的，输出信号的电位即为第二电位，且在该下拉阶段，输出信号的电位也为第二电位。此时，下拉控制电路可以在该输入信号和输出信号的控制下，控制降噪控制节点的电位为第二电位。进而，下拉电路即可以在降噪控制节点的电位，以及第一电源端提供的处于第一电位的第一电源信号的控制下，分别向上拉节点和输出端输出处于第二电位的第二电源信号，从而实现对上拉节点和输出端的降噪。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。在输入阶段和输出阶段中，下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位。在下拉阶段中，下拉电路可以在降噪控制节点的控制下，对上拉节点进行降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

以图4所示的移位寄存器单元为例，并以移位寄存器单元中的各个晶体管为N型晶体管，在下述驱动周期内，第三子电源端VDD1提供的第三子电源信号的电位为第一电位，第四子电源端VDD2提供的第四子电源信号的电位为第二电位，且第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

示例的，如图6所示，在输入阶段t1中，输入信号端IN提供的输入信号的电位为第一电位，输入晶体管K1和第一下拉控制晶体管M1均开启。输入信号端IN可以通过该输入晶体管K1向上拉节点PU输出处于第一电位的输入信号，从而实现对上拉节点PU的预充电。并且，该输入信号端IN还可以通过该第一下拉控制晶体管M1向降噪控制节点P1输出处于第一电位的输入信号，两个第二晶体管T2和两个第四晶体管T4均开启。

相应的，在该输入阶段t1中，第一子电源端VSS1可以通过一个第二晶体管T2向下拉控制节点PD1_CN输出处于第二电位的第一子电源信号，可以通过另一个第二晶体管T2向下拉控制节点PD2_CN输出处于第二电位的第一子电源信号，可以通过一个第四晶体管T4向下拉节点PD1输出处于第二电位的第一子电源信号，以及可以通过另一个第四晶体管T4向下拉节点PD2输出处于第二电位的第一子电源信号，从而实现对两个下拉控制节点和两个下拉节点的降噪，相应的，两个第三晶体管T3、两个第五晶体管T5、两个第六晶体管T6和两个第七晶体管T7均关断。避免了第五晶体管T5向上拉节点PU输出处于第二电位的第一子电源信号，避免了第六晶体管T6向第一输出端OUT1输出处于第二电位的第一子电源信号，以及避免了第七晶体管T7向第二输出端OUT2输出处于第二电位的第一子电源信号，即保证了移位寄存器单元的工作可靠性。

如图6所示，在输出阶段t2中，输入信号端IN提供的输入信号的电位跳变为第二电位，输入晶体管K1关断。时钟信号端CLK提供的时钟信号的电位为第一电位，上拉节点PU的电位在电容器C1的自举作用下被进一步拉高，第一输出晶体管O1和第二输出晶体管O2均开启。时钟信号端CLK通过该第一输出晶体管O1向第一输出端OUT1输出处于第一电位的时钟信号，并通过该第二输出晶体管O2向第二输出端OUT2输出处于第一电位的时钟信号。由于该第一输出端OUT1与一条栅线连接，该第二输出端OUT2与下一级移位寄存器单元的输入信号端IN连接。故在该输出阶段t2中，该第一输出端OUT1可以将时钟信号输出至与其连接的一条栅线，进而为该栅线连接的像素提供栅极驱动信号。该第二输出端OUT2可以将时钟信号输出至下一级移位寄存器单元的输入信号端IN，进而驱动下一级移位寄存器单元工作。

并且，由于在该输出阶段t2中，时钟信号端CLK通过该第一输出晶体管O1向第一输出端OUT1输出处于第一电位的时钟信号，因此第二下拉控制晶体管M2开启。第一输出端OUT1可以通过该第二下拉控制晶体管M2向降噪控制节点P1输出处于第一电位的时钟信号，两个第二晶体管T2和两个第四晶体管T4均开启。同理，在该输出阶段t2中，第一子电源端VSS1可以通过一个第二晶体管T2向下拉控制节点PD1_CN输出处于第二电位的第一子电源信号，可以通过另一个第二晶体管T2向下拉控制节点PD2_CN输出处于第二电位的第一子电源信号，可以通过一个第四晶体管T4向下拉节点PD1输出处于第二电位的第一子电源信号，以及可以通过另一个第四晶体管T4向下拉节点PD2输出处于第二电位的第一子电源信号，从而实现对两个下拉控制节点和两个下拉节点的降噪，两个第三晶体管T3、两个第五晶体管T5、两个第六晶体管T6和两个第七晶体管T7均关断。避免了第五晶体管T5向上拉节点PU输出处于第二电位的第一子电源信号，避免了第六晶体管T6向第一输出端OUT1输出处于第二电位的第一子电源信号，以及避免了第七晶体管T7向第二输出端OUT2输出处于第二电位的第一子电源信号，即保证了移位寄存器单元的工作可靠性。

由于在输出阶段t2，上拉节点PU的电位可以在自举作用下增加一倍，例如，可能达到54伏特(V)。且由于相关技术中对下拉节点和下拉控制节点电位进行降噪的晶体管，即第二晶体管T2和第四晶体管T4的栅极是与上拉节点连接，因此第二晶体管T2和第四晶体管T4的阈值电压偏移程度即会较为严重。

而本发明实施例通过使用输入信号或输出信号控制第二晶体管T2和第四晶体管T4的栅极电位，该输入信号和输出信号的电位不会在自举作用下被拉高，因此可以相对于相关技术，可以使得第二晶体管T2和第四晶体管T4的栅极偏置电压减小至27V，进而即可以减小第二晶体管T2和第四晶体管T4的阈值电压偏移程度，延长移位寄存器单元的最大使用寿命。

如图6所示，在下拉阶段t3中，输入信号的电位和输出端提供的输出信号的电位为第二电位，第一下拉控制晶体管M1和第二下拉控制晶体管M2均关断。

由于在该驱动周期内，第三子电源端VDD1提供的第三子电源信号的电位为第一电位，第四子电源端VDD2提供的第四子电源信号的电位为第二电位。因此与第三子电源端VDD1连接的第一晶体管T1开启，该第三子电源端VDD1可以通过第一晶体管T1向下拉控制节点PD1_CN输出处于第一电位的第三子电源信号，与该下拉控制节点PD1_CN连接的第三晶体管T3开启。第三子电源端VDD1可以通过第一晶体管T1向下拉节点PD1输出处于第一电位的第三子电源信号。相应的，一个第五晶体管T5、一个第六晶体管T6和一个第七晶体管T7均开启。第一子电源端VSS1可以通过一个第五晶体管T5向上拉节点PU输出处于第二电位的第一子电源信号，以及通过一个第七晶体管T7向第二输出端OUT2输出处于第二电位的第二子电源信号。第二子电源端VSS2可以通过一个第六晶体管T6向第一输出端OUT1输出处于第二电位的第二子电源信号。从而实现对上拉节点PU、第一输出端OUT1和第二输出端OUT2的降噪。

需要说明的是，参考图6，在输入阶段t1之前还可以包括复位阶段t0，在该复位阶段t0中，开启信号端STV提供的开启信号的电位可以为第一电位，第二复位晶体管L2开启。第一子电源端VSS1可以通过该第二复位晶体管L2向上拉节点PU输出处于第二电位的第一子电源信号，实现对上拉节点PU的复位。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。在输入阶段和输出阶段中，下拉控制电路可以在输入信号端提供的输入信号和输出端提供的输出信号的控制下，控制降噪控制节点的电位。在下拉阶段中，下拉电路可以在降噪控制节点的控制下，对上拉节点进行降噪。由于输入信号端提供的输入信号的电位，以及输出端提供的输出信号的电位不会因为自举作用被拉高，因此相对于相关技术，该移位寄存器单元的下拉电路中的晶体管的阈值电压偏移程度较小，进而延长了移位寄存器单元的最大使用寿命。

图7是本发明实施例提供的一种栅极驱动电路的结构示意图。如图7所示，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元。例如，图7示出了级联的N个移位寄存器单元，N为大于2的整数。其中，每个移位寄存器单元可以为如图1至图4任一所示的移位寄存器单元。

参考图7可以看出，每一级移位寄存器单元的第一输出端OUT1可以与一条栅线连接(图7中未示出)，从而实现向栅线提供栅极信号的功能。每一级移位寄存器单元的第二输出端OUT2可以与下一级移位寄存器单元的输入信号端IN连接，从而实现栅极驱动电路的移位功能。例如，参考图7，第n级移位寄存器单元的第二输出端OUT2可以与第n+3级移位寄存器单元的输入信号端IN连接。

可选的，参考图7，第一级至第三级移位寄存器单元的输入信号端IN可以与开启信号端STV连接，每一级移位寄存器单元还可以与第一子电源端VSS1、第二子电源端VSS2、第三子电源端VDD1和第四子电源端VDD4。该栅极驱动电路可以设置有六个时钟信号端CLK1、CLK2、CLK3、CLK4、CLK5和CLK6，即该栅极驱动电路可以采用六相时钟。该栅极驱动电路包括的多个级联的移位寄存器单元中，每个移位寄存器单元可以与该六个时钟信号端中的一个时钟信号端连接。每相邻的六个移位寄存器单元可以与六个时钟信号端一一对应连接。

可选的，本发明实施例还提供一种显示装置，该显示装置可以包括如图7所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各电路和子电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的可选实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入电路、输出电路、下拉控制电路和下拉电路；

所述输入电路分别与输入信号端和上拉节点连接，所述输入电路用于响应于所述输入信号端提供的输入信号，控制所述上拉节点的电位；

所述输出电路分别与所述上拉节点、时钟信号端和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输出来自所述时钟信号端的时钟信号；

所述下拉控制电路分别与所述输入信号端、所述输出端和降噪控制节点连接，所述下拉控制电路用于响应于所述输入信号和所述输出端提供的输出信号，控制所述降噪控制节点的电位；

所述下拉电路分别与第一电源端、第二电源端、下拉节点、所述上拉节点、所述降噪控制节点和所述输出端连接，所述下拉电路用于响应于所述降噪控制节点的电位和所述第一电源端提供的第一电源信号，向所述下拉节点输出所述第一电源信号或输出来自所述第二电源端的第二电源信号，以及用于响应于所述下拉节点的电位，分别向所述上拉节点和所述输出端输出所述第二电源信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制电路包括：第一下拉控制子电路和第二下拉控制子电路；

所述第一下拉控制子电路分别与所述输入信号端和所述降噪控制节点连接，所述第一下拉控制子电路用于响应于所述输入信号，控制所述降噪控制节点的电位；

所述第二下拉控制子电路分别与所述输出端和所述降噪控制节点连接，所述第二下拉控制子电路用于响应于所述输出信号，控制所述降噪控制节点的电位。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括：第一下拉控制晶体管；

所述第一下拉控制晶体管的栅极和第一极均与所述输入信号端连接，所述第一下拉控制晶体管的第二极与所述降噪控制节点连接。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二下拉控制子电路包括：第二下拉控制晶体管；

所述第二下拉控制晶体管的栅极和第一极均与所述输出端连接，所述第二下拉控制晶体管的第二极与所述降噪控制节点连接。

5.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，所述下拉电路包括：第一控制子电路、第二控制子电路和下拉子电路；

所述第一控制子电路分别与所述第一电源端、所述第二电源端、下拉控制节点和所述降噪控制节点连接，所述第一控制子电路用于响应于所述第一电源信号，向所述下拉控制节点输出所述第一电源信号，以及用于响应于所述降噪控制节点的电位，向所述下拉控制节点输出所述第二电源信号；

所述第二控制子电路分别与所述第一电源端、所述第二电源端、所述下拉控制节点、所述下拉节点和所述降噪控制节点连接，所述第二控制子电路用于响应于所述下拉控制节点的电位，向所述下拉节点输出所述第一电源信号，以及用于响应于所述降噪控制节点的电位，向所述下拉节点输出所述第二电源信号；

所述下拉子电路分别与所述下拉节点、所述上拉节点、所述输出端和所述第二电源端连接，所述下拉子电路用于响应于所述下拉节点的电位，分别向所述上拉节点和所述输出端输出所述第二电源信号。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括：两个所述第一控制子电路、两个所述第二控制子电路、两个所述下拉子电路、两个所述下拉控制节点和两个所述下拉节点；

其中，两个所述第一控制子电路与不同的第一电源端连接，两个所述第二控制子电路与不同的第一电源端连接。

7.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：复位电路；

所述复位电路分别与复位信号端、开启信号端、所述第二电源端和所述上拉节点连接，所述复位电路用于响应于所述复位信号端提供的复位信号和所述开启信号端提供的开启信号，向所述上拉节点输出所述第二电源信号。

8.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至7任一所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，控制上拉节点的电位为第一电位，下拉控制电路响应于所述输入信号，控制降噪控制节点的电位为第一电位；

输出阶段，所述上拉节点的电位为第一电位，输出电路响应于所述上拉节点的电位，向输出端输出来自时钟信号端的时钟信号，所述下拉控制电路响应于所述输出端提供的输出信号，控制所述降噪控制节点的电位为第一电位；

下拉阶段，所述输入信号的电位和所述输出信号的电位均为第二电位，所述下拉控制电路响应于所述输入信号和所述输出信号，控制所述降噪控制节点的电位为第二电位，下拉电路响应于所述降噪控制节点的电位和第一电源端提供的第一电源信号，控制所述下拉节点的电位为第一电位，以及响应于所述下拉节点的电位，分别向所述上拉节点和所述输出端输出来自第二电源端的第二电源信号，所述第一电源信号的电位为第一电位，所述第二电源信号的电位为第二电位。

9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至7任一所述的移位寄存器单元。

10.一种显示装置，其特征在于，所述显示装置包括：如权利要求9所述的栅极驱动电路。

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