CN103035298A - 一种移位寄存器单元、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，涉及显示技术领域，可以改善下拉晶体管的栅极偏压，提高移位寄存器单元的稳定性。移位寄存器单元包括：第一上拉模块、第一扫描模块、控制模块、第一下拉模块和第二下拉模块。本发明实施例用于实现从上至下或从下至上的栅极驱动扫描。

Description

一种移位寄存器单元、栅极驱动电路及显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示器件。

背景技术

随着显示技术的发展，液晶显示器已广泛地应用于包括家庭、公共场所、办公场所以及个人电子产品等在内的各种显示领域。液晶显示面板主要包括由阵列基板和彩膜基板对盒形成的液晶盒、偏光片以及背光模组等组成。阵列基板上有大量栅极线和数据线交叠形成的TFT(Thin Film Transistor，薄膜晶体管)，栅极线控制着TFT的开关，当TFT开启时，像素电极通过数据线进行充电或者放电，控制着施加在液晶分子上的电压的大小，从而使得透过液晶分子的光能够显示不同的灰阶。对于栅极进行驱动的电路叫栅极驱动电路，栅极驱动电路顺序输出扫描信号给栅极线，而扫描信号的通常由移位寄存器来产生。由于人们对于显示器件有着不同的需求，有时需要显示器件能够实现逆向显示效果，这就要求作为栅极驱动的移位寄存器具有双向扫描功能。

现有的双向扫描移位寄存器单元的一般结构如图1所示。该结构中主要包括一个控制单元11，其内部包括移位寄存器的正向以及逆向扫描的具体设计；以及一个输出单元12。输出单元12主要由电位上拉晶体管Tpu以及电位下拉晶体管Tpd构成，它们的栅极分别连接到由控制单元11的控制节点PU、PD，Tpu的漏极连接到时钟信号CLK，Tpd的源极连接到低电平直流线VSS。控制单元11分别输入上级移位寄存器单元的输出信号Vouti-1以及时钟信号CLK。当Vouti-1输入时，控制单元11将使得节点PU进行充电，上拉晶体管Tpu开启，同时使得节点PD放电，下拉晶体管Tpd关断，当CLK信号处于高电平时，经过Tpu由输出端Vouti输出该高电平信号，当CLK信号处于低电平时，控制单元11将使得节点PU、PD放电，经过Tpd由输出端Vouti输出VSS低电平。

这样一种双向扫描移位寄存器单元的不足之处在于，下拉晶体管的阈值电压在直流偏压下也会产生漂移，这对移位寄存器单元的稳定性产生很大的影响，影响产品的质量。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，可以改善下拉晶体管的栅极偏压，提高移位寄存器单元的稳定性。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：第一上拉模块、第一扫描模块、控制模块、第一下拉模块和第二下拉模块；

所述第一上拉模块，连接第一时钟信号、第一控制节点和第一信号输出端，用于在所述第一扫描模块和所述第一时钟信号的控制下将所述第一信号输出端输出的信号上拉为高电平；

所述第一扫描模块，连接第一扫描信号、第二扫描信号、第一信号输入端、第二信号输入端和所述第一控制节点，用于在所述第一扫描信号和所述第二扫描信号的控制下确定扫描方向，根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述第一控制节点的电位；

所述控制模块，连接所述第一控制节点、第一交流信号、第二交流信号、所述第一下拉模块、所述第二下拉模块和电压端，用于根据所述第一交流信号和所述第二交流信号控制所述第一下拉模块和所述第二下拉模块；

所述第一下拉模块和所述第二下拉模块还连接所述第一控制节点、所述第一信号输出端和所述电压端，用于在所述第一交流信号和所述第二交流信号的控制下对所述第一信号输出端输出的信号进行轮流下拉。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的上一级移位寄存器单元的复位端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一级移位寄存器单元的信号输入端。

本发明实施例的又一方面，提供一种显示器件，包括如上所述的栅极驱动电路。

本发明实施例提供的移位寄存器单元、栅极驱动电路及显示器件，实现了在相邻的两帧时间，通过两个交流信号控制第一下拉模块和第二下拉模块轮流工作的目的。这样一来，有效降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种双向扫描移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的电路连接示意图；

图4为本发明实施例提供的另一移位寄存器单元的结构示意图；

图5为本发明实施例提供的另一移位寄存器单元的电路连接示意图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图；

图7为本发明实施例提供的移位寄存器单元在进行正向扫描时各个信号的时序波形图；

图8为本发明实施例提供的移位寄存器单元在进行逆向扫描时各个信号的时序波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为里进行说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

本发明实施例提供的移位寄存器单元，如图2所示，包括：第一上拉模块21、第一扫描模块22、控制模块23、第一下拉模块24和第二下拉模块25。

其中，第一上拉模块21，连接第一时钟信号CLKA、第一控制节点PU1和第一信号输出端OUTPUT1，用于在第一扫描模块22和第一时钟信号CLKA的控制下将第一信号输出端OUTPUT1输出的信号上拉为高电平。

第一扫描模块22，连接第一扫描信号V_F、第二扫描信号V_R、第一信号输入端INPUT1、第二信号输入端INPUT2和第一控制节点PU1，用于在第一扫描信号V_F和第二扫描信号V_R的控制下确定扫描方向，根据第一信号输入端INPUT1和第二信号输入端INPUT2输入的信号控制第一控制节点PU1的电位。

控制模块23，连接第一控制节点PU1、第一交流信号Vac1、第二交流信号Vac2、第一下拉模块24、第二下拉模块25和电压端VSS，用于根据第一交流信号Vac1和第二交流信号Vac2控制第一下拉模块24和第二下拉模块25。

第一下拉模块24和第二下拉模块25还连接第一控制节点PU1、第一信号输出端OUTPUT1和电压端VSS，用于在第一交流信号Vac1和第二交流信号Vac2的控制下对第一信号输出端OUTPUT1输出的信号进行轮流下拉。

本发明实施例提供的移位寄存器单元，实现了在相邻的两帧时间，通过两个交流信号控制第一下拉模块和第二下拉模块轮流工作的目的。这样一来，有效降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

需要说明的是，电压端VSS可以为接地端，或电压端VSS输入低电平。第一控制节点PU1可以用于控制第一上拉模块的开启或关闭。

进一步地，如图3所示，在本发明实施例提供的移位寄存器中，第一上拉模块21可以包括：

第一晶体管T1，其源极连接第一信号输出端OUTPUT1，栅极连接第一控制节点PU1，漏极连接第一时钟信号CLKA。

在本发明实施例中，第一上拉模块21的作用是在第一控制节点PU1的控制下，且第一时钟信号CLKA为高电平的时钟周期内，使得第一信号输出端OUTPUT1输出栅极驱动的高电平信号。

进一步地，第一扫描模块22可以包括：

第二晶体管T2，其源极连接第一控制节点PU1，栅极连接第一信号输入端INPUT1，漏极连接第一扫描信号V_F。

第三晶体管T3，其源极连接第一控制节点PU1，栅极连接第二信号输入端INPUT2，漏极连接第二扫描信号V_R。

第一扫描模块22可以根据第一扫描信号V_F和第二扫描信号V_R高低电位的变化控制扫描方向。例如，当第一扫描信号V_F为高电平，第二扫描信号V_R为低电平时时，栅极驱动电路可以实现自上至下的正向扫描；当第一扫描信号V_F为低电平，第二扫描信号V_R为高电平时时，栅极驱动电路可以实现自下至上的逆向扫描。

进一步地，控制模块23可以包括：

第四晶体管T4，其源极与电压端VSS相连接，漏极与第六晶体管T6的源极相连接，栅极连接第一控制节点PU1。

第五晶体管T5，其源极与第六晶体管T6的栅极相连接，栅极与漏极均连接第一交流信号VAC1。

第六晶体管T6，其漏极连接第一交流信号VAC1。

第七晶体管T7，其源极与第八晶体管T8的栅极相连接，栅极与漏极均连接第二交流信号VAC2。

第八晶体管T8，其漏极连接第二交流信号VAC2。

第九晶体管T9，其源极连接电压端VSS，栅极连接第一控制节点PU1，漏极与第六晶体管T6的栅极相连接。

第十晶体管T10，其源极连接电压端VSS，栅极连接第一控制节点PU1，漏极与第八晶体管T8的栅极相连接。

优选的，控制模块23还可以包括：

第十一晶体管T11，其源极连接第十二晶体管T12的栅极，栅极连接第一信号输入端INPUT1，漏极连接第一控制节点PU1。

以及第十二晶体管T12，其源极与电压端VSS相连接，漏极与第六晶体管T6的源极相连接。

其中，第十二晶体管T12与第四晶体管T4为对称结构，通过第十一晶体管T11和第十二晶体管T12可以进一步提高电路的稳定性。

进一步地，第一下拉模块24可以包括：

第十三晶体管T13和第十四晶体管T14，其栅极均与第六晶体管T6的源极相连接，漏极均与电压端VSS相连接，第十三晶体管T13的源极连接第一控制节点PU1，第十四晶体管T14的源极连接第一信号输出端OUTPUT1。

第二下拉模块25可以包括：

第十五晶体管T15和第十六晶体管T16，其栅极均与第八晶体管T8的源极相连接，漏极均与电压端VSS相连接，第十五晶体管T15的源极连接第一控制节点PU1，第十六晶体管T16的源极连接第一信号输出端OUTPUT1。

其中，第十三晶体管T13和第十五晶体管T15为对称的晶体管设计，第十四晶体管T14和第十六晶体管T16同样为对称的晶体管设计，采用这样两组对称的晶体管设计是为了当第一交流信号Vac1或者第二交流信号Vac2为高电平，且第一控制节点PU1为低电平时，对第一信号输出端OUTPUT1以及第一控制节点PU1进行放电。

上述结构的移位寄存器单元，实现了在相邻的两帧时间，通过两个交流信号控制第一下拉模块和第二下拉模块轮流工作的目的。从而有效降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

在上述移位寄存器单元的基础上，本发明实施例还提供一种移位寄存器单元，如图4所示，还包括：

第二上拉模块41、第二扫描模块42、第三下拉模块43和第四下拉模块44。

其中，第二上拉模块41，连接第二时钟信号CLKB、第二控制节点PU2和第二信号输出端OUTPUT2，用于在第二扫描模块42和第二时钟信号CLKB的控制下将第二信号输出端OUTPUT2输出的信号上拉为高电平。

第二扫描模块42，连接第一扫描信号V_F、第二扫描信号V_R、第三信号输入端INPUT3、第四信号输入端INPUT4和第二控制节点PU2，用于在第一扫描信号V_F和第二扫描信号V_R的控制下确定扫描方向，根据第三信号输入端INPUT3和第四信号输入端INPUT4输入的信号控制第二控制节点PU2的电位。

控制模块23，还连接第二控制节点PU2、第三下拉模块43、和第四下拉模块44，用于根据第一交流信号Vac1和第二交流信号Vac2控制第三下拉模块43和第四下拉模块44。

第三下拉模块43和第四下拉模块44还连接第二控制节点PU2、第二信号输出端OUTPUT2和电压端VSS，用于在第一交流信号Vac1和第二交流信号Vac2的控制下对第二信号输出端OUTPUT2输出的信号进行轮流下拉。

与图2所示的移位寄存器单元相比，这样一种移位寄存器单元具有四个信号输入端与两个信号输出端，从而可以实现在相邻的两帧时间，通过两个交流信号分别控制第一下拉模块和第二下拉模块对第一信号输出端进行轮流下拉，第三下拉模块和第四下拉模块对第二信号输出端进行轮流下拉。在降低移位寄存器单元中下拉模块的栅极偏压，提高移位寄存器单元的稳定性的同时，实现了一个使用移位寄存器单元输出相邻两行的栅极驱动信号，显著提高了移位寄存器单元的利用率，降低了移位寄存器单元的使用个数。

需要说明的是，第二控制节点PU2可以用于控制第二上拉模块的开启或关闭。

进一步地，如图5所示，本发明实施例提供的移位寄存器可以基于图3所示的移位寄存器单元。其中，第二上拉模块41可以包括：

第十七晶体管T17，其源极连接第二信号输出端OUTPUT2，栅极连接第二控制节点PU2，漏极连接第二时钟信号CLKB。

在本发明实施例中，第二上拉模块41的作用是在第一控制节点PU2的控制下，且第二时钟信号CLKB为高电平的时钟周期内，使得第二信号输出端OUTPUT2输出栅极驱动的高电平信号。

进一步地，第二扫描模块42可以包括：

第十八晶体管T18，其源极连接第二控制节点PU2，栅极连接第三信号输入端INPUT3，漏极连接第一扫描信号V_F。

第十九晶体管T19，其源极连接第二控制节点PU2，栅极连接第四信号输入端INPUT4，漏极连接第二扫描信号V_R。

进一步地，在图3所示的控制模块23的基础上，该控制模块23还可以包括：

第二十晶体管T20，其源极与电压端VSS相连接，漏极与第八晶体管T8的源极相连接，其栅极连接第二控制节点PU2。

第二十一晶体管T21，其源极连接电压端VSS，栅极连接第二控制节点PU2，漏极与第六晶体管T6的栅极相连接。

第二十二晶体管T22，其源极连接电压端VSS，栅极连接第二控制节点PU2，漏极与第八晶体管T8的栅极相连接。

优选的，控制模块23还可以进一步包括：

第二十三晶体管T23，其源极连接第二十四晶体管T24的栅极，栅极连接第三信号输入端INPUT3，漏极连接第二控制节点PU2。

第二十四晶体管T24，其源极与电压端VSS相连接，漏极与第八晶体管T8的源极相连接。

其中，第二十四晶体管T24与第二十晶体管T20为对称结构，通过第二十三晶体管T23和第二十四晶体管T24可以进一步提高电路的稳定性。

需要说明的是，控制模块23的其余结构可以参照图3所示的移位寄存器单元中的控制模块23，此处不做赘述。

进一步地，第三下拉模块43可以包括：

第二十五晶体管T25和第二十六晶体管T26，其栅极均与第六晶体管T6的源极相连接，漏极均与电压端VSS相连接，第二十五晶体管T25的源极连接第二控制节点PU2，第二十六晶体管T26的源极连接第二信号输出端OUTPUT2。

第四下拉模块44包括：

第二十七晶体管T27和第二十八晶体管T28，其栅极均与第八晶体管T8的源极相连接，漏极均与电压端VSS相连接，第二十七晶体管T27的源极连接第二控制节点PU2，第二十八晶体管T28的源极连接第二信号输出端OUTPUT2。

其中，第二十五晶体管T25和第二十七晶体管T27为对称的晶体管设计，第二十六晶体管T26和第二十八晶体管T28同样为对称的晶体管设计，采用这样两组对称的晶体管设计是为了当第一交流信号Vac1或者第二交流信号Vac2为高电平，且第二控制节点PU2为低电平时，对第二信号输出端OUTPUT2以及第二控制节点PU2进行放电。

上述结构的移位寄存器单元具有四个信号输入端与两个信号输出端，从而可以实现在相邻的两帧时间，通过两个交流信号分别控制第一下拉模块和第二下拉模块对第一信号输出端进行轮流下拉，第三下拉模块和第四下拉模块对第二信号输出端进行轮流下拉。在降低移位寄存器单元中下拉模块的栅极偏压，提高移位寄存器单元的稳定性的同时，实现了一个使用移位寄存器单元输出相邻两行的栅极驱动信号，显著提高了移位寄存器单元的利用率，降低了移位寄存器单元的使用个数。

本发明实施例提供的栅极驱动电路，如图6所示，包括多级如上所述的移位寄存器单元。其中，每一级移位寄存器单元SR的输出端OUTPUT输出用于开启栅极线上TFT的行扫描信号Vout。

优选的，第一级移位寄存器单元SR0和最后一级移位寄存器单元SRn+1外，其余的移位寄存器单元的输出端OUTPUT输出用于开启栅极线上TFT的行扫描信号Vout。

除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的信号输出端OUTPUT连接与其相邻的上一级移位寄存器单元的复位端。其中，在如图3所示的移位寄存器单元中，INPUT2端为本级移位寄存器单元的复位端；在如图5所示的移位寄存器单元中，INPUT2端以及INPUT4端均为本级移位寄存器单元的复位端。

除最后一级移位寄存器单元SRn+1外，其余每个移位寄存器单元的信号输出端OUTPUT连接与其相邻的下一级移位寄存器单元的信号输入端。其中，在如图3所示的移位寄存器单元中，INPUT1端为本级移位寄存器单元的信号输入端；在如图5所示的移位寄存器单元中，INPUT4端以及INPUT6端均为本级移位寄存器单元的信号输入端。

本发明实施例提供的栅极驱动电路，包括多级移位寄存器单元，该移位寄存器单元可以实现在相邻的两帧时间，通过两个交流信号控制第一下拉模块和第二下拉模块轮流工作的目的。这样一来，有效降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

进一步地，在如图6所示的栅极驱动电路中，第一级移位寄存器单元SR0和最后一级移位寄存器单元SRn+1均可以采用如图3所示的移位寄存器单元，其余移位寄存器单元则均可以采用如图5所示的移位寄存器单元。

除第一级移位寄存器单元SR0和最后一级移位寄存器单元SRn+1外，其余每个移位寄存器单元的第一信号输出端OUTPUT1连接与其相邻的上一级移位寄存器单元的第二信号输入端INPUT2，第二信号输出端OUTPUT2连接与其相邻的上一级移位寄存器单元的第四信号输入端INPUT4。

除第一级移位寄存器单元SR0和最后一级移位寄存器单元SRn+1外，其余每个移位寄存器单元的第一信号输出端OUTPUT1连接与其相邻的下一级移位寄存器单元的第一信号输入端INPUT1，第二信号输出端OUTPUT2连接与其相邻的下一级移位寄存器单元的第三信号输入端INPUT3。

其中，第一级移位寄存器单元SR0的第一信号输入端INPUT1输入帧起始信号STV；最后一级移位寄存器单元SRn+1的第二信号输入端同样输入帧起始信号STV。

需要说明的是，在本发明实施例所提供的栅极驱动电路中，采用四组时钟信号，即CLK1-CLK4。其中，输入第一级移位寄存器单元SR0的时钟信号为CLK1，输入最后一级移位寄存器单元SRn+1的时钟信号为CLK4，其余的移位寄存器单元与其上下级移位寄存器单元输入的时钟信号不同。例如，位于偶数行的移位寄存器单元SR2n分别输入时钟信号CLK1和CLK2，位于奇数行的移位寄存器单元SR2n-1分别输入时钟信号CLK3和CLK4。时钟信号线的增加可以降低时钟信号的频率，从而达到降低功耗的目的。

图7为本发明实施例提供的移位寄存器单元在进行正向扫描时各个信号的时序波形图。在该图中，扫描时间段近似2帧扫描时间间隔，其中，分别包括帧起始信号STV、时钟信号CLK1-CLK4、第一交流信号Vac1、第二交流信号Vac2、电压VSS、第一扫描信号V_F、第二扫描信号V_R以及对应的前5个输出端输出的信号Vout0、Vout1-Vout4的信号的时序波形。其中假设了STV的一个脉冲宽度是1H，CLK1-CLK4的一个脉冲宽度是2H，相邻的CLK信号的波峰交叠1H时间间隔，其中用圆形的虚线标明的DCLK脉冲，是叠加在CLK1和CLK4上的虚设CLK，该虚设CLK的设置是为了第一级移位寄存器单元SR0以及最后一级移位寄存器单元SR2n+1的CLK输入。

需要说明的是，在本发明实施例中，是以STV的一个脉冲宽度是1H，且CLK1-CLK4的一个脉冲宽度是2H为例进行的说明，可以想到，同样可以采用STV与CLK1-CLK4的一个脉冲宽度均为1H的方波脉冲，对本发明实施例对此并不做限制。采用这样一种如图7所示宽度的方波脉冲，可以实现在本级输出信号为高电平的后半段时间对下级移位寄存器单元进行预充电，有效提高了移位寄存器单元输出的稳定性。

下面结合图7，对本发明实施例提供的栅极驱动电路的工作过程进行详细描述。如图7所示，在正向扫描时，扫描信号V_F、V_R分别设置为高、低电平，交流信号Vac1在前一帧为高电平，在后一帧为低电平，Vac2与Vac1的电平恰好相反。在Ts的前一个时间段，STV为高电平，这时移位寄存器单元SR0的晶体管T2开启，SR0的结构如图3所示，节点PU1充电，晶体管T1、T4、T9、T10、T11以及T12开启，因此晶体管T6、T8的源极均置为低电平，使得晶体管T13、T14、T15和T16均关断。

在Ts时间段，时钟信号CLK1输入SR0的CLKA端，叠加在CLK1上的DCLK为高电平，由SR0的晶体管T1上拉输出高电平Vout0。该Vout0同时输入到第一级移位寄存器单元SR1的奇数级和偶数级中的晶体管T2和T18的栅极，使得晶体管T2和T18开启，其中SR1的结构如图5所示如图，从而使得SR1中的节点PU1和PU2进行充电，同时SR1中晶体管T1、T4、T9、T10、T11、T12、T17、T20、T21、T22、T23和T24开启，晶体管T8和T 10的源极置为低电平，因此，晶体管T13、T14、T15、T16、T25、T26、T27和T28均关断。

在T0时间段，输入SR1的CLKA端的时钟信号CLK3为高电平，此时第一级移位寄存器单元SR1中的晶体管T1上拉输出高电平Vout1，该Vout1会输入到SR0中的晶体管T3的栅极，使得T3开启，从而使得该SR0中的PU1节点放电至低电平V_R，Vout1也同时输入到第二级移位寄存器SR2中的奇数级，使得SR2中的晶体管T2开启，对SR2中节点PU1进行充电。

在T1时间段，输入SR1的CLKB端的时钟信号CLK4为高电平，由前面知道，第一级移位寄存器单元SR1中偶数级中的晶体管T17开启，因此，由SR1的晶体管T17输出该高电平至Vout2，该高电平会输入到第二级移位寄存器SR2的偶数级中的晶体管T18的栅极，使得T18开启，因此，SR2中的偶数级中的节点PU2进行充电，T17开启。

在T2时间段，输入SR2的CLKA端的时钟信号CLK2为高电平，由前面知道，第二级移位寄存器单元SR2中的奇数级中的晶体管T1开启，因此，高电平会由晶体管T1输出到Vout3，该高电平一方面会输入到SR1中的晶体管T3的栅极，使得SR1中的节点PU1放电至低电平V_R，另一方面，该高电平会输入到第三级移位寄存器单元SR3中的奇数级的晶体管T2的栅极，使得SR3中的节点PU1充电，晶体管T1开启，同时，Vout2继续输出高电平。在T2时间段，由于交流信号Vac1为高电平，因此，该高电平会经由SR0以及SR1中的晶体管T5和T6，从T6的源极输出，SR0中的晶体管T13、T14、T15和T16以及SR1中的晶体管T13、T14、T25和T26开启，使得对输出端Vout0、Vout1、Vout2以及对应的SR0的节点PU1，SR1的节点PU1和PU2放电至低电平VSS。

在T3时间段，输入SR2的CLKB端的时钟信号CLK1变为高电平，由前面知道，第二级移位寄存器单元SR2中的偶数级的晶体管T17开启，因此，高电平会由T 17输出到Vout4，同时，Vout3继续输出CLK2的高电平。这时，Vout4的高电平，一方面输入到SR1中的晶体管T 19的栅极，使得SR1中的节点PU2放电至低电平V_R，另一方面输入到第三级移位寄存器单元SR3中偶数级的晶体管T18的栅极，使得SR3中的节点PU2充电，晶体管T17开启。同时，Vout3继续输出CLK2的高电平。在T4时间段，Vout4继续输出CLK1的高电平。

在后续的时间段，第二级SR2中的奇、偶数级中的节点PU1、PU2均被放电至低电平，这时，由于交流信号Vac1为高电平，其高电平会经由晶体管T5和T6，并由晶体管T8的源极输出，因此SR2中的晶体管T13、T14、T25和T26均开启，从而使得输出端Vout3、Vout4以及节点PU1、PU2放电至低电平VSS。在后续时间段，其发生的过程类似从T0-T4的过程。

在一帧快要结束前的一个时间段，如图7所示，叠加在CLK4上的虚设脉冲DCLK输入到最后一级移位寄存器单元SRn+1的晶体管T1的漏极，并且由T1输出到Vout(2n+1)，该最后一级移位寄存器单元SR2n+1的结构可以参照图3所示，该高电平会输入到SRn中的晶体管T3以及T19，使得SRn中的节点PU1、PU2放电至电平V_R。

在下一帧时间，交流信号Vac1变为低电平，Vac2变为高电平，其他信号均与前一帧的信号相同。相对前一帧，交流信号Vac1和Vac2变为相反的电平信号，这使得在后续放电时间，由于Vac2为高电平，对于除最后一级移位寄存器单元外的其他移位寄存器单元，该高电平会经由晶体管T7和T8，并由T8的源极输出，因此，晶体管T15、T16、T27以及T28均开启，这使得SR0的节点PU1以及除最后一级的其余移位寄存器单元的节点PU1、PU2以及输出端Vout0、Vout(2n-1)、Vout(2n)均放电至低电平VSS。同时，由于前一级对后一级的充电使得SR0中的晶体管T13和T14以及除最后一级的其余移位寄存器单元的晶体管T13、T14、T25和T26均放电至低电平Vac2，从而使得这些TFT均关断。因此，这样就实现了在相邻的2帧时间，除最后一级的其余移位寄存器单元的两组下拉模块以及SR0的两组下拉模块轮流工作的目的。这样就降低了下拉TFT的栅极偏压，提高了移位寄存器的稳定性。

图8为本发明实施例提供的移位寄存器单元在进行逆向扫描时各个信号的时序波形图。类似于图7，其给出的扫描时间段也近似2帧的扫描时间间隔。其整体的扫描过程也与图7相似，所不同的是，在逆向扫描过程中，V_F是低电平，V_R为高电平，高电平的输出端依次为Vout(2n+1)，Vout(2n)，Vout(2n-1)，Vout(2n-2)...此外，下一级的高电平输入到上一级，该高电平会输入到上一级的晶体管T3或者T19，经由T3或者T19，由最后一级移位寄存器单元SRn+1的节点PU1以及除第一级外的其余移位寄存器单元的节点PU1和PU2输入高电平V_R。在后续放电过程中，由最后一级移位寄存器单元SRn+1的晶体管T13、T14、T15和T16以及第一级外的其余移位寄存器单元的晶体管T13、T14、T15、T16和T25、T26、T27、T28也实现轮流工作。

根据对图7以及图8的时序分析可以知道，本发明实施例提供的栅极驱动电路能够实现双向扫描功能，相对一般的移位寄存器连接，增加了时钟控制信号以及两个交流信号，通过对移位寄存器单元以及第一级移位寄存器单元SR0和最后一级移位寄存器单元SRn+1内的电路重新设计，使得移位寄存器单元的两组下拉模块在进行正向或者逆向的扫描过程中，根据Vac1或Vac2的电平变化，在相邻的2帧时间里轮流放电，从而降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

本发明实施例还提供一种显示器件，包括如上所述的栅极驱动电路。

本发明实施例提供的显示器件，包括栅极驱动电路，该栅极驱动电路又包括多级移位寄存器单元，该移位寄存器单元可以实现在相邻的两帧时间，通过两个交流信号控制第一下拉模块和第二下拉模块轮流工作的目的。这样一来，有效降低了移位寄存器单元中下拉模块的栅极偏压，提高了移位寄存器单元的稳定性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括：第一上拉模块、第一扫描模块、控制模块、第一下拉模块和第二下拉模块；

所述第一上拉模块，连接第一时钟信号、第一控制节点和第一信号输出端，用于在所述第一扫描模块和所述第一时钟信号的控制下将所述第一信号输出端输出的信号上拉为高电平；

所述第一扫描模块，连接第一扫描信号、第二扫描信号、第一信号输入端、第二信号输入端和所述第一控制节点，用于在所述第一扫描信号和所述第二扫描信号的控制下确定扫描方向，根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述第一控制节点的电位；

所述控制模块，连接所述第一控制节点、第一交流信号、第二交流信号、所述第一下拉模块、所述第二下拉模块和电压端，用于根据所述第一交流信号和所述第二交流信号控制所述第一下拉模块和所述第二下拉模块；

所述第一下拉模块和所述第二下拉模块还连接所述第一控制节点、所述第一信号输出端和所述电压端，用于在所述第一交流信号和所述第二交流信号的控制下对所述第一信号输出端输出的信号进行轮流下拉。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉模块包括：

第一晶体管，其源极连接所述第一信号输出端，栅极连接所述第一控制节点，漏极连接所述第一时钟信号。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一扫描模块包括：

第二晶体管，其源极连接所述第一控制节点，栅极连接所述第一信号输入端，漏极连接所述第一扫描信号；

第三晶体管，其源极连接所述第一控制节点，栅极连接所述第二信号输入端，漏极连接所述第二扫描信号。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块包括：

第四晶体管，其源极与所述电压端相连接，漏极与第六晶体管的源极相连接，栅极连接所述第一控制节点；

第五晶体管，其源极与所述第六晶体管的栅极相连接，栅极与漏极均连接所述第一交流信号；

第六晶体管，其漏极连接所述第一交流信号；

第七晶体管，其源极与第八晶体管的栅极相连接，栅极与漏极均连接所述第二交流信号；

第八晶体管，其漏极连接所述第二交流信号；

第九晶体管，其源极连接所述电压端，栅极连接所述第一控制节点，漏极与所述第六晶体管的栅极相连接；

第十晶体管，其源极连接所述电压端，栅极连接所述第一控制节点，漏极与所述第八晶体管的栅极相连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述控制模块还包括：

第十一晶体管，其源极连接第十二晶体管的栅极，栅极连接所述第一信号输入端，漏极连接所述第一控制节点；

第十二晶体管，其源极与所述电压端相连接，漏极与所述第六晶体管的源极相连接。

6.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉模块包括：

第十三晶体管和第十四晶体管，其栅极均与所述第六晶体管的源极相连接，漏极均与所述电压端相连接，所述第十三晶体管的源极连接所述第一控制节点，所述第十四晶体管的源极连接所述第一信号输出端；

所述第二下拉模块包括：

第十五晶体管和第十六晶体管，其栅极均与所述第八晶体管的源极相连接，漏极均与所述电压端相连接，所述第十五晶体管的源极连接所述第一控制节点，所述第十六晶体管的源极连接所述第一信号输出端。

7.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二上拉模块、第二扫描模块、第三下拉模块和第四下拉模块；

所述第二上拉模块，连接第二时钟信号、第二控制节点和第二信号输出端，用于在所述第二扫描模块和所述第二时钟信号的控制下将所述第二信号输出端输出的信号上拉为高电平；

所述第二扫描模块，连接所述第一扫描信号、所述第二扫描信号、第三信号输入端、第四信号输入端和所述第二控制节点，用于在所述第一扫描信号和所述第二扫描信号的控制下确定扫描方向，根据所述第三信号输入端和所述第四信号输入端输入的信号控制所述第二控制节点的电位；

所述控制模块，还连接所述第二控制节点、所述第三下拉模块、和所述第四下拉模块，用于根据所述第一交流信号和所述第二交流信号控制所述第三下拉模块和所述第四下拉模块；

所述第三下拉模块和所述第四下拉模块还连接所述第二控制节点、所述第二信号输出端和所述电压端，用于在所述第一交流信号和所述第二交流信号的控制下对所述第二信号输出端输出的信号进行轮流下拉。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二上拉模块包括：

第十七晶体管，其源极连接所述第二信号输出端，栅极连接所述第二控制节点，漏极连接所述第二时钟信号。

9.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二扫描模块包括：

第十八晶体管，其源极连接所述第二控制节点，栅极连接所述第三信号输入端，漏极连接所述第一扫描信号；

第十九晶体管，其源极连接所述第二控制节点，栅极连接所述第四信号输入端，漏极连接所述第二扫描信号。

10.根据权利要求7所述的移位寄存器单元，其特征在于，所述控制模块还包括：

第二十晶体管，其源极与所述电压端相连接，漏极与所述第八晶体管的源极相连接，其栅极连接所述第二控制节点；

第二十一晶体管，其源极连接所述电压端，栅极连接所述第二控制节点，漏极与所述第六晶体管的栅极相连接；

第二十二晶体管，其源极连接所述电压端，栅极连接所述第二控制节点，漏极与所述第八晶体管的栅极相连接。

11.根据权利要求10所述的移位寄存器单元，其特征在于，所述控制模块还包括：

第二十三晶体管，其源极连接第二十四晶体管的栅极，栅极连接所述第三信号输入端，漏极连接所述第二控制节点；

第二十四晶体管，其源极与所述电压端相连接，漏极与所述第七晶体管的源极相连接。

12.根据权利要求10所述的移位寄存器单元，其特征在于，所述第三下拉模块包括：

第二十五晶体管和第二十六晶体管，其栅极均与所述第六晶体管的源极相连接，漏极均与所述电压端相连接，所述第二十五晶体管的源极连接所述第二控制节点，所述第二十六晶体管的源极连接所述第二信号输出端；

所述第四下拉模块包括：

第二十七晶体管和第二十八晶体管，其栅极均与所述第八晶体管的源极相连接，漏极均与所述电压端相连接，所述第二十七晶体管的源极连接所述第二控制节点，所述第二十八晶体管的源极连接所述第二信号输出端。

13.一种栅极驱动电路，其特征在于，包括多级如权利要求1至10任一所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的上一级移位寄存器单元的复位端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一级移位寄存器单元的信号输入端。

14.根据权利要求13所述的栅极驱动电路，其特征在于，

所述第一级移位寄存器单元和所述最后一级移位寄存器单元均采用如权利要求1至6任一所述的移位寄存器单元，其余移位寄存器单元均采用如权利要求7至12任一所述的移位寄存器单元；

除所述第一级移位寄存器单元和所述最后一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端，第二信号输出端连接与其相邻的上一级移位寄存器单元的第四信号输入端；

除所述第一级移位寄存器单元和所述最后一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端，第二信号输出端连接与其相邻的下一级移位寄存器单元的第三信号输入端。

15.根据权利要求13或14所述的栅极驱动电路，其特征在于，

所述第一级移位寄存器单元的第一信号输入端输入帧起始信号STV；

所述最后一级移位寄存器单元的第二信号输入端输入所述帧起始信号STV。

16.一种显示器件，其特征在于，包括如权利要求13至15任一所述的栅极驱动电路。

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