CN102945650B - 一种移位寄存器及阵列基板栅极驱动装置 - Google Patents

一种移位寄存器及阵列基板栅极驱动装置 Download PDF

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Abstract

本发明公开了一种移位寄存器及栅极驱动装置,用以消除移位寄存器输出端的噪声,提高其工作的稳定性。本发明提供的一种移位寄存器,包括:输入模块,用于将输入信号电压提供给上拉节点,其中上拉节点为输入模块的输出节点;上拉模块,用于存储输入信号电压和将第一时钟信号电压提供给输出端子;复位模块,用于将电源负极电压提供给上拉节点;第一下拉控制模块,用于将电源负极电压提供给第一下拉节点;第二下拉控制模块,用于将电源负极电压提供给第二下拉节点;下拉模块,用于将电源负极电压提供给上拉节点,以及用于将电源负极电压提供给输出端子。

Description

一种移位寄存器及阵列基板栅极驱动装置

技术领域

[0001] 本发明涉及液晶显示驱动技术领域,尤其涉及一种移位寄存器及其驱动方法和栅极驱动装置。

背景技术

[0002] 平板显示器,因其超薄节能而被大力推广。多数平板显示中要用到移位寄存器,通过将栅极驱动装置整合于液晶面板(gate on array, GOA)方法实现的移位寄存器,即可以省去栅极驱动1C,还能减少一道制作工序,因此不但降低了平板显示器的制作成本,一定程度上还缩短了制作周期。所以近几年来GOA技术被广泛应用于平板显示制造。GOA的使用寿命及其输出稳定性一直是GOA设计中比较关注的问题。

[0003] 附图1为GOA的最基本单元,由4个薄膜晶体管和I个电容组成,该GOA单元在实际应用中T2晶体管会因由第一时钟信号CLK对其产生的耦合电压的影响使输出端OUTPUT端有噪声产生且不能长期稳定工作。目前,已经有不少GOA方面的专利针对上述问题给出了一些解决方案并能够基本解决上述问题,但目前还没有能够彻底的解决输出端的噪声、稳定性差的GOA方案。

发明内容

[0004] 本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置,用以消除移位寄存器输出端的噪声,提高其工作的稳定性。

[0005] 本发明实施例提供的一种移位寄存器,包括:

[0006] 输入模块、上拉模块、复位模块、第一下拉控制模块、第二下拉控制模块和下拉模块;其中,

[0007] 输入模块,响应于输入信号,用于将输入信号电压提供给上拉节点,其中上拉节点为输入模块的输出节点;

[0008] 上拉模块,用于存储输入信号电压和响应于上拉节点将第一时钟信号电压提供给输出端子;

[0009] 复位模块,响应于复位信号,用于将电源负极电压提供给上拉节点;

[0010] 第一下拉控制模块,响应于上拉节点用于将电源负极电压提供给第一下拉节点;

[0011] 第二下拉控制模块,响应于输入信号用于将电源负极电压提供给第二下拉节点;

[0012] 下拉模块,响应于第一下拉节点和第二下拉节点用于将电源负极电压提供给上拉节点,和响应于第一下拉节点和第二下拉节点用于将电源负极电压提供给输出端子。

[0013] 本发明提供的一种阵列基板栅极驱动装置,包括级联的上述的移位寄存器。

[0014] 本发明实施例提供了一种移位寄存器及其驱动方法和栅极驱动装置,彻底解决了移位寄存器输出端有噪声的问题,提高了其工作的稳定性。

附图说明

[0015] 图1为现有GOA技术最基本单兀移位寄存器的结构不意图;

[0016] 图2为本发明实施例提供的一种移位寄存器的结构示意图;

[0017]图3为本发明实施例提供的移位寄存器的控制信号时序图;

[0018] 图4为本发明实施例提供的另一种移位寄存器的结构示意图;

[0019] 图5为图4所示的移位寄存器驱动过程中的时序图;

[0020] 图6为本发明实施例提供的一种阵列基板栅极驱动装置结构示意图。

具体实施方式

[0021] 本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置,用以消除移位寄存器输出端的噪声,提高其工作的稳定性。

[0022] 本发明实施提供的一种移位寄存器,包括:

[0023] 输入模块、上拉模块、复位模块、第一下拉控制模块、第二下拉控制模块和下拉模块;其中,

[0024] 输入模块,响应于输入信号,用于将输入信号电压提供给上拉节点,其中上拉节点为输入模块的输出节点;

[0025] 上拉模块,用于存储输入信号电压和响应于上拉节点将第一时钟信号电压提供给输出端子;

[0026] 复位模块,响应于复位信号,用于将电源负极电压提供给上拉节点;

[0027] 第一下拉控制模块,响应于上拉节点用于将电源负极电压提供给第一下拉节点;

[0028] 第二下拉控制模块,响应于输入信号用于将电源负极电压提供给第二下拉节点;

[0029] 下拉模块,响应于第一下拉节点和第二下拉节点用于将电源负极电压提供给上拉节点,和响应于第一下拉节点和第二下拉节点用于将电源负极电压提供给输出端子。

[0030] 较佳地,所述输入模块,包括:

[0031] 第一薄膜晶体管,其源极和栅极连接输入信号端,漏极作为输入模块的输出节点,即作为上拉节点。

[0032] 较佳地,所述上拉模块,包括:

[0033] 第二薄膜晶体管,其漏极连接第一时钟信号端,栅极连接上拉节点,源极连接输出端子;

[0034] 电容,连接于上拉节点和输出端子之间。

[0035] 较佳地,所述复位模块,包括:

[0036] 第三薄膜晶体管,其漏极连接上拉节点,栅极连接复位信号,源极连接电源负极电压端。

[0037] 较佳地,所述复位模块,还包括:

[0038] 第四薄膜晶体管,其源极连接电源负极电压端,栅极连接复位信号,漏极连接输出端子。

[0039] 较佳地,所述第一下拉控制模块,包括:

[0040] 第五薄膜晶体管,其源极连接电源负极电压端,栅极连接上拉节点,漏极连接第一下拉节点。

[0041 ] 较佳地,所述第一下拉控制模块,还包括:

[0042] 第六薄膜晶体管,其栅极和漏极连接第一时钟信号端,源极连接第一上拉节点;

[0043] 第七薄膜晶体管,其漏极连接第一时钟信号端,栅极连接第二时钟信号端,源极连接第一下拉节点。

[0044] 较佳地,所述第二下拉控制模块,包括:

[0045] 第八薄膜晶体管,其源极连接电源负极电压端,栅极连接输入信号端,漏极连接第二下拉节点。

[0046] 较佳地,所述第二下拉控制模块,还包括:

[0047] 第九薄膜晶体管,其栅极和漏极连接第二时钟信号端,源极连接第二下拉节点;

[0048] 第十薄膜晶体管,其漏极连接第二时钟信号端,栅极连接第一时钟信号端,源极连接第二下拉节点。

[0049] 较佳地,所述下拉模块,包括:

[0050] 第十一薄膜晶体管,其源极连接电源负极电压端,栅极连接第一下拉节点,漏极连接上拉节点;

[0051] 第十二薄膜晶体管,其源极连接电源负极电压端,栅极连接第二下拉节点,漏极连接上拉节点;

[0052] 第十三薄膜晶体管,其源极连接电源负极电压端,栅极连接第一下拉节点,漏极连接输出端子;

[0053] 第十四薄膜晶体管,其源极连接电源负极电压端,栅极连接第二下拉节点,漏极连接输出端子。

[0054] 下面结合附图和具体实施例,对本发明进行详细说明。

[0055] 实施例1

[0056] 参见附图2,本发明实施例2提供移位寄存器,包括:

[0057] 输入模块101,响应于输入信号INPUT,用于将输入信号电压INPUT提供给上拉节点PU点,其中上拉节点为输入模块的输出节点;包括:

[0058] 第一薄膜晶体管M1,其源极和栅极连接输入信号端,漏极作为输入模块的输出节点,即作为上拉节点PU点;

[0059] 上拉模块102,用于存储输入信号电压INPUT和响应于上拉节点I3U点将第一时钟信号电压CLK提供给输出端子OUTPUT ;包括:

[0060] 第二薄膜晶体管M2,其漏极连接第一时钟信号端CLK,栅极连接上拉节点I3U点,源极连接输出端子OUTPUT ;

[0061] 电容C,连接于上拉节点I3U点和输出端子OUTPUT之间;

[0062] 复位模块103,响应于复位信号RESET,用于将电源负极电压VSS提供给上拉节点PU点;包括:

[0063] 第三薄膜晶体管M3,其漏极连接上拉节点I3U点,栅极连接复位信号RESET,源极连接电源负极电压端VSS;

[0064] 第一下拉控制模块1041,响应于上拉节点PU点用于将电源负极电压VSS提供给第一下拉节点roi点;包括:

[0065] 第五薄膜晶体管M5,其源极连接电源负极电压端VSS,栅极连接上拉节点点,漏极连接第一下拉节点Η)2点;

[0066] 第二下拉控制模块1051,响应于输入信号INPUT用于将电源负极电压VSS提供给第二下拉节点ro2点;包括:

[0067] 第八薄膜晶体管M8,其源极连接电源负极电压端VSS,栅极连接输入信号端INPUT,漏极连接第二下拉节点TO2点;

[0068] 下拉模块106,响应于第一下拉节点PDl点电压信号和第二下拉节点PD2点电压信号用于将电源负极电压提供给上拉节点PU点,和响应于第一下拉节点PDl点电压信号和第二下拉节点PD2点电压信号用于将电源负极电压提供给输出端子;包括:

[0069] 第十一薄膜晶体管M11,其源极连接电源负极电压端VSS,栅极连接第一下拉节点PDl点,漏极连接上拉节点I3U点;

[0070] 第十二薄膜晶体管M12,其源极连接电源负极电压端VSS,栅极连接第二下拉节点PD2点,漏极连接上拉节点I3U点;

[0071] 第十三薄膜晶体管M13,其源极连接电源负极电压端VSS,栅极连接第一下拉节点PDl点,漏极连接输出端子OUTPUT ;

[0072] 第十四薄膜晶体管M14,其源极连接电源负极电压端VSS,栅极连接第二下拉节点PD2点,漏极连接输出端子OUTPUT。

[0073] 参见图3的控制信号时序图,本发明实施例1提供的移位寄存器的驱动方法,包括:

[0074] 第一阶段tl,输入信号INPUT为高电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为低电平时,第一薄膜晶体管Ml和第八薄膜晶体管M8同时导通,将高电平引入PU点,将低电平引入PD2点,第十二薄膜晶体管Ml2和第十四薄膜晶体管M14将断开;PD1点为第一时钟信号CLK电压为低电平,第i^一薄膜晶体Mll管和第十二薄膜晶体管M12将断开PU点引入的输入信号电压为高电平,第二薄膜晶体管M2将导通,输出端OUTPUT输出第一时钟信号CLK的低电平;

[0075] 第二阶段t2,输入信号INPUT为低电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平和复位信号RESET为低电平时,由于电容C的作用,PU点持续为高电平,第二薄膜晶体管M2导通,PU点电位通过第二薄膜晶体管M2耦合作用被进一步拉升,同时PDl点和PD2点为低电平,Mll和M12断开,保证了 I3U点不漏电,同时此阶段第一时钟信号电压CLK的高电平通过M2输出到输出端子OUTPUT,并且Ml3和M14的断开保证了输出端不漏电,输出高电平;

[0076] 第三阶段t3,输入信号INPUT为低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为高电平时,PDl点和PD2点电位分别为低电平和高电平,第三薄膜晶体管M3、第十二薄膜晶体管M12和第十四薄膜晶体管M14将导通,将低电平分别引入I3U点和输出端子OUTPUT,将电平拉低,输出低电平;

[0077] 第四阶段t4,输入信号INPUT为低电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平和复位信号RESET为低电平时,PDl点和PD2点电位分别为高电平和低电平,使第十一薄膜晶体管Mll和第十三薄膜晶体管M13导通,将低电平分别引入PU点和输出端子OUTPUT,输出低电平;

[0078] 第五阶段t5,输入信号INPUT为低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为低电平时,PDl点和PD2点电位分别为低电平和高电平,第十二薄膜晶体管M12和第十四薄膜晶体管M14导通,将低电平分别引入PU点和输出端子OUTPUT,输出低电平;

[0079] 在第五阶段之后,重复进行第四阶段t4和第五阶段t5的操作,直到再次依次出现第一阶段tl、第二阶段t2和第三阶段t3的时序,并再次执行第一阶段tl、第二阶段t2和第三阶段t3,即为,使Mll和M13以及M12和M14轮流对PU点和OUTPUT点放电,使得移位寄存器除了输出高电平的时间段,其OUTPUT点和PU点始终保持低电平,从而达到消除噪声,并延长移位寄存器的使用寿命的作用。

[0080] 需要说明的是,本发明实施例是以移位寄存器应用于单向扫描结构为例进行说明的。其中,电源电压VSS为低电平,所有薄膜晶体管TFT均为N型TFT,且所有TFT在高电平时导通,低电平时断开。其余实施例也相同,不再赘述。

[0081] 实施例2

[0082] 参见图4,本发明实施例2提供的一种移位寄存器,包括:

[0083] 输入模块101,响应于输入信号INPUT,用于将输入信号电压INPUT提供给上拉节点PU点,其中上拉节点为输入模块的输出节点;包括:

[0084] 第一薄膜晶体管M1,其源极和栅极连接输入信号端,漏极作为输入模块的输出节点,即作为上拉节点PU点;

[0085] 上拉模块102,用于存储输入信号电压INPUT和响应于上拉节点I3U点将第一时钟信号电压CLK提供给输出端子OUTPUT ;包括:

[0086] 第二薄膜晶体管M2,其漏极连接第一时钟信号端CLK,栅极连接上拉节点I3U点,源极连接输出端子OUTPUT ;

[0087] 电容C,连接于上拉节点I3U点和输出端子OUTPUT之间;

[0088] 复位模块103,响应于复位信号RESET,用于将电源负极电压VSS提供给上拉节点PU点;包括:

[0089] 第三薄膜晶体管M3,其漏极连接上拉节点I3U点,栅极连接复位信号RESET,源极连接电源负极电压端VSS;

[0090] 第四薄膜晶体管M4,其源极连接电源负极电压端VSS,栅极连接复位信号RESET,漏极连接输出端子OUTPUT ;

[0091] 第一下拉控制模块1042,响应于上拉节点PU点用于将电源负极电压VSS提供给第一下拉节点roi点;包括:

[0092] 第五薄膜晶体管M5,其源极连接电源负极电压端VSS,栅极连接上拉节点点,漏极连接第一下拉节点Η)2点;

[0093] 第六薄膜晶体管M6,其栅极和漏极连接第一时钟信号端CLK,源极连接第一下拉节点PDl点;

[0094] 第七薄膜晶体管M7,其漏极连接第一时钟信号端CLK,栅极连接第二时钟信号端CLKB,源极连接第一下拉节点PDl点;

[0095] 第二下拉控制模块1052,响应于输入信号INPUT用于将电源负极电压VSS提供给第二下拉节点ro2点;包括:

[0096] 第八薄膜晶体管M8,其源极连接电源负极电压端VSS,栅极连接输入信号端INPUT,漏极连接第二下拉节点TO2点;

[0097] 第九薄膜晶体管M9,其栅极和漏极连接第二时钟信号端CLKB,源极连接第二下拉节点PD2点;

[0098] 第十薄膜晶体管,其漏极连接第二时钟信号端CLKB,栅极连接第一时钟信号端CLK,源极连接第二下拉节点PD2点;

[0099] 下拉模块106,响应于第一下拉节点PDl点电压信号和第二下拉节点PD2点电压信号用于将电源负极电压提供给上拉节点PU点,和响应于第一下拉节点PDl点电压信号和第二下拉节点PD2点电压信号用于将电源负极电压提供给输出端子;包括:

[0100] 第十一薄膜晶体管M11,其源极连接电源负极电压端VSS,栅极连接第一下拉节点PDl点,漏极连接上拉节点I3U点;

[0101] 第十二薄膜晶体管M12,其源极连接电源负极电压端VSS,栅极连接第二下拉节点PD2点,漏极连接上拉节点I3U点;

[0102] 第十三薄膜晶体管M13,其源极连接电源负极电压端VSS,栅极连接第一下拉节点PDl点,漏极连接输出端子OUTPUT ;

[0103] 第十四薄膜晶体管M14,其源极连接电源负极电压端VSS,栅极连接第二下拉节点PD2点,漏极连接输出端子OUTPUT。

[0104] 参见图3的控制信号时序图,本发明实施例2提供的移位寄存器的驱动方法,包括:

[0105] 第一阶段tl,输入信号INPUT为高电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为低电平时,第一薄膜晶体管Ml和第八薄膜晶体管M8同时导通,将高电平引入PU点;通过调节第八薄膜晶体管M8和第九薄膜晶体管M9的尺寸大小,使得即使CLKB通过M9输出高电平至TO2点,产生的高电平通过M8的导通将高电平释放为VSS低电平,从而保证PD2点为低电平,第十二薄膜晶体管M12和第十四薄膜晶体管M14将断开;第七薄膜晶体管M7导通,PDl点为低电平,第i^一薄膜晶体Mll管和第十三薄膜晶体管M13将断开,以减小M5和M8的占空比,延长使用寿命;PU点引入的输入信号电压为高电平,将第二薄膜晶体管M2导通,输出端OUTPUT输出第一时钟信号CLK的低电平;

[0106] 第二阶段t2,输入信号INPUT为低电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平和复位信号RESET为低电平时,PU点保持高电平,第二薄膜晶体管M2导通;通过调节第五薄膜晶体管M5和第六薄膜晶体管M6的尺寸大小,使得点为高电平时,即使CLK通过M6输出高电平,产生的高电平通过M5释放到VSS,从而保证PDl点为低电平,Ml I和M13将断开;第十薄膜晶体管MlO导通,PD2点为低电平,第十二薄膜晶体管M12和第十四薄膜晶体管M14将断开,以减小M12和M14的占空比,延长使用寿命;PU点电位通过第二薄膜晶体管M2耦合作用被进一步拉升,同时将此阶段第一时钟信号电压CLK的高电平输出到输出端OUTPUT,输出高电平;

[0107] 第三阶段t3,输入信号INPUT为低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为高电平时,M7导通使TOl点为低电平,M9导通使得PD2点为高电平,第十二薄膜晶体管M12和第十四薄膜晶体管M14将导通,将低电平分别引入PU点和输出端,同时复位信号为高电平使得M3和M4将导通,M3导通加速I3U点放电,M4导通加速将低电平引入输出端子OUTPUT,输出低电平;

[0108] 第四阶段t4,输入信号INPUT为低电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平和复位信号RESET为低电平时,M6导通使得HH点为高电平,MlO导通使得PD2点低电平,从而使第i^一薄膜晶体管Ml I和第十三薄膜晶体管M13导通,将低电平分别引入PU点和输出端子OUTPUT,输出低电平;

[0109] 第五阶段t5,输入信号INPUT为低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平和复位信号RESET为低电平时,PDl点和PD2点电位分别为低电平和高电平,第十二薄膜晶体管M12和第十四薄膜晶体管M14导通,将低电平分别引入PU点和输出端子OUTPUT,输出低电平;

[0110] 在第五阶段之后,重复进行第四阶段t4和第五阶段t5的操作,直到再次依次出现第一阶段tl、第二阶段t2和第三阶段t3的时序,并再次执行第一阶段tl、第二阶段t2和第三阶段t3,即为,使第^^一薄膜晶体管Mll和第十三薄膜晶体管M13以及第十二薄膜晶体管M12和第十四薄膜晶体管M14轮流对PU点和OUTPUT点放电,使得移位寄存器除了输出高电平的时间段,其余时间段中OUTPUT点和PU点始终保持低电平,从而达到消除噪声,并延长移位寄存器的使用寿命的作用。

[0111] 本实施例2提供的移位寄存器在工作过程各控制信号以及I3U点、PDl点和PD2点的电位时序图如图5所示。

[0112] 需要说明的是,本发明实施例2中,所述第四薄膜晶体管M4、所述第六薄膜晶体管M6和第七薄膜晶体管M7以及所述第九薄膜晶体管M9和第十薄膜晶体管MlO并不是必须同时存在与该移位寄存器中,所述移位寄存器包含其中任一项组合均可实现本发明的目的。

[0113] 本发明实施例提供的一种阵列基板栅极驱动装置,参见图6所示的阵列基板栅极驱动装置级联结构图,其中该级联结构的基本单元的移位寄存器以实施例2提供的移位寄存器为例,其中,

[0114] 设整个栅极驱动电路总共有N级驱动单元,N为栅线数量,其中的第一级的INPUT由STV提供,RESET信号由第二级的OUTPUT提供,第N级的INPUT由第N-1级的输出提供,RESET信号由RESET单元提供,第η级(1〈η〈Ν)的输入信号由η_1级的输出提供,RESET信号由n+1级的输出提供。

[0115] 综上所述,本发明实施例提供的移位寄存器及阵列基板栅极驱动装置,消除了移位寄存器输出端的噪声,提高了工作的稳定性,延长了使用寿命。该移位寄存器在其不输出扫描脉冲时,通过两个反相的时钟信号CLK和CLKB循环对输出端OUTPUT点和拉升扫描线的薄膜晶体管的栅极节点提升节点PU点进行循环放电,使得每一移位寄存器单元除了输出扫描脉冲的时间段,其OUTPUT和PU点始终保持低电位,从而达到消除输出端噪声和延长移位寄存器的使用寿命的作用。

[0116] 显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种移位寄存器,其特征在于,该移位寄存器包括:输入模块、上拉模块、复位模块、第一下拉控制模块、第二下拉控制模块和下拉模块;其中, 输入模块,响应于输入信号,用于将输入信号电压提供给上拉节点,其中上拉节点为输入模块的输出节点; 上拉模块,用于存储输入信号电压和响应于上拉节点电压信号将第一时钟信号电压提供给输出端子; 复位模块,响应于复位信号,用于将电源负极电压提供给上拉节点; 第一下拉控制模块,响应于上拉节点的电压信号用于将电源负极电压提供给第一下拉节点; 第二下拉控制模块,响应于输入信号用于将电源负极电压提供给第二下拉节点; 下拉模块,响应于第一下拉节点电压信号和第二下拉节点电压信号用于将电源负极电压提供给上拉节点,和响应于第一下拉节点电压信号和第二下拉节点电压信号用于将电源负极电压提供给输出端子。
2.根据权利要求1所述的移位寄存器,其特征在于,所述输入模块,包括: 第一薄膜晶体管,其源极和栅极连接输入信号端,漏极作为输入模块的输出节点,即作为上拉节点。
3.根据权利要求1所述的移位寄存器,其特征在于,所述上拉模块,包括: 第二薄膜晶体管,其漏极连接第一时钟信号端,栅极连接上拉节点,源极连接输出端子; 电容,连接于上拉节点和输出端子之间。
4.根据权利要求1所述的移位寄存器,其特征在于,所述复位模块,包括: 第三薄膜晶体管,其漏极连接上拉节点,栅极连接复位信号,源极连接电源负极电压端。
5.根据权利要求4所述的移位寄存器,其特征在于,所述复位模块,还包括: 第四薄膜晶体管,其源极连接电源负极电压端,栅极连接复位信号,漏极连接输出端子。
6.根据权利要求1所述的移位寄存器,其特征在于,所述第一下拉控制模块,包括: 第五薄膜晶体管,其源极连接电源负极电压端,栅极连接上拉节点,漏极连接第一下拉节点。
7.根据权利要求1所述的移位寄存器,其特征在于,所述第一下拉控制模块,还包括: 第六薄膜晶体管,其栅极和漏极连接第一时钟信号端,源极连接第一下拉节点; 第七薄膜晶体管,其漏极连接第一时钟信号端,栅极连接第二时钟信号端,源极连接第一下拉节点。
8.根据权利要求1所述的移位寄存器,其特征在于,所述第二下拉控制模块,包括: 第八薄膜晶体管,其源极连接电源负极电压端,栅极连接输入信号端,漏极连接第二下拉节点。
9.根据权利要求8所述的移位寄存器,其特征在于,所述第二下拉控制模块,还包括: 第九薄膜晶体管,其栅极和漏极连接第二时钟信号端,源极连接第二下拉节点; 第十薄膜晶体管,其漏极连接第二时钟信号端,栅极连接第一时钟信号端,源极连接第二下拉节点。
10.根据权利要求1所述的移位寄存器,其特征在于,所述下拉模块,包括: 第十一薄膜晶体管,其源极连接电源负极电压端,栅极连接第一下拉节点,漏极连接上拉节点; 第十二薄膜晶体管,其源极连接电源负极电压端,栅极连接第二下拉节点,漏极连接上拉节点; 第十三薄膜晶体管,其源极连接电源负极电压端,栅极连接第一下拉节点,漏极连接输出端子; 第十四薄膜晶体管,其源极连接电源负极电压端,栅极连接第二下拉节点,漏极连接输出端子。
11.一种阵列基板栅极驱动装置,其特征在于,该阵列基板栅极驱动装置包括级联的如权利要求1〜10任一权项所述的移位寄存器。
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