CN202838909U - 移位寄存器、栅极驱动电路和显示装置 - Google Patents

Abstract

本实用新型公开了一种移位寄存器、栅极驱动电路和显示装置，涉及显示器技术领域，减小了噪声的产生。该移位寄存器包括：充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；用于在输出阶段将移位寄存器输出端电平拉高的上拉单元，其一端连接于第一时钟信号输出端，其另一端连接于移位寄存器输出端，其控制端连接于第一节点；用于对第一节点和移位寄存器输出端进行复位的复位单元，复位单元连接于复位端、第一节点和移位寄存器输出端；用于在所述移位寄存器输入端输入低电平的非输出阶段，将第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，电压拉低单元连接于第一节点和/或移位寄存器输出端。

Description

移位寄存器、栅极驱动电路和显示装置

技术领域

本实用新型涉及显示器技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示装置。

背景技术

阵列基板行驱动(Gate Driver on Array，简称GOA)技术是将栅极驱动单元集成于阵列基板上形成GOA单元，从材料成本和工艺步骤两个方面可以达到降低产品成本的目的。

在现有产品的设计中，特别是手机（Mobile）产品中，可实现双向扫描的GOA电路已经广泛应用，GOA电路由移位寄存器组成，例如图1所示的移位寄存器，包括基本的充电单元1、上拉单元2和复位单元3，具体地，充电单元包括第一薄膜晶体管M1，上拉单元1包括第三薄膜晶体管M3和第一电容C1，复位单元包括第二薄膜晶体管M2和第四薄膜晶体管M4，由于上拉单元2中第三薄膜晶体管M3的尺寸（Size）较大，因此存在较大的寄生电容C2，如图2所示，在第一阶段T1，即移位寄存器输入端Input输入高电平之前，第一时钟信号输出端CLK输出高电平时，第一节点Pu的电压本应为低电平，然而第一节点Pu的电压通过第三薄膜晶体管M3的寄生电容C2被拉高，产生的小凸起A，而移位寄存器输出端Output电压由于第一电容C1的耦合作用，也产生了小凸起B，即产生了噪声，导致显示画面的不良。

实用新型内容

本实用新型的实施例提供一种移位寄存器、栅极驱动电路和显示装置，减小了噪声的产生。

为解决上述技术问题，本实用新型的实施例采用如下技术方案：

一种移位寄存器，包括：

充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；

用于在输出阶段将移位寄存器输出端电平拉高的上拉单元，其一端连接于第一时钟信号输出端，其另一端连接于所述移位寄存器输出端，其控制端连接于所述第一节点；

用于对所述第一节点和移位寄存器输出端进行复位的复位单元，所述复位单元连接于复位端、所述第一节点和移位寄存器输出端；

用于在所述移位寄存器输入端输入低电平的非输出阶段，将所述第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，所述电压拉低单元连接于所述第一节点和/或移位寄存器输出端。

所述电压拉低单元包括：

第五薄膜晶体管，其栅极连接于所述第一节点，其漏极连接于低电平输出端；

第六薄膜晶体管，其栅极连接与所述第五薄膜晶体管的源极作为第二节点，其源极连接于所述第一节点，其漏极连接于低电平输出端；

第七薄膜晶体管，其栅极连接于所述第二节点，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端；

第八薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于所述第一时钟信号输出端。

第九薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于所述第二时钟信号输出端。

所述第五薄膜晶体管的宽长比大于所述第八薄膜晶体管和所述第九薄膜晶体管的宽长比。

所述充电单元包括第一薄膜晶体管，其栅极连接于所述移位寄存器输入端，其源极连接于电源，其漏极连接于所述第一节点。

所述上拉单元包括：

第三薄膜晶体管，其栅极连接于所述第一节点，其源极连接于所述第一时钟信号输出端；

第一电容，其两端分别连接于所述第一节点和移位寄存器输出端。

所述复位单元包括：

第二薄膜晶体管，其栅极连接于所述复位端，其源极连接于所述第一节点，其漏极连接于电源；

第四薄膜晶体管，其栅极连接于所述第二时钟信号输出端，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端。

所述第一薄膜晶体管的源极连接于电源正极，所述第二薄膜晶体管漏极连接于电源负极；

或者所述第一薄膜晶体管的源极连接于电源负极，所述第二薄膜晶体管漏极连接于电源正极。

一种栅极驱动电路，包括上述的移位寄存器。

一种显示装置，包括上述的栅极驱动电路。

本实用新型实施例中的移位寄存器、栅极驱动电路和显示装置，在非输出阶段，移位寄存器输入端输入低电平时，由于拉低第一节点电压至低电平，以使移位寄存器输出端电压保持被拉低的状态，或者直接拉低移位寄存器输出端电压，使得移位寄存器输出端电压不会受到上拉单元中寄生电容的影响。从而避免了现有技术中第一时钟信号输出端输出高电平时，由于第三薄膜晶体管的寄生电容而使输出端电压产生的小凸起，即减少了导致显示画面不良的噪声的产生。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种移位寄存器的示意图；

图2为图1中移位寄存器各处的信号波形示意图；

图3为本实用新型实施例中一种移位寄存器的示意图；

图4为图3中移位寄存器各处的信号波形示意图；

图5为本实用新型实施例中另一种移位寄存器的示意图；

图6为图5中移位寄存器各处的信号波形示意图；

图7为本实用新型实施例中另一种移位寄存器的示意图；

图8为本实用新型实施例中另一种移位寄存器的示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图3所示，本实用新型实施例提供了一种移位寄存器，包括：

充电单元1，其一端连接于移位寄存器输入端Input，另一端连接于第一节点Pu，具体地，如图4所示，移位寄存器的工作过程通常包括四个阶段：第一阶段T1、第二阶段T2、第三阶段T3（即输出阶段）和第四阶段T4，移位寄存器输入端Input输入高电平时，充电单元1将第一节点Pu充电至高电平；用于在输出阶段将移位寄存器输出端Output电平拉高的上拉单元2，其一端连接于第一时钟信号输出端CLK，其另一端连接于移位寄存器输出端Output，其控制端连接于第一节点Pu，具体地，当第一节点Pu为高电平且第一时钟信号输出端CLK输出高电平时，上拉单元2将移位寄存器输出端Output电平拉高；用于对第一节点Pu和移位寄存器输出端Output进行复位的复位单元3，复位单元3连接于复位端Reset、第一节点Pu和移位寄存器输出端Output，具体地，复位端Reset连接下一级移位寄存器的输出端，用于使第一节点Pu和移位寄存器输出端Output复位；用于在移位寄存器输入端Input输入低电平的非输出阶段，将第一节点Pu和/或移位寄存器输出端Output电平拉低的电压拉低单元4，电压拉低单元4连接于第一节点Pu和/或移位寄存器输出端Output。具体地，电压拉低单元4可以连接于第一时钟信号输出端CLK，在非输出阶段，当移位寄存器输入端Input输入低电平时，电压拉低单元4响应于第一时钟信号将第一节点Pu的电平拉低。电压拉低单元4还可以连接于与第一时钟信号输出端CLK输出相反时钟信号的第二时钟信号输出端CLKB，如图6所示，在非输出阶段，电压拉低单元4响应于第二时钟信号将移位寄存器输出端Output的电平拉低。

在第一阶段T1，输入端Input输入低电平时，由于拉低第一节点Pu电压至低电平，以使输出端Output电压保持被拉低的状态；或者直接拉低输出端Output电压。使得输出端Output电压不会受到上拉单元2中寄生电容的影响。如图2所示，在第一阶段T1，现有技术中第一时钟信号输出端CLK输出高电平时，由于第三薄膜晶体管M3的寄生电容使第一节点Pu产生小凸起A，进而造成输出端Output的电压产生小凸起B。

本实用新型实施例中的移位寄存器，电压拉低单元保证了在非输出阶段，当移位寄存器输入端输入低电平时，移位寄存器输出端保持被拉低的状态，从而避免了现有技术中第一时钟信号输出端输出高电平时，由于上拉单元中寄生电容而使输出端电压产生的小凸起，即减少了导致显示画面不良的噪声的产生。

如图5所示，进一步地，上述充电单元1包括第一薄膜晶体管M1，其栅极连接于移位寄存器输入端Input，其源极连接于电源，具体可以为电源正极VDD。

上述上拉单元2包括：第三薄膜晶体管M3，其栅极连接于第一节点Pu，其源极连接于第一时钟信号输出端CLK；第一电容C1，其两端分别连接于第一节点Pu和移位寄存器输出端Output。

上述复位单元3包括：第二薄膜晶体管M2，其栅极连接于复位端Reset，其源极连接于第一节点Pu，其漏极连接于电源，具体可以为电源负极VSS；第四薄膜晶体管M4，其栅极连接于第二时钟信号输出端CLKB，其源极连接于移位寄存器输出端Output，其漏极连接于低电平输出端VGL。

具体地，电压拉低单元4包括：

第五薄膜晶体管M5，其栅极连接于第一节点Pu，其漏极连接于低电平输出端VGL；第六薄膜晶体管M6，其栅极连接与第五薄膜晶体管M5的源极作为第二节点Pd，其源极连接于第一节点Pu，其漏极连接于低电平输出端VGL；第七薄膜晶体管M7，其栅极连接于第二节点Pd，其源极连接于移位寄存器输出端Output，其漏极连接于低电平输出端VGL；第八薄膜晶体管M8，其源极连接于高电平输出端VGH，其漏极连接于第二节点Pd，其栅极连接于第一时钟信号输出端CLK；第九薄膜晶体管M9，其源极连接于高电平输出端VGH，其漏极连接于第二节点Pd，其栅极连接于第二时钟信号输出端CLKB；第五薄膜晶体管M5的宽长比大于第八薄膜晶体管M8和第九薄膜晶体管M9的宽长比。第一时钟信号输出端CLK与第二时钟信号输出端CLKB输出相反的时钟信号。电源负极VSS和低电平输出端VGL都输出低电平，电源正极VDD和高电平输出端VGH都输出高电平。

具体地，以下通过移位寄存器的工作过程来详细说明本实用新型实施例的技术方案。

首先，第一至第四开关管M1～M4和第一电容C1实现最基本的移位寄存功能，如图6所示，在第二阶段T2，即当移位寄存器输入端Input输入高电平时，第一薄膜晶体管M1导通，从而使电源正极VDD对第一节点Pu充电，在第三阶段T3，即输出阶段，当第一时钟信号输出端CLK输出高电平时，第三薄膜晶体管M3导通，移位寄存器输出端Output输出与第一时钟信号输出端CLK相同的脉冲信号，同时由于第一电容C1的作用使第一节点Pu的电压被进一步拉高，之后在第四阶段T4，复位端Reset和第二时钟信号输出端CLKB输出的高电平将第二薄膜晶体管M2和第四薄膜晶体管M4打开，将第一节点Pu和移位寄存器输出端Output的电平拉低。

在第一阶段T1，即第一时钟信号输出端CLK输出第一个高电平信号时，第八薄膜晶体管M8导通，由于其源极连接于高电平输出端VGH，因此第二节点Pd的电平被拉高，即第六薄膜晶体管M6和第七薄膜晶体管M7的栅极是高电平而导通，此时第一节点Pu和移位寄存器输出端Output的电平被拉低。从而避免了现有技术中第一时钟信号输出端CLK输出高电平时，由于第三薄膜晶体管M3的寄生电容而使第一节点Pu和移位寄存器输出端Output的电压产生小凸起。即实现了在非输出阶段，移位寄存器输入端Input输入低电平时，将第一节点Pu和移位寄存器输出端Output电平拉低。

同时，由于使用第八薄膜晶体管M8和第九薄膜晶体管M9来控制第二节点Pd的电压，使第二节点Pd电压在99%的状态下都是高电平，保证第一节点Pu和移位寄存器输出端Output电平在除了正常输出的情况下都是处于被拉低的状态，从而减少了噪声的影响。正常输出的情况为第二阶段T2，即输出入Input电压为高电平时，由于第五薄膜晶体管M5的宽长比大于第八薄膜晶体管M8和第九薄膜晶体管M9的宽长比，以保证第二节点Pd的电压为低电平而不是高电平。

需要说明的是，对于双向扫描的栅极驱动电路，电源正极VDD和电源负极VSS可以互换，即还可以为第一薄膜晶体管M1的源极连接于电源负极VSS，第二薄膜晶体管M2漏极连接于电源正极VDD。上述移位寄存器还可以为其他结构。例如，如图7所示，第一薄膜晶体管M1的栅极和源极可以都连接移位寄存器输入端Input，或者如图8所示，充电单元1可以包括第一薄膜晶体管M1和第十薄膜晶体管M10，第一薄膜晶体管M1的栅极和源极都连接于移位寄存器输入端Input，其漏极连接于第一节点Pu，第十薄膜晶体管M10的源极连接于移位寄存器输入端Input，其栅极连接于第二时钟信号输出端CLKB，其漏极连接于第一节点Pu。另外，复位单元3中第四薄膜晶体管M4的栅极可以连接复位端Reset。另外，如图7所示，电压拉低单元4可以只由第五薄膜晶体管M5、第八薄膜晶体管M8、第六薄膜晶体管M6和/或第七薄膜晶体管M7组成。

本实用新型实施例中的移位寄存器，由于可以控制第二节点电压在除了正常输出的情况下都是高电平，从而保证了第一节点和输出端电压在除了正常输出的情况下都是处于被拉低的状态，进而避免了现有技术中第一时钟信号输出端输出高电平时，由于第三薄膜晶体管的寄生电容而使输出端电压产生的小凸起，即减少了导致显示画面不良的噪声的产生。

本实用新型实施例还提供了一种栅极驱动电路，包括上述的移位寄存器。

具体地，除第一级移位寄存器和最后一级移位寄存器外，每级移位寄存器的输入端连接上一级移位寄存器的输出端，输出端连接于下一级移位寄存器的输入端，复位端连接于下一级移位寄存器的输出端；其中，第一级移位寄存器的输入端连接帧起始信号（STV），第一级移位寄存器的输出端连接第二级移位寄存器的输入端，复位端连接于第二级移位寄存器的输出端；其中，最后一级移位寄存器的输入端连接上一级移位寄存器的输出端，输出端连接于上一级移位寄存器的复位端，或者，输出端连接于上一级移位寄存器的复位端和本级的复位端。

第奇数个移位寄存器的时钟信号端输入系统第一时钟信号，第偶数个移位寄存器的时钟信号端输入系统第二时钟信号，第一时钟信号与第二时钟信号周期性交替。移位寄存器的具体结构和工作过程与上述实施例相同，在此不再赘述。

本实用新型实施例中的栅极驱动电路，电压拉低单元保证了在非输出阶段，当移位寄存器输入端输入低电平时，移位寄存器输出端保持被拉低的状态，从而避免了现有技术中第一时钟信号输出端输出高电平时，由于第三薄膜晶体管的寄生电容而使输出端电压产生的小凸起，即减少了导致显示画面不良的噪声的产生。

本实用新型实施例还提供一种显示装置，包括上述的栅极驱动电路。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：

充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；

用于在输出阶段将移位寄存器输出端电平拉高的上拉单元，其一端连接于第一时钟信号输出端，其另一端连接于所述移位寄存器输出端，其控制端连接于所述第一节点；

用于对所述第一节点和移位寄存器输出端进行复位的复位单元，所述复位单元连接于复位端、所述第一节点和移位寄存器输出端；

用于在所述移位寄存器输入端输入低电平的非输出阶段，将所述第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，所述电压拉低单元连接于所述第一节点和/或移位寄存器输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述电压拉低单元包括：

第五薄膜晶体管，其栅极连接于所述第一节点，其漏极连接于低电平输出端；

第六薄膜晶体管，其栅极连接与所述第五薄膜晶体管的源极作为第二节点，其源极连接于所述第一节点，其漏极连接于低电平输出端；

第七薄膜晶体管，其栅极连接于所述第二节点，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端；

第八薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于所述第一时钟信号输出端。

3.根据权利要求2所述的移位寄存器，其特征在于，还包括：

第九薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于第二时钟信号输出端。

4.根据权利要求3所述的移位寄存器，其特征在于，还包括：

所述第五薄膜晶体管的宽长比大于所述第八薄膜晶体管和所述第九薄膜晶体管的宽长比。

5.根据权利要求1至4中任意一项所述的移位寄存器，其特征在于，

所述充电单元包括第一薄膜晶体管，其栅极连接于所述移位寄存器输入端，其源极连接于电源，其漏极连接于所述第一节点。

6.根据权利要求5所述的移位寄存器，其特征在于，

所述上拉单元包括：

第三薄膜晶体管，其栅极连接于所述第一节点，其源极连接于所述第一时钟信号输出端；

第一电容，其两端分别连接于所述第一节点和移位寄存器输出端。

7.根据权利要求6所述的移位寄存器，其特征在于，

所述复位单元包括：

第二薄膜晶体管，其栅极连接于所述复位端，其源极连接于所述第一节点，其漏极连接于电源；

第四薄膜晶体管，其栅极连接于第二时钟信号输出端，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端。

8.根据权利要求7所述的移位寄存器，其特征在于，

所述第一薄膜晶体管的源极连接于电源正极，所述第二薄膜晶体管漏极连接于电源负极；

或者所述第一薄膜晶体管的源极连接于电源负极，所述第二薄膜晶体管漏极连接于电源正极。

9.一种栅极驱动电路，其特征在于，包括如权利要求1至8中任意一项所述的移位寄存器。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。

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