CN103236245A - 移位寄存器单元、移位寄存器和显示装置 - Google Patents

Abstract

本发明实施例公开了一种移位寄存器单元、移位寄存器和显示装置，涉及显示领域，能够明显提高移位寄存器单元的响应速度，降低功耗，并且提高移位寄存器单元的工作可靠性。该移位寄存器单元包括多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，至少一个所述放电开关管为双栅开关管。

Description

移位寄存器单元、移位寄存器和显示装置

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。

背景技术

液晶显示器具有重量轻、厚度小和使用功率低等特点，目前广泛应用于手机、显示器、电视机等可视装置中。液晶显示器由水平和垂直两个方向排列的像素矩阵构成，要显示的视频信息作为灰度信号加到相应的各条数据线上，在一定时间内，移位寄存器依次输出信号，从第一行到最后一行依次扫描各像素行，在各像素行扫描过程中，各像素行的存储电容充电到对应的电平值，进而保持这一电平值直到下一次扫描。

移位寄存器中的主要工作部件是薄膜晶体管（Thin Film Transistor，简称TFT）。一般来说，每个TFT具有：具有重掺杂的源/漏区和形成在源/漏区之间区域的有源层、与有源层绝缘并形成在与源/漏区之间区域相对应的位置处的栅极、以及分别接触源/漏区的源/漏电极。

一般来说，现有的TFT的有源层由包括非晶硅或多晶硅的半导体材料形成。当有源层由非晶硅形成时，载流子的迁移率较低，所形成的移位寄存器不具备高速操作的能力。当有源层由多晶硅形成时，载流子的迁移率提高，但阈值电压不均匀，为了使得TFT能够正常工作，通常还需要布置独立的补偿电路；并且，该种TFT在停止工作后，其具有较大的漏电流，使得漏电严重、功耗增加，甚至可能影响移位寄存器的正常工作。

发明内容

本发明所要解决的技术问题在于提供一种移位寄存器单元、移位寄存器和显示装置，能够明显提高移位寄存器单元的响应速度，降低功耗，并且提高移位寄存器单元的工作可靠性。

为解决上述技术问题，本发明移位寄存器单元、移位寄存器和显示装置采用如下技术方案：

本发明第一方面提供了一种移位寄存器单元，包括多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，其特征在于，至少一个所述放电开关管为双栅开关管。

所述双栅开关管包括第一栅极和第二栅极，所述第一栅极和第二栅极的控制信号是不同的。

所述的移位寄存器单元包括复位模块，所述复位模块连接输出端口，所述复位模块在所述输出端口输出输出信号后，复位所述移位寄存器单元内PU节点和所述输出端口的电平；

所述复位模块包括多个所述放电开关管，其中，至少一个所述放电开关管为双栅开关管。

所述的移位寄存器单元还包括复位控制模块，所述复位控制模块控制所述复位模块；

所述复位控制模块包括至少一个复位控制单元，所述复位控制单元包括至少一个所述放电开关管，其中，所述放电开关管为双栅开关管。

所述复位模块包括第二开关管和第四开关管，其中，所述第二开关管和所述第四开关管为双栅开关管；

所述第二开关管的第二栅极和第一栅极连接PD节点，所述第二开关管的第一端连接所述输出端口，所述第二开关管的第二端连接所述低电平输入端；

所述第四开关管的第二栅极和第一栅极连接所述PD节点，所述第四开关管的第一端连接所述PU节点，所述第四开关管的第二端连接所述低电平输入端；

所述复位控制模块包括一个复位控制单元，所述复位控制单元包括第五开关管、第六开关管，其中，所述第六开关管为双栅开关管；

所述第五开关管的栅极连接第二时钟信号输入端，第二时钟信号的波形与第一时钟信号的波形相反，所述第五开关管的第一端连接高电平输入端，所述第五开关管的第二端连接所述PD节点；

所述第六开关管的第二栅极和第一栅极连接输入端口，所述第六开关管的第一端连接所述PD节点，所述第六开关管的第二端连接低电平输入端。

所述复位模块包括第二开关管和所述第四开关管，其中，所述第二开关管和所述第四开关管为双栅开关管；

所述第二开关管的第二栅极连接第一PD节点，所述第二开关管的第一栅极连接第二PD节点，所述第二开关管的第一端连接所述输出端口，所述第二开关管的第二端连接所述第一低电平输入端；

所述第四开关管的第二栅极连接所述第一PD节点，所述第四开关管的第一栅极连接所述第二PD节点，所述第四开关管的第一端连接所述PU节点，所述第四开关管的第二端连接所述第一低电平输入端；

所述复位控制模块包括第一复位控制单元和第二复位控制单元，所述第一复位控制单元包括第五开关管和第六开关管，所述第二复位控制单元包括第七开关管和第八开关管，其中，所述第六开关管和第八开关管为双栅开关管；

所述第五开关管的栅极连接第二时钟信号输入端，第二时钟信号的波形与第一时钟信号的波形相反，所述第五开关管的第一端连接高电平输入端，所述第五开关管的第二端连接所述第一PD节点；

所述第六开关管的第二栅极和第一栅极连接所述输入端口，所述第六开关管的第一端连接所述第一PD节点，所述第六开关管的第二端连接所述第一低电平输入端；

所述第七开关管的栅极连接所述第二时钟信号输入端，所述第七开关管的第一端连接所述高电平输入端，所述第七开关管的第二端连接所述第二PD节点；

所述第八开关管的第二栅极和第一栅极连接所述PU节点，所述第八开关管的第一端连接所述第二PD节点，所述第八开关管的第二端连接第二低电平输入端。

所述的移位寄存器单元还包括：

采样模块，所述采样模块自所述移位寄存器单元的输入端口接收输入信号，在输入信号控制下，将高电平信号发送至与其相连的输出模块；

输出模块，所述输出模块接收来自所述采样模块的高电平信号，在高电平信号的控制下，自所述移位寄存器单元的输出端口输出时钟信号。

所述采样模块包括第三开关管，所述第三开关管的栅极连接所述输入端口，所述第三开关管的第一端连接高电平输入端，所述第三开关管的第二端连接所述PU节点；

所述输出模块包括第一开关管，所述第一开关管的栅极连接所述PU节点，所述第一开关管的第一端连接第一时钟信号输入端，所述第一开关管的第二端连接所述输出端口。

所述第二低电平输入端的输入信号小于或等于所述第一低电平输入端的输入信号。

本发明第二方面提供了一种移位寄存器，包括n个级联的上述的移位寄存器单元，所述n为大于1的整数，其中，除了第一级移位寄存器单元的信号输入端连接起始信号外，其他的移位寄存器单元的信号输入端连接上一级移位寄存器单元的信号输出端。

本发明第三方面提供了一种显示装置，包括上述的移位寄存器。

在本实施例的技术方案中，提供了一种移位寄存器单元，该种移位寄存器单元中包括多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，其中至少一个放电开关管为双栅开关管。由于双栅开关管相对于单栅的开关管而言，具有更好的沟道电荷的控制能力，从而在工作时，可以产生更快的驱动电流，减小短沟道效应；同时，双栅开关管在停止工作后，其内部通过的漏电流远小于现在常用的单栅开关管，从而降低移位寄存器的功率，进一步的，还可提高移位寄存器的工作可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明中的双栅开关管的结构示意图；

图2为本发明中的移位寄存器单元的结构示意图；

图3为本发明中的移位寄存器单元的电路图一；

图4为本发明中的移位寄存器单元的电路图一对应的时序图；

图5为本发明中的移位寄存器单元的电路图二；

图6为本发明中的移位寄存器单元的电路图二对应的时序图；

图7为本发明中的双栅开关管的漏极电流和第二栅极电压（第一栅极电压不变）的变化关系图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

本发明实施例提供一种移位寄存器单元，该移位寄存器单元包括多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，至少一个所述放电开关管为双栅开关管。

在本发明中，图1为本发明中的双栅开关管的结构示意图，由图1可看出，该双栅开关管自下而上依次包括：基板11，第一栅极12（或第二栅极17），绝缘层13，有源层14，刻蚀阻挡层15，位于同一层的第一端16（源极或漏极）、第二栅极17（或第一栅极12）和第二端18（漏极或源极），以及钝化层19。可知，由于双栅开关管具有两个位置相对的栅极，当这两个栅极均处于通电的情况下，同时作用于双栅开关管内的电荷（通常为负电荷）的沟道，能够提供更好的沟道电荷的控制能力，从而在工作时，可以产生更快的驱动电流，减小短沟道效应；同时，双栅开关管在停止工作后，其内部通过的漏电流远小于现在常用的单栅开关管，从而降低移位寄存器的功率，进一步的，还可提高移位寄存器的工作可靠性。

结合图1可看出，为了进一步的提高双栅开关管的工作能力，可以在需要双栅开关管工作时，向双栅开关管的两个栅极提供稳定的正电压，使得该两个栅极同时工作，加快了双栅开关管内的电荷的沟道的开启的速度，同时给予电荷更好的引导能力，以提高其导电能力，从而提高响应速度；同时，在停止该双栅开关管工作时，向双栅开关管的两个栅极提供稳定的负电压，加快双栅开关管的沟道的关断的速度，同时提高了双栅开关管的阻止电荷的移动能力，以降低双栅开关管的漏电流，从而降低功耗。

在本实施例的技术方案中，提供了一种移位寄存器单元，该种移位寄存器单元中包括了多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，其中至少一个放电开关管为双栅开关管，由于双栅开关管相对于单栅的开关管而言，具有更好的沟道电荷的控制能力，从而在工作时，可以产生更快的驱动电流，减小短沟道效应；同时，双栅开关管在停止工作后，其内部通过的漏电流远小于现在常用的单栅开关管，从而降低移位寄存器的功率，进一步的，还可提高移位寄存器的工作可靠性。

实施例二

在实施例一的基础上，如图2所示，所述移位寄存器单元可划分为：

采样模块101，所述采样模块101自所述移位寄存器单元的输入端口接收输入信号，在输入信号控制下，将高电平信号发送至与其相连的输出模块；

输出模块102，所述输出模块接收来自所述采样模块的高电平信号，在高电平信号的控制下，自所述移位寄存器单元的输出端口输出时钟信号。

复位模块103，所述复位模块连接输出端口和PU节点，所述复位模块在所述输出端口输出输出信号后，复位所述移位寄存器单元内PU节点和所述输出端口的电平；

具体的，所述复位模块包括多个所述放电开关管，为了提高复位模块103的工作效率，其中，至少一个所述放电开关管为双栅开关管。

进一步的，所述移位寄存器单元还包括复位控制模块104，所述复位控制模块控制104所述复位模块。所述复位控制模块104包括至少一个复位控制单元，所述复位控制单元包括至少一个所述放电开关管，其中，所述放电开关管为双栅开关管。

以下，通过两个实施例来具体说明该移位寄存器单元的结构。以下两个实施例仅为本发明最优选的方案，并非用于限定本发明的保护范围。

在本发明的一个具体实施例中，如图3所示，该移位寄存器单元的结构可为：

所述采样模块101包括第三开关管T3，所述第三开关管T3的栅极连接所述输入端口INPUT，所述第三开关管T3的第一端连接VDD输入端，所述第三开关管T3的第二端连接所述PU节点；

所述输出模块102包括第一开关管T1，所述第一开关管T1的栅极连接所述PU节点，所述第一开关管T1的第一端连接第一时钟信号CLK输入端，所述第一开关管T1的第二端连接所述输出端口OUTPUT。

所述复位模块103包括第二开关管T2和第四开关管T4，其中，所述第二开关管T2和所述第四开关管T4为双栅开关管；

所述第二开关管T2的第二栅极和第一栅极连接PD节点，所述第二开关管T2的第一端连接所述输出端口OUTPUT，所述第二开关管T2的第二端连接VSS输入端；

所述第四开关管T4的第二栅极和第一栅极连接所述PD节点，所述第四开关管T4的第一端连接所述PU节点，所述第四开关管T4的第二端连接VSS输入端；

所述复位控制模块104包括一个复位控制单元1041，所述复位控制单元1041包括第五开关管T5、第六开关管T6，其中，所述第六开关管T6为双栅开关管；

所述第五开关管T5的栅极连接第二时钟信号CLKB输入端，所述第五开关管T5的第一端连接VDD输入端，所述第五开关管T5的第二端连接所述PD节点；

所述第六开关管T6的第二栅极和第一栅极连接输入端口INPUT，所述第六开关管T6的第一端连接所述PD节点，所述第六开关管T6的第二端连接VSS输入端。

综上所述，本实施例包括第二开关管T2、第四开关管T4和第六开关管T6三个放电开关管，其中，第二开关管T2和第四开关管T4的放电信号来自下拉PD节点，第六开关管T6的放电信号来自输入端口INPUT。

以下，将结合图4所示的时序图，来具体说明图3所示的移位寄存器单元的工作过程。

如图4所示，当来自移位寄存器单元的输入端口INPUT的信号为高电平时，所示移位寄存器单元进入采样阶段t1。在采样阶段t1内，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，则第三开关管T3、第五开关管T5导通，放电开关管中的第六开关管T6受到来自输入端口INPUT的放电信号的控制，同样导通。第三开关管T3的导通，使得来自输入端口INPUT的高电平信号输入至PU节点，使得PU节点的电平由上一个复位阶段t3时的低电平变为高电平，使得第一开关管T1导通，第一时钟信号CLK输入端连接至输出端口OUTPUT，由于此时的第一开关管T1的源极连接的第一时钟信号CLK输入端为低电平信号，故而对输出端口OUTPUT的低电平信号的改变不起作用；在采样阶段t1到来之前，PD节点的电压为高电平，第六开关管T6的导通，相当于PD节点直接接到VSS输入端上，使得PD节点的电平信号由上一个复位阶段t3时的高电平变为低电平，关断了第四开关管T4和第二开关管T2，保证了PU节点处于高电平状态，使得PU节点在输出阶段t2到来时能够驱动第一晶体管T1；第五开关管T5的导通对移位寄存器单元内部各节点的电平的变化无影响。

如图4所示，当来自输入端口INPUT的高电平信号变低后，该移位寄存器单元进入输出阶段t2。在输出阶段t2内，第一时钟信号CLK为高电平信号，第二时钟信号CLKB为低电平信号。此时第三开关管T3、第五开关管T5关断，PU节点维持高电平。PU节点的高电平，使得第一开关管T1导通，第一时钟信号CLK输入端仍然与输出端口OUTPUT连接，此时输出端口OUTPUT输出高电平。

需要说明的是，由于第一开关管T1内的栅极和源极之间形成电容，所以第一开关管T1的源极信号由低电平变为高电平时，使得第一开关管T1的栅极（即PU节点）的原本的电位也因耦合效应而升高，所以在图4中可看到，在刚进入输出阶段t2时，PU节点的电位有一个向上的突变。

如图4所示，在输出阶段t2后，随着第一时钟信号CLK回复低电平，第二时钟信号CLKB回复高电平。此时，第五开关管T5导通，则PD节点与VDD输入端连通，由低电平变为高电平，为放电开关管中的第四开关管T4和第二开关管T2提供了放电信号，导通了第四开关管T4和第二开关管T2，使得PU节点和输出端口OUTPUT连接到VSS输入端上，拉低了PU节点和输出端口OUTPUT的电平，使其回归采样阶段t1来临之前的低电平；同时，由于输入端口INPUT的电平为低电平，使得第六开关管T6仍然保持关断状态，则第五开关管T5的导通抬高的PD节点的高电平得以保持下去，直至下一个来自输入端口INPUT的高电平信号的来临。此即为移位寄存器单元的复位阶段t3。

需要说明的是，由图3可知，本实施例中的双栅开关管的第一栅极为顶栅，第二栅极为底栅。实际上，双栅开关管的第一栅极也可为底栅，则此时，第二栅极为顶栅。本发明实施例对此不进行限定。

优选的，所述开关管为薄膜晶体管，所述双栅开关管为双栅薄膜晶体管，其中的开关管或双栅开关管的第一端可为源极，第二端为漏极；也可第一端为漏极，第二端为源极。

进一步的，为了提高移位寄存器单元的工作可靠性，所述双栅薄膜晶体管优选为双栅氧化物薄膜晶体管，类似的，所述薄膜晶体管也可为氧化物薄膜晶体管。

氧化物薄膜晶体管即Oxide TFT背板技术，是与传统非晶硅TFT制程相近的背板技术，它将原本应用于非晶硅TFT的硅半导体材料部分置换成氧化物半导体来形成TFT半导体层，现在应用最广泛的氧化物半导体是铟镓锌氧化物。

氧化物TFT相对于非晶硅TFT具有制备温度低、迁移率高等优势，可应用于高频显示和高分辨率显示产品，且相对于低温多晶硅TFT制造领域具有设备投资成本低、运营保障成本低等优点。故而，本发明所提供的开关管和双栅开关管可分别选用氧化物薄膜晶体管和双栅氧化物薄膜晶体管。

另外，在实施例一中提到过——在停止该双栅开关管工作时，向双栅开关管的两个栅极提供稳定的负电压，可以降低双栅开关管的漏电流，从而降低整个移位寄存器单元的功耗。故而在本实施例中，所述VSS输入端的输入信号小于零。

为了进一步提高移位寄存器单元的响应速度，同时降低移位寄存器单元的功耗，可使得所述第一开关管T1、所述第三开关管T3和所述第五开关管T5中，至少有一个为双栅开关管，或将第一开关管T1、所述第三开关管T3和所述第五开关管T5均换为双栅开关管，若换成双栅开关管，第一开关管T1、第三开关管T3和第五开关管T5的第一栅极和第二栅极的连接方式可参考其余开关管，在此不再赘述。

需要说明的是，在本实施例中，所有双栅开关管的第一栅极和第二栅极的控制信号，即第一栅极和第二栅极都连接至同一节点或同一信号输入端，但实际上，所述第一栅极和第二栅极的控制信号也可以不同的，具体分析，详看下一实施例的说明。

在本发明的另一个具体实施例中，如图5所示，图5和图3的采样模块101和输出模块102相同，其不同点在于，图5中的复位模块103和复位控制模块104分别为：

所述复位模块103包括第二开关管T2和所述第四开关管T4，其中，所述第二开关管T2和所述第四开关管T4为双栅开关管；

所述第二开关管T2的第二栅极连接第一PD节点（即图5中的PDbg点），所述第二开关管T2的第一栅极连接第二PD节点（即图5中的PDtg点），所述第二开关管T2的第一端连接所述输出端口OUTPUT，所述第二开关管T2的第二端连接VSS1输入端；

所述第四开关管T4的第二栅极连接所述第一PD节点（即图5中的PDbg点），所述第四开关管T4的第一栅极连接所述第二PD节点（即图5中的PDtg点），所述第四开关管T4的第一端连接所述PU节点，所述第四开关管T4的第二端连接VSS1输入端；

所述复位控制模块104包括第一复位控制单元1042和第二复位控制单元1043，所述第一复位控制单元1042包括第五开关管T5和第六开关管T6，所述第二复位控制单元1043包括第七开关管T7和第八开关管T8，其中，所述第六开关管T6和第八开关管T8为双栅开关管；

所述第五开关管T5的栅极连接第二时钟信号CLKB输入端，如图6所示，第二时钟信号CLKB的波形与第一时钟信号CLK的波形相反，所述第五开关管T5的第一端连接VDD输入端，所述第五开关管T5的第二端连接所述第一PD节点；

所述第六开关管T6的第二栅极和第一栅极连接所述输入端口INPUT，所述第六开关管T6的第一端连接所述第一PD节点（即图5中的PDbg点），所述第六开关管T6的第二端连接所述VSS1输入端；

所述第七开关管T7的栅极连接所述第二时钟信号CLKB输入端，所述第七开关管T7的第一端连接所述VDD输入端，所述第七开关管T7的第二端连接所述第二PD节点（即图5中的PDtg点）；

所述第八开关管T8的第二栅极和第一栅极连接所述PU节点，所述第八开关管T8的第一端连接所述第二PD节点（即图5中的PDtg点），所述第八开关管T8的第二端连接VSS2输入端。

综上，本实施例中的放电开关管包括第二开关管T2、第四开关管T4、第六开关管T6和第八开关管T8，其中，第二开关管T2、第四开关管T4的放电信号来自第一PD节点和第二PD节点，第六开关管T6的放电信号来自输入端口INPUT，第八开关管的放电信号来自PU节点。

以下，将结合图6所示的时序图，来具体说明图5所示的移位寄存器单元的工作过程。

如图6所示，当来自移位寄存器单元的输入端口INPUT的信号为高电平时，所述移位寄存器单元进入采样阶段t1。在采样阶段t1内，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，则第三开关管T3、第五开关管T5和第七开关管T7导通，放电开关管中的第六开关管T6受到来自输入端口INPUT的放电信号的控制，同样导通。第三开关管T3的导通，使得来自输入端口INPUT的高电平信号输入至PU节点，使得PU节点的电平由上一个复位阶段t3时的低电平变为高电平，使得第一开关管T1导通，第一时钟信号CLK输入端连接至输出端口OUTPUT，由于此时的第一开关管T1的源极连接的第一时钟信号CLK输入端为低电平信号，故而对输出端口OUTPUT的低电平信号的改变不起作用；PU节点电平的升高，即为放电开关管中的第八开关管T8提供了放电信号，使得第八开关管T8导通，相当于将第二PD节点直接接到VSS2输入端，使得第二PD节点的电平信号由上一个复位阶段t3时的高电平变为低电平，同理，第六开关管T6的导通，使得第一PD节点的电平信号由上一个复位阶段t3时的高电平变为低电平，第一PD节点和第二PD节点的电平的共同降低，使得原本处于导通状态的第四开关管T4和第二开关管T2被关断，保证了PU节点处于高电平状态，使得PU节点在输出阶段t2到来时能够驱动第一晶体管T1。第五开关管T5的导通对移位寄存器单元内部各节点的电平的变化无影响。

需要说明的是，以上各个开关管状态以及各节点电平的变化为同一时刻的变化。

与图3对应的实施例不同的是，在图5对应的实施例中，第二开关管T2的第一栅极、第二栅极的连接点并不相同，第四开关管T4的第一栅极、第二栅极的连接点也不相同，而是分别连接至第一PD节点和第二PD节点，并且，第一PD节点和第二PD节点的低电平分别由VSS1和VSS2提供。如图7所示，若保持某一双栅开关管的第一栅极的电压不动，调整第二栅极的电压，可看出，当第二栅极的电压小于零时，该双栅开关管的截止电压增大，同时，漏极电流减小；当该双栅开关管的第二栅极的电压大于零时，该双栅开关管的截止电压减小，同时，漏极电流增大。则，第二开关管T2的第一栅极、第二栅极的连接点不同，第四开关管T4的第一栅极、第二栅极的连接点不同，使得第二开关管T2和第四开关管T4处于关断状态时，第二开关管T2、第四开关管T4的第一栅极和第二栅极接入的电压不同，以降低漏电流的大小。通过调节VSS1输入端和VSS2输入端的电位，可以尽可能地降低第二开关管T2和第四开关管T4处于关断状态下，内部流过的漏电流的大小，进一步减小了移位寄存器单元的功耗，提高了移位寄存器单元工作的可靠性。

如图6所示，当来自输入端口INPUT的高电平信号变低后，该移位寄存器单元进入输出阶段t2。在输出阶段t2内，第一时钟信号CLK为高电平信号，第二时钟信号CLK为低电平信号。此时第三开关管T3、第五开关管T5和第七开关管T7关断，PU节点维持高电平。PU节点的高电平，使得第一开关管T1导通，第一时钟信号CLK输入端仍然与输出端口OUTPUT连接，此时输出端口OUTPUT输出高电平。

需要说明的是，由于第一开关管T1内的栅极和源极之间形成电容，所以第一开关管T1的源极信号由低电平变为高电平时，使得第一开关管T1的栅极（即PU节点）的原本的电位也因耦合效应而升高，所以在图5中可看到，在刚进入输出阶段t2时，PU节点的电位有一个向上的突变。

如图6所示，在输出阶段t2后，随着第一时钟信号CLK回复低电平，第二时钟信号CLKB回复高电平。此时，第五开关管T5和第七开关管T7导通，则第一PD节点和第二PD节点与VDD输入端连通，由低电平变为高电平，为放电开关管中的第四开关管T4和第二开关管T2提供了放电信号，导通了第四开关管T4和第二开关管T2，使得PU节点和输出端口OUTPUT连接到VSS1输入端上，拉低了PU节点和输出端口OUTPUT的电平，使其回归采样阶段t1来临之前的低电平；PU节点电平的降低，关断了第八开关管T8，则第七开关管T7的导通，使得第二PD节点的电位上升至采样阶段t1来临前的高电位；同时，由于输入端口INPUT的电平为低电平，使得第六开关管T6仍然保持关断状态，则因为第五开关管T5的导通而抬高的第一PD节点的高电平得以保持下去，直至下一个来自输入端口INPUT的高电平信号的来临。此即为移位寄存器单元的复位阶段t3。

需要说明的是，由图5可知，本实施例中的双栅开关管的第一栅极为顶栅，第二栅极为底栅。实际上，双栅开关管的第一栅极也可为底栅，则此时，第二栅极为顶栅。本发明实施例对此不进行限定。

优选的，所述开关管为薄膜晶体管，所述双栅开关管为双栅薄膜晶体管，其中的开关管或双栅开关管的第一端可为源极，第二端为漏极；也可第一端为漏极，第二端为源极。

进一步的，为了提高移位寄存器单元的工作可靠性，所述双栅薄膜晶体管优选为双栅氧化物薄膜晶体管，类似的，所述薄膜晶体管也可为氧化物薄膜晶体管。

氧化物薄膜晶体管即Oxide TFT背板技术，是与传统非晶硅TFT制程相近的背板技术，它将原本应用于非晶硅TFT的硅半导体材料部分置换成氧化物半导体来形成TFT半导体层，现在应用最广泛的氧化物半导体是铟镓锌氧化物。

氧化物TFT相对于非晶硅TFT具有制备温度要求低，迁移率高等优势，可应用于高频显示和高分辨率显示产品，且相对于低温多晶硅TFT制造领域具有设备投资成本低、运营保障成本低等优点。故而，本发明所提供的开关管和双栅开关管可分别选用氧化物薄膜晶体管和双栅氧化物薄膜晶体管。

另外，在实施例一中提到过——在停止该双栅开关管工作时，向双栅开关管的两个栅极提供稳定的负电压，可以降低双栅开关管的漏电流，从而降低整个移位寄存器单元的功耗。故而在本实施例中，所述VSS1输入端和VSS2输入端的输入信号小于零，并且，为了更好地控制该移位寄存器单元，要求VSS2输入端的输入信号小于或等于VSS1输入端的输入信号，使得第四开关管T4和第二开关管T2内的漏电流尽可能地小，从而使得整个移位寄存器单元的功耗尽可能地低。

为了进一步提高移位寄存器单元的响应速度，同时降低移位寄存器单元的功耗，可使得所述第一开关管T1、所述第三开关管T3、所述第五开关管T5和所述第七开关管T7中，至少有一个为双栅开关管，或将第一开关管T1、所述第三开关管T3、所述第五开关管T5和所述第七开关管T7均换为双栅开关管，若换成双栅开关管，第一开关管T1、第三开关管T3、第五开关管T5和第七开关管T7的第一栅极和第二栅极的连接方式可参考其余开关管，在此不再赘述。

实施例三

本发明实施例提供一种移位寄存器，该移位寄存器包括n个级联的如实施例一、实施例二中的移位寄存器单元，所述n为大于1的整数，其中，除了第一级移位寄存器单元的信号输入端INPUT连接起始信号STV外，其他的移位寄存器单元的信号输入端INPUT连接上一级移位寄存器单元的信号输出端OUTPUT。

进一步的，本发明实施例还提供了一种显示装置，包括上述的移位寄存器。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，包括多个放电开关管，所述放电开关管的一端连接低电平输入端，在放电信号控制下，用于拉低另一端的高电平，其特征在于，至少一个所述放电开关管为双栅开关管。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述双栅开关管包括第一栅极和第二栅极，所述第一栅极和第二栅极的控制信号不相同。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，包括复位模块，所述复位模块连接输出端口和PU节点，所述复位模块在所述输出端口输出输出信号后，复位所述移位寄存器单元内PU节点和所述输出端口的电平；

所述复位模块包括多个所述放电开关管，其中，至少一个所述放电开关管为双栅开关管。

4.根据权利要求3所述的移位寄存器单元，其特征在于，还包括复位控制模块，所述复位控制模块控制所述复位模块；

所述复位控制模块包括至少一个复位控制单元，所述复位控制单元包括至少一个所述放电开关管，其中，所述放电开关管为双栅开关管。

5.根据权利要求4所述的移位寄存器单元，其特征在于，

所述复位模块包括第二开关管和第四开关管，其中，所述第二开关管和所述第四开关管为双栅开关管；

所述第二开关管的第二栅极和第一栅极连接PD节点，所述第二开关管的第一端连接所述输出端口，所述第二开关管的第二端连接所述低电平输入端；

所述第四开关管的第二栅极和第一栅极连接所述PD节点，所述第四开关管的第一端连接所述PU节点，所述第四开关管的第二端连接所述低电平输入端；

所述复位控制模块包括一个复位控制单元，所述复位控制单元包括第五开关管、第六开关管，其中，所述第六开关管为双栅开关管；

所述第五开关管的栅极连接第二时钟信号输入端，第二时钟信号的波形与第一时钟信号的波形相反，所述第五开关管的第一端连接高电平输入端，所述第五开关管的第二端连接所述PD节点；

所述第六开关管的第二栅极和第一栅极连接输入端口，所述第六开关管的第一端连接所述PD节点，所述第六开关管的第二端连接低电平输入端。

6.根据权利要求4所述的移位寄存器单元，其特征在于，

所述复位模块包括第二开关管和所述第四开关管，其中，所述第二开关管和所述第四开关管为双栅开关管；

所述第二开关管的第二栅极连接第一PD节点，所述第二开关管的第一栅极连接第二PD节点，所述第二开关管的第一端连接所述输出端口，所述第二开关管的第二端连接所述第一低电平输入端；

所述第四开关管的第二栅极连接所述第一PD节点，所述第四开关管的第一栅极连接所述第二PD节点，所述第四开关管的第一端连接所述PU节点，所述第四开关管的第二端连接所述第一低电平输入端；

所述复位控制模块包括第一复位控制单元和第二复位控制单元，所述第一复位控制单元包括第五开关管和第六开关管，所述第二复位控制单元包括第七开关管和第八开关管，其中，所述第六开关管和第八开关管为双栅开关管；

所述第五开关管的栅极连接第二时钟信号输入端，第二时钟信号的波形与第一时钟信号的波形相反，所述第五开关管的第一端连接高电平输入端，所述第五开关管的第二端连接所述第一PD节点；

所述第六开关管的第二栅极和第一栅极连接所述输入端口，所述第六开关管的第一端连接所述第一PD节点，所述第六开关管的第二端连接所述第一低电平输入端；

所述第七开关管的栅极连接所述第二时钟信号输入端，所述第七开关管的第一端连接所述高电平输入端，所述第七开关管的第二端连接所述第二PD节点；

所述第八开关管的第二栅极和第一栅极连接所述PU节点，所述第八开关管的第一端连接所述第二PD节点，所述第八开关管的第二端连接第二低电平输入端。

7.根据权利要求5或6所述的移位寄存器单元，其特征在于，还包括：

采样模块，所述采样模块自所述移位寄存器单元的输入端口接收输入信号，在输入信号控制下，将高电平信号发送至与其相连的输出模块；

输出模块，所述输出模块接收来自所述采样模块的高电平信号，在高电平信号的控制下，自所述移位寄存器单元的输出端口输出时钟信号。

8.根据权利要求7所述的移位寄存器单元，其特征在于，

所述采样模块包括第三开关管，所述第三开关管的栅极连接所述输入端口，所述第三开关管的第一端连接高电平输入端，所述第三开关管的第二端连接所述PU节点；

所述输出模块包括第一开关管，所述第一开关管的栅极连接所述PU节点，所述第一开关管的第一端连接第一时钟信号输入端，所述第一开关管的第二端连接所述输出端口。

9.根据权利要求6所述的移位寄存器单元，其特征在于，

所述第二低电平输入端的输入信号小于或等于所述第一低电平输入端的输入信号。

10.一种移位寄存器，其特征在于，包括n个级联的如权利要求1-9任一项所述的移位寄存器单元，所述n为大于1的整数，其中，除了第一级移位寄存器单元的信号输入端连接起始信号外，其他的移位寄存器单元的信号输入端连接上一级移位寄存器单元的信号输出端。

11.一种显示装置，其特征在于，包括如权利要求10所述的移位寄存器。

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