CN102682692B - 移位寄存器、驱动装置及显示器 - Google Patents
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Abstract
本发明涉及显示器件技术领域，提供了一种移位寄存器、驱动装置及显示器。本发明的移位寄存器包括：求值单元，在输入信号和第二时钟信号控制下，向信号输出端输出信号；复位控制单元，一端连接求值单元，在第一时钟信号和低电平信号控制下向复位单元输入控制信号；复位单元，在复位控制单元输入的控制信号和高电平信号的控制下，对信号输出端进行复位。本发明的移位寄存器在对输出端求值时能够快速对复位晶体管栅极充电使得复位晶体管及时关断，避免了复位晶体管和求值晶体管同时导通时产生的较大瞬态电流，降低功耗的同时保护了电路元件。本发明还利用输出电压反馈和输入管双栅技术，降低来自输入管漏电流的影响，降低了功耗、增强了稳定性。
Description
技术领域
本发明涉及显示器件技术领域，特别涉及一种移位寄存器、驱动装置及显示器。
背景技术
在LCD（Liquid Crystal Display，液晶显示）或OLED（OrganicLight-Emitting Diode，有机发光二极管）显示器件的使用过程中，通过驱动装置控制各行扫描线的扫描信号，实现逐行（或隔行）扫描。比如在有源驱动有机发光显示（Active Matrix OLED）中，各行的扫描线（scan line）和各列的数据线（data line）交叉构成了一个有源矩阵；一般采用逐行扫描的方法，依次打开各行的门管，将数据线上的电压传入像素驱动管，并转化为电流驱动OLED。
扫描线的驱动电路（即驱动装置）由移位寄存器(shift register)来实现，移位寄存器按照类型可分为动态移位寄存器和静态移位寄存器。通常动态移位寄存器的结构相对简单，需要较少数量的薄膜晶体管（TFT），但是其功耗较大，且工作频率带宽有限；静态移位寄存器需要较多的TFT器件，但是工作带宽大，功耗较低。随着显示面板尺寸的增大，行扫描驱动电路通常采用a-Si或p-Si的TFT晶体管实现并直接制作在面板之上，这样可以减少和外围驱动电路之间的互联，减小尺寸和成本。基于面板设计的行扫描驱动电路对速度要求不高，但是需要结构紧凑，占用面积小，因而多用动态移位寄存器来实现。此外传统的采用P型和N型互补的晶体管设计的移位寄存器，在工艺实现上比较复杂，成本很高（通常需要7~9层掩模板），因此基于面板的设计多采用仅使用N型或P型TFT构成的动态电路。在考量移位寄存器的性能时，要综合考虑功耗、可靠性和面积的因素，但是随着面板尺寸的逐渐增大，功耗和可靠性已成为更为重要的性能参数指标。
在行扫描移位寄存器中，每一级的移位寄存器的输出连接下一级移位寄存器的输入，并且各级移位寄存器都由来自外部的时钟信号线来控制，一般来说，由于时钟控制信号需要由外部的驱动IC定制提供，时钟数量越少，实现的难度越低，精度越高，但是移位寄存器本身的电路结构越复杂。而时钟数量越多，实现难度越大，精度越低，但是移位寄存器本身的电路结构相对简单。
在行扫描移位寄存器中，由于各级移位寄存器的输出端负载很大（一般几十个PF），驱动输出端的TFT尺寸一般设计较大，在对输出端求值或复位时，要避免复位晶体管和求值晶体管同时导通，产生较大的瞬态电流，这不仅会增大功耗，还有可能造成功能失效。此外，如果连接输入端的TFT管在导通至关断时产生的漏电流较大，则电路可能受漏电流影响，在求值阶段，使驱动管栅极电压出现非正常上升而意外关断，影响电路稳定性。
发明内容
（一）要解决的技术问题
针对上述缺点，本发明为了解决现有技术中移位寄存器瞬态电流过大造成的高功耗低可靠性的问题，提供了一种移位寄存器及相关器件，利用电容自举效应和上拉晶体管来避免复位晶体管和求值晶体管同时导通，避免了大的瞬态电流造成的功耗损失和对器件的冲击。
（二）技术方案
为了解决上述技术问题，本发明具体采用如下方案进行：
一方面，本发明提供一种移位寄存器，所述移位寄存器包括：求值单元，在输入信号和第二时钟信号控制下，向信号输出端输出信号；复位控制单元，一端连接求值单元，在第一时钟信号和低电平信号控制下向复位单元输入控制信号；复位单元，在复位控制单元输入的控制信号和高电平信号的控制下，对信号输出端进行复位。
优选地，还包括，信号输入单元，在输入信号和第一时钟信号控制下向求值单元和复位控制单元输入控制信号；
优选地，还包括，反馈单元，与求值单元、复位单元连接，并向信号输入单元输入控制信号。
优选地，所述求值单元包括求值晶体管和电容，所述求值晶体管栅极分别与所述复位控制单元以及信号输入单元相连、源极连接所述第二时钟信号、漏极与所述信号输出端相连，所述求值晶体管的栅极与漏极通过所述电容相连。
优选地，所述复位控制单元包括上拉晶体管和第三晶体管，所述上拉晶体管的栅极分别与所述求值晶体管的栅极以及所述信号输入单元相连、源极连接所述复位单元、漏极连接所述第一时钟信号；所述第三晶体管源极连接数字地电压VSS、栅极连接所述第一时钟信号、漏极连接所述上拉晶体管源极和所述复位单元。
优选地，所述复位单元包括复位晶体管，所述复位晶体管的栅极与所述上拉晶体管的源极相连、源极连接所述信号输出端、漏极连接工作电压VDD。
优选地，所述反馈单元包括：反馈晶体管，所述反馈晶体管的漏极和栅极同时连接所述信号输出端，源极与所述信号输入单元相连。
优选地，所述信号输入单元包括：双栅结构的第一晶体管和第二晶体管，所述第一晶体管的漏极与所述第二晶体管的源极连接至所述反馈晶体管的源极、所述第一晶体管的源极连接所述输入信号、所述第二晶体管的漏极连接所述求值晶体管及上拉晶体管的栅极、所述第一晶体管及第二晶体管的栅极同时连接所述第一时钟信号。
优选地，所述第一时钟信号与第二时钟信号为相位相反、占空比为50%的两时钟信号。
优选地，各个晶体管为P型薄膜晶体管。
另一方面，本发明还同时提供一种驱动装置，其特征在于，所述驱动装置包括多个级联的如上所述的移位寄存器，其中，第一级移位寄存器的输入端连接初始脉冲信号STV，随后每一级移位寄存器的输出端连接下一级移位寄存器的输入端，每一级移位寄存器连接的两个时钟信号为两个相位相反、占空比为50%的时钟信号、且相邻两级移位寄存器连接的两个时钟信号互为反相。
再一方面，本发明进一步提供一种显示器，其特征在于，所述显示器中包括如上所述的驱动装置。
（三）有益效果
本发明的移位寄存器在对输出端求值时，利用电容自举效应保持上拉晶体管栅极的低电平导通，从而快速对复位晶体管栅极充电使得复位晶体管及时关断，因而避免了复位晶体管和求值晶体管同时导通时产生的较大瞬态电流，降低功耗的同时保护了电路元件。
此外，本发明还利用输出电压反馈和输入管双栅技术，降低来自输入管漏电流的影响，降低了功耗、增强了稳定性。
附图说明
图1为本发明中移位寄存器的结构框图；
图2为依照本发明一种实施方式的移位寄存器的基本电路结构示意图；
图3为图2所示的移位寄存器工作时的电平时序图；
图4为本发明中驱动装置的基本电路结构示意图；
图5为本发明中驱动装置工作时的电平时序图；
图6为本发明的移位寄存器相对传统产品在求值、复位阶段的瞬态电流对比图；
图7为本发明的移位寄存器相对传统产品在N1点的电压变化对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明的移位寄存器包括求值单元、复位控制单元、复位单元、信号输入单元以及反馈单元。其中：
求值单元在输入信号和第二时钟信号控制下，向信号输出端输出信号。复位控制单元一端连接求值单元，在第一时钟信号和低电平信号控制下向复位单元输入控制信号。复位单元在复位控制单元输入的控制信号和高电平信号的控制下，对信号输出端进行复位。信号输入单元在输入信号和第一时钟信号控制下向求值单元和复位控制单元输入控制信号。反馈单元与求值单元、复位单元连接，并向信号输入单元输入控制信号。
求值单元包括求值晶体管和电容，求值晶体管栅极分别与复位控制单元以及信号输入单元相连、源极连接第二时钟信号、漏极与信号输出端相连，求值晶体管的栅极与漏极通过所述电容相连。复位控制单元包括上拉晶体管和第三晶体管，上拉晶体管的栅极分别与求值晶体管的栅极以及信号输入单元相连、源极连接所述复位单元、漏极连接所述第一时钟信号；第三晶体管源极连接数字地电压VSS、栅极连接所述第一时钟信号、漏极连接上拉晶体管源极和复位单元。复位单元包括复位晶体管，复位晶体管的栅极与上拉晶体管的源极相连、源极连接信号输出端、漏极连接工作电压VDD的源极相连、源极连接信号输出端、漏极连接工作电压VDD。
在本发明的移位寄存器中，采用了电容和上拉晶体管来避免复位晶体管和求值晶体管同时导通：在对输出端求值时，利用电容自举效应保持上拉晶体管栅极的低电平导通，从而快速对复位晶体管栅极充电使得复位晶体管及时关断，因而避免了复位晶体管和求值晶体管同时导通时产生的较大瞬态电流，降低功耗的同时保护了电路元件。
具体地，依照本发明一种实施方式的移位寄存器的电路结构如图2所示，该移位寄存器主要包括求值晶体管6、复位晶体管4以及上拉晶体管5；其中，上拉晶体管5的栅极连接求值晶体管6的栅极、源极连接复位晶体管4的栅极、漏极连接第一时钟信号CLK，求值晶体管6的栅极与漏极通过电容相连。特别地，连接在求值晶体管6的栅极与漏极之间的电容可以为实体电容8或者是求值晶体管6自身存在的栅漏寄生电容Cgd。在所述移位寄存器的求值阶段，通过连接在求值晶体管6的栅极与漏极之间的电容的自举效应，保持所述上拉晶体管5的栅极的低电平，使所述上拉晶体管5导通来及时关断所述复位晶体管4。
此外，在图2所示的移位寄存器中，信号输入单元包括双栅结构的第一晶体管1和第二晶体管2，反馈单元包括反馈晶体管7，所述第一晶体管1的漏极与所述第二晶体管2的源极连接至所述反馈晶体管7的源极、所述第一晶体管1的源极连接所述移位寄存器的输入端IN、所述第二晶体管2的漏极连接求值晶体管6及上拉晶体管5的栅极、所述第一晶体管1及第二晶体管2的栅极同时连接第一时钟信号CLK，所述反馈晶体管7的漏极和栅极同时连接所述移位寄存器的输出端OUT。通过上述结构，在求值阶段，本发明的移位寄存器还可以利用反馈晶体管7反馈输出端OUT电压至第一晶体管1的漏极与第二晶体管2的源极，减小输入端IN通过第二晶体管2到求值晶体管6的栅极的泄露电流。这样，还可减少输入端泄露电流对电路的影响，避免求值阶段驱动管（求值晶体管2）栅极电压出现非正常上升，维持了电路的稳定性。
下面结合图2，对本发明的移位寄存器的结构做完整的说明。在图2所示的电路结构中，本发明的移位寄存器主要包括7个晶体管，受到两个极性相反的时钟控制。其中，第一晶体管1和第二晶体管2为双栅结构的晶体管，第一晶体管1的源漏极分别接输入端IN和第三电路节点N3、栅极受第一时钟CLK控制，第二晶体管2的源漏极分别连接第三电路节点N3和第一电路节点N1、栅极受第一时钟CLK控制，求值晶体管6的源漏极分别连接第二时钟CLKB和输出端OUT、栅极连接第一电路节点N1，上拉晶体管5的源漏极分别连接第一时钟CLK和第二电路节点N2，第三晶体管3的源漏极分别连接第二电路节点N2和数字地电压VSS、栅极受第一时钟CLK控制，复位晶体管4的源漏极分别连接电源电压VDD和输出端OUT、栅极连接第二电路节点N2，反馈晶体管7的源漏极分别连接输出端OUT和第三电路节点N3、栅极连接输出端OUT。其中，所述第一电路节点N1为第二晶体管2的漏极、求值晶体管6的栅极和漏极、以及上拉晶体管5的栅极的连接点，求值晶体管6的漏极还同时连接反馈晶体管7的栅极和漏极、输出端OUT、以及复位晶体管4的源极；所述第二电路节点N2为上拉晶体管5的源极、第三晶体管3的漏极、以及复位晶体管4的栅极的连接点；所述第三电路节点N3为第一晶体管1的漏极、第二晶体管6的源极、以及反馈晶体管7的源极的连接点。
本发明的移位寄存器利用第一电路节点N1点在求值阶段的低电平导通上拉晶体管5及时关断复位晶体管4。因为在该阶段，当求值晶体管6尺寸足够大时，其自身存在一个Cgd寄生电容（栅漏电容），会保持第一电路节点N1点的电压一段时间，由于电容自举的效应使得N1点电压要低于第一时钟CLK的低电平，约为VSS-VDD，因此上拉晶体管5的栅源电压Vgs=VSS-2VDD，保证了较大的开态电流，从而可快速对第二电路节点N2点充电，及时关断复位晶体管4。为了保证在N1点的电容自举效应，可以在求值晶体管6的漏极到栅极（即N1点）之间接入一个电容8，以代替求值晶体管6的Cgd寄生电容的效用。
此外，在求值阶段，还同时利用反馈晶体管7反馈输出端OUT电压至双栅结构的第一晶体管1和第二晶体管2的中间点N3，减小第二晶体管2的泄露电流，避免N1点电压被输入充电过高，减小漏电流对电路的影响。
具体地，本发明的移位寄存器中所有晶体管1~7都为低电平开启，高电平关断，晶体管优选为TFT晶体管。在本发明的移位寄存器中，一个完整的工作周期中各信号电平时序如图3所示：
初始状态下两时钟信号CLK和CLKB都为低电平，输入端IN为高电平，则晶体管1、2、3、4开启，晶体管5、6、7关断，内部节点N1为高电平，N2为低电平，输出端OUT高电平。
当CLK为低，CLKB为高，IN为高时，晶体管1、2、3、4开启，晶体管5、6、7关断，内部节点N1为高电平，N2为低电平，输出OUT高电平。
当CLK为高，CLKB为低，IN为高时，晶体管4开启，晶体管1、2、3、5、6、7关断，内部节点N1为高电平，N2为低电平，输出OUT高电平。
当CLK为低，CLKB为高，IN为低时，是移位寄存器的预冲阶段，此时晶体管1、2开启，传输低电平到N1点，对电容8充电，此时晶体管6导通，传输CLKB高电平到输出端OUT，同时晶体管5导通使得N2点变低，导通晶体管4，与此同时晶体管3被CLK导通，进而开启晶体管4，传输高电平到输出端。此时晶体管7关断。
当CLK为高，CLKB为低，IN为高时，是移位寄存器的求值阶段，此时晶体管1、2关断，N1点浮空，此时CLKB变低，在预冲阶段储存在电容8上的两端电压差使得节点N1电压下降，使晶体管6完全导通，传输低电平到输出端而没有阈值损失。与此同时，晶体管5导通，对N2点充电至高电平，关断晶体管4，晶体管3被CLK高电平关断，切断可能产生的直流通路。同时晶体管7导通，传输低电平到N3点，减小晶体管2的漏电流，避免输入IN的高电平通过晶体管1、2的泄露电流对N1点充电，影响晶体管6的打开。
接下来当CLK为低，CLKB为高，IN为高时，是移位寄存器的复位阶段，此时晶体管1、2导通，N1点被充电至高电平，关断晶体管5、6，晶体管3被CLK导通，对N2放电至低电平，同时导通晶体管4，对输出端OUT复位，同时晶体管7关断。
更进一步地，可以由上述移位寄存器N级连接构成驱动装置，N为显示器件中扫描线的行数。驱动装置的结构如图4所示，在图4中，该驱动装置由N个移位寄存器连接构成，每个移位寄存器接收两个相位相反、占空比为50%的时钟信号XCLK、XCLKB，此外还接收高电平信号VDD、以及输入信号IN，其输出为OUT。其中第一个移位寄存器的输入连接初始脉冲信号STV，为低电平有效，每一个移位寄存器的输出连接下一个移位寄存器的输入，同时相邻两个移位寄存器的时钟控制信号互为反相，比如第一级移位寄存器的CLK输入端连接外部时钟XCLK，CLKB输入端连接外部时钟XCLKB，则与其相邻的第二级移位寄存器的CLK输入端就连接外部时钟XCLKB，CLKB输入端连接外部时钟XCLK。
该驱动装置工作时的电平时序如图5所示，两时钟信号XCLK、XCLKB持续提供相位相反、占空比为50%的时钟信号电平，在初始脉冲信号STV的作用下，各级移位寄存器依次产生输出电平信号将各行扫描线上的门管打开，使得数据线上的电压传入该行的像素驱动管，并转化为电流驱动像素单元产生显示，最终实现了逐行扫描。
本发明利用电容自举产生的内部节点低电平使上拉晶体管导通来加速对复位管栅极电位的充电速度，消除移位寄存器的内部节点浮空状态，使之快速复位，达到消除直流通路，降低瞬态电流，节省成本的技术效果。同时利用输出电压反馈和输入管双栅技术，降低来自输入管漏电流的影响，从而解决了传统设计的高功耗、低可靠性和高成本等问题。
采用本发明的方案可大大降低动态功耗。如图6所示，在求值、复位阶段，瞬态电流（实线表示）都大大低于传统的结构（虚线表示）。本发明还可以有效抑制N1点在求值阶段的电压上升，提高稳定性，如图7所示，本发明的方案在N1点的电压（点状虚线所示）较传统结构（线段虚线所示）也有了明显改善。
此外，采用本发明的方案还可节省面积并降低驱动信号的设计复杂度，所有寄存器的共用信号为两个相位相反、占空比为50%的时钟信号XCLK、XCLKB，高电平信号VDD，采用了较少的时钟和低电平信号，在布线面积上占有优势，并且无需复杂的时钟信号产生电路。如果只使用求值晶体管6自身的Cgd寄生电容（即不采用额外的电容8）还可进一步节省面积。
本发明移位寄存器的薄膜晶体管采用P型晶体管，当然，也可以采用N型薄膜晶体管实现，通过变换信号输入可以实现。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的实际保护范围应由权利要求限定。
Claims (10)
1.一种移位寄存器，其特征在于，所述移位寄存器包括：
求值单元，在输入信号和第二时钟信号控制下，向信号输出端输出信号；
复位控制单元，一端连接求值单元，在第一时钟信号和低电平信号控制下向复位单元输入控制信号；
复位单元，在复位控制单元输入的控制信号和高电平信号的控制下，对信号输出端进行复位；
还包括信号输入单元和反馈单元，信号输入单元在输入信号和第一时钟信号控制下向求值单元和复位控制单元输入控制信号，反馈单元与求值单元、复位单元连接，并向信号输入单元输入控制信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述求值单元包括求值晶体管和电容，所述求值晶体管栅极分别与所述复位控制单元以及信号输入单元相连、源极连接所述第二时钟信号、漏极与所述信号输出端相连，所述求值晶体管的栅极与漏极通过所述电容相连。
3.根据权利要求2所述的移位寄存器，其特征在于，所述复位控制单元包括上拉晶体管和第三晶体管，所述上拉晶体管的栅极分别与所述求值晶体管的栅极以及所述信号输入单元相连、源极连接所述复位单元、漏极连接所述第一时钟信号；所述第三晶体管源极连接数字地电压VSS、栅极连接所述第一时钟信号、漏极连接所述上拉晶体管源极和所述复位单元。
4.根据权利要求3所述的移位寄存器，其特征在于，所述复位单元包括复位晶体管，所述复位晶体管的栅极与所述上拉晶体管的源极相连、源极连接所述信号输出端、漏极连接工作电压VDD。
5.根据权利要求4所述的移位寄存器，其特征在于，所述反馈单元包括：反馈晶体管，所述反馈晶体管的漏极和栅极同时连接所述信号输出端，源极与所述信号输入单元相连。
6.根据权利要求5所述的移位寄存器，其特征在于，所述信号输入单元包括：双栅结构的第一晶体管和第二晶体管，所述第一晶体管的漏极与所述第二晶体管的源极连接至所述反馈晶体管的源极、所述第一晶体管的源极连接所述输入信号、所述第二晶体管的漏极连接所述求值晶体管及上拉晶体管的栅极、所述第一晶体管及第二晶体管的栅极同时连接所述第一时钟信号。
7.根据权利要求1-6任一项所述的移位寄存器，其特征在于，所述第一时钟信号与第二时钟信号为相位相反、占空比为50％的两时钟信号。
8.根据权利要求2-6任一项所述的移位寄存器，其特征在于，所述求值晶体管、上拉晶体管、第三晶体管、复位晶体管、反馈晶体管、第一晶体管、第二晶体管为P型薄膜晶体管。
9.一种驱动装置，其特征在于，驱动装置包括多个级联的权利要求1至8中任一项所述移位寄存器，其中，第一级移位寄存器的输入端连接初始脉冲信号STV，随后每一级移位寄存器的输出端连接下一级移位寄存器的输入端，每一级移位寄存器连接的两个时钟信号为两个相位相反、占空比为50％的时钟信号、且相邻两级移位寄存器连接的两个时钟信号互为反相。
10.一种显示器，其特征在于，包括如权利要求9所述的驱动装置。
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