CN102646387B - 移位寄存器及行扫描驱动电路 - Google Patents

Abstract

本发明提供一种移位寄存器，包括第一薄膜晶体管、作为求值晶体管的第二薄膜晶体管、第四薄膜晶体管、作为复位晶体管的第五薄膜晶体管、第一电容和复位电压控制单元，其中，复位电压控制单元用于对第五薄膜晶体管的栅极电压进行控制，以使得当第一时钟信号输入端输入信号为低电平、第二时钟信号输入端输入信号为高电平、信号输入端输入信号为高电平时将第五薄膜晶体管的栅极电压拉低至与低电压信号输入端输入的电压相当的低电平。相应地，提供一种采用该移位寄存器的行扫描驱动电路。本发明所提供的移位寄存器的阈值电压损失小，可使复位晶体管在复位阶段提供足够大的电流，从而使得该移位寄存器甚至在高阈值电压的TFT制程中也可正常工作。

Description

移位寄存器及行扫描驱动电路

技术领域

本发明涉及平板显示技术领域，尤其涉及一种用于有源矩阵液晶显示器或有机发光显示器的移位寄存器及包括多级该移位寄存器的行扫描驱动电路。

背景技术

在有源矩阵（Active Matrix，简称AM）液晶显示器（LiquidCrystal Display，简称LCD）或有机发光二极管（OrganicLight-Emitting Diode，简称OLED）显示器中，各行的扫描线（scanline）和各列的数据线（data line）交叉构成了一个有源矩阵。在实际电路驱动中，一般采用逐行扫描的方法。以图1所示的AM OLED为例，行扫描驱动电路（未示出）依次发出各行的行扫描驱动信号（Vseli）打开各行像素的门管，数据驱动电路（未示出）将数据线上的电压（Vdataj）传入像素驱动管，并转换为电流驱动OLED发光显示。

通常行扫描驱动电路由移位寄存器(shift register)级联来实现，每一级移位寄存器的输出连接各行像素的门管。移位寄存器按照类型可分为动态移位寄存器和静态移位寄存器。通常动态移位寄存器的结构相对简单，需要较少数量的薄膜晶体管（TFT），但是它的功耗较大，且工作频率带宽有限。静态移位寄存器需要较多的TFT器件，但是工作带宽大，功耗较低。随着显示面板尺寸的增大，行扫描驱动电路通常采用a-Si或p-Si的TFT晶体管实现并直接制作在面板之上，这样可以减少和外围驱动电路之间的互联，减小尺寸和成本。基于面板设计的行扫描驱动电路对速度要求不高，但是需要结构紧凑，占用面积小，因此它多用动态移位寄存器来实现。此外传统的采用PMOS和NMOS晶体管设计的移位寄存器，在工艺实现上比较复杂，成本很高（通常需要7～9层掩模板），并且瞬态电流较大，因此基于面板的设计多采用仅使用NMOS或PMOS的动态电路。在考量移位寄存器的性能时，要综合考虑电源电压、功耗、可靠性和面积的因素，但是随着面板尺寸的逐渐增大，功耗和可靠性已成为更为重要的性能参数指标。通常，由于材料和膜厚的原因，基于非晶硅和低温多晶硅工艺的晶体管的阈值电压Vth（绝对值）都比较大，这使得移位寄存器的电源电压和功耗都比较大。

在行扫描驱动电路中，每一级的移位寄存器的输出连接下一级移位寄存器的输入，并且各级移位寄存器都由来自外部的时钟信号线来控制。在每一级移位寄存器中，在对输出端求值（即置位）时，通常采用电容自举的方法，避免阈值损失，而在对输出端复位时通常用一个上拉管实现（PMOS情况下）。由于各级移位寄存器的输出端负载很大（一般几十个PF），驱动输出端的TFT尺寸一般设计较大，在对输出端求值或复位时，要避免复位晶体管和求值晶体管同时导通，产生较大的瞬态电流，这不仅会增大功耗，还有可能造成功能失效。同时，在复位时也要考虑阈值损失的问题，如果阈值电压Vth（绝对值）太大而造成阈值损失太大可能造成移位寄存器无法复位，并且在每一行的移位寄存器单元完成复位后要保持输出至少在一个场扫描周期内稳定。

在诸如专利US6845140和US6690347中，采用双时钟控制的移位寄存器，其输出端的复位需要下一个移位寄存器的输出来触发，这种方法增加了每个移位寄存器输出端的负载，加大了版图设计时布线的复杂度，并且由于输出端的延时，会造成相邻两行的行扫描驱动信号发生交叠，或者由于某一行的移位寄存器发生缺陷时，造成整个面板行扫描器工作异常。更好的方法是应该由外部时钟来精确控制输出的求值和复位时间，避免误操作。

在诸如专利US7679597中，通过连接在输出端和复位晶体管M5栅极之间的反馈管M4来实现复位晶体管M5的自动关断（如图2所示）。其原理如下，求值时，输出为低，M4管开启，此时CK1为高，关断M5管，切断来自电源电压VDD的直流通路；复位时，CK1为低，M3管打开，M5管导通，对输出端充电。这种结构虽然简单，但是在复位时，M3管和M5管要同时导通，这样就存在两个相加的阈值损失，这样的设计或者要保证VDD电压足够高，这也使功耗变大，再或者只能用在低阈值的工艺中。其实，最简单的设计是让CK1直接控制N3节点，这样连接后可以减少一个阈值损失，但这样做的后果是使输出端out在一半的时钟周期中是浮空的，抗干扰能力变差。

在奇晶光电股份有限公司的产品C0240QGL中，采用了图3a所示的驱动电路，其时序图见图3b所示。该电路采用两反相时钟控制，反馈管M5连接在输出端和VDD之间。这种设计除了在复位时有两个相加的阈值损失外，在求值过程中，出现瞬间直流通路。阈值电压绝对值大将使M1管与M2管出现较长时间强强竞争。如果M5管的阈值电压绝对值较小，那么在M2管下拉一个较小电压时，平衡就将打破，输出端由高变低。相反，如果M5管的阈值电压绝对值很大，那么M2管必须下拉至少一个阈值电压绝对值，平衡才能打破，输出端才能由高变低。而此过程已经出现相当大的电流，电路状态也变得不可靠。

综上所述，目前已有的移位寄存器均存在在求值阶段或复位阶段阈值电压损失大的问题。对于高阈值电压的TFT制程，这样的移位寄存器很可能在复位阶段无法为其复位晶体管提供足够低的栅极电压以使复位晶体管提供足够大的电流，从而导致移位寄存器无法复位，造成电路失效。虽然可以通过提高移位寄存器的电源电压VDD，但是这样会使电路功耗增大。

发明内容

为了解决上述问题，本发明提供一种移位寄存器及包括该移位寄存器的行扫描驱动电路，该移位寄存器的阈值电压损失小，可在复位阶段为其复位晶体管提供足够低的栅极电压，以使复位晶体管提供足够大的电流，从而使得该移位寄存器甚至在高阈值电压的TFT制程中也可正常工作。

为了实现以上目的，本发明提供的移位寄存器包括：第一薄膜晶体管，其栅极与第一时钟信号输入端连接，其源极与信号输入端连接；第二薄膜晶体管，其栅极与第一薄膜晶体管的漏极连接，其漏极与信号输出端连接，其源极与第二时钟信号输入端连接，其中，第二时钟信号输入端输入的时钟信号与第一时钟信号输入端输入的时钟信号互为反相；第四薄膜晶体管，其栅极与第一薄膜晶体管的漏极连接，其漏极与高电压信号输入端连接，其源极与复位电压控制单元连接；第五薄膜晶体管，其栅极连接至第四薄膜晶体管的源极与复位电压控制单元的连接点，其漏极与高电压信号输入端连接，其源极与信号输出端连接；第一电容，其连接在信号输出端和第二薄膜晶体管的栅极之间；复位电压控制单元，其分别与低电压信号输入端和第五薄膜晶体管的栅极、第四薄膜晶体管的源极连接，用于对第五薄膜晶体管的栅极电压进行控制，以使得当第一时钟信号输入端输入信号为低电平、第二时钟信号输入端输入信号为高电平、信号输入端输入信号为高电平时将第五薄膜晶体管的栅极电压拉低至与低电压信号输入端输入的电压相当的低电平；其中，所述复位电压控制单元包括：第三薄膜晶体管，其栅极与电荷泵单元连接，其漏极分别与第四薄膜晶体管的源极和第五薄膜晶体管的栅极连接，其源极与低电压信号输入端连接；和电荷泵单元，其分别与第三薄膜晶体管的栅极和低电压信号输入端连接，用于在预定时间使第三薄膜晶体管的栅极电压降至这样的电压，该电压使得当第一时钟信号输入端输入信号为低电平、第二时钟信号输入端输入信号为高电平、信号输入端输入信号为高电平时第五薄膜晶体管的栅极电压被第三薄膜晶体管拉低至与低电压信号输入端输入的电压相当的低电平。

优选地，所述电荷泵单元包括：第六薄膜晶体管，其源极与低电压信号输入端连接，其栅极与其源极连接，其漏极与第三薄膜晶体管的栅极连接；和第七薄膜晶体管，其栅极分别与第三薄膜晶体管的栅极和第六薄膜晶体管的漏极连接，其漏极与第一时钟信号输入端连接，其源极与其漏极连接。

优选地，所述第三薄膜晶体管的沟道宽长比远小于第四薄膜晶体管的沟道宽长比。

优选地，在第二薄膜晶体管的尺寸足够大以至于其寄生电容足以保持第二薄膜晶体管的栅极电压的情况下，省略第一电容。

优选地，所述薄膜晶体管全部为低电平导通的P型薄膜晶体管或者全部为高电平导通的N型薄膜晶体管。

相应地，本发明提供一种行扫描驱动电路，包括级联的权利要求1-5中的任何一个所述的移位寄存器，第一个移位寄存器的信号输入端与初始脉冲信号输出端连接，其余移位寄存器的信号输入端与上一级的移位寄存器的信号输出端连接，相邻两个移位寄存器的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。

本发明所提供的移位寄存器能在复位阶段为其复位晶体管提供足够低的栅极电压，这样不但可保证在复位阶段复位晶体管可提供足够大的电流，从而保证复位在较短时间内完成，也可保证在整个场扫描周期输出稳定的高电平。因此，与现有的移位寄存器相比，本发明所提供的移位寄存器可以适当降低电源电压，而且更适合于用在高阈值电压（绝对值）的TFT制程中。

附图说明

图1是现有技术的有源矩阵OLED的结构图；

图2是专利US7679597所公开的移位寄存器的电路图；

图3a和图3b分别是产品C0240QGL的移位寄存器的电路图和时序图；

图4是本发明的移位寄存器的示例性结构图；

图5a和图5b分别是本发明实施例的移位寄存器的示例性电路图和时序图；

图6a和图6b分别是本发明的行扫描驱动电路的结构图和时序图；

图7a至图7c分别是示出图5a所示行扫描驱动电路、专利US7679597所公开的行扫描驱动电路和产品C0240QGL的行扫描驱动电路的仿真输出电压和内部节点电压的曲线图；

图8是本发明可采用的通用电荷泵的结构图。

具体实施方式

以下，将参照附图和实施例对本发明进行详细描述。

图4是本发明实施例的移位寄存器的示例性结构图。如图4所示，该移位寄存器包括第一薄膜晶体管1、第二薄膜晶体管2、第四薄膜晶体管4、第五薄膜晶体管5、第一电容8和复位电压控制单元。

其中，第一薄膜晶体管1的栅极与第一时钟信号输入端（CLK）连接，其源极与信号输入端（IN）连接。第二薄膜晶体管2为求值晶体管，其栅极与第一薄膜晶体管1的漏极连接，其漏极与信号输出端（OUT）连接，其源极与第二时钟信号输入端（CLKB）连接，其中，第二时钟信号输入端（CLKB）输入的时钟信号与第一时钟信号输入端（CLK）输入的时钟信号互为反相。第四薄膜晶体管4的栅极与第一薄膜晶体管1的漏极连接，其漏极与高电压信号输入端（VDD）连接，其源极与复位电压控制单元连接。第五薄膜晶体管5为复位晶体管，其栅极连接至第四薄膜晶体管的源极与复位电压控制单元的连接点，其漏极与高电压信号输入端（VDD）连接，其源极与信号输出端（OUT）连接。第一电容8接在信号输出端（OUT）和第二薄膜晶体管2的栅极之间。复位电压控制单元分别与低电压信号输入端（VSS）和第五薄膜晶体管5的栅极、第四薄膜晶体管4的源极连接，用于对第五薄膜晶体管5的栅极电压进行控制，以使得当第一时钟信号输入端（CLK）输入信号为低电平、第二时钟信号输入端（CLKB）输入信号为高电平、信号输入端（IN）输入信号为高电平时将第五薄膜晶体管5的栅极电压拉低至与低电压信号输入端（VSS）输入的电压相当的低电平。

如图4所示，复位电压控制单元进一步包括第三薄膜晶体管3和电荷泵单元10。其中，第三薄膜晶体管3的栅极与电荷泵单元10连接，其漏极分别与第四薄膜晶体管4的源极和第五薄膜晶体管5的栅极连接，其源极与低电压信号输入端（VSS）连接。电荷泵单元10分别与第三薄膜晶体管3的栅极和低电压信号输入端（VSS）连接，用于在预定时间使第三薄膜晶体管3的栅极电压降至这样的电压，该电压使得当第一时钟信号输入端（CLK）输入信号为低电平、第二时钟信号输入端（CLKB）输入信号为高电平、信号输入端（IN）输入信号为高电平时第五薄膜晶体管5的栅极电压被第三薄膜晶体管3拉低至与低电压信号输入端（VSS）输入的电压相当的低电平。也就是说，利用电荷泵的方法来得到较低的复位电压，从而使得该移位寄存器即使在高阈值电压的TFT制程中也可正常工作。在实际电路工作过程中，第三薄膜晶体管3工作在线性区，相当于电阻。

图5a示出了电荷泵单元10的一种实现结构。如图5a所示，电荷泵单元10包括第六薄膜晶体管6和第七薄膜晶体管7。其中，第六薄膜晶体管6连接成二极管形式，具体来讲，其源极与低电压信号输入端（VSS）连接，其栅极与其源极连接，其漏极与第三薄膜晶体管3的栅极连接。第七薄膜晶体管7连接成MOS电容，具体来讲，其栅极分别与第三薄膜晶体管3的栅极和第六薄膜晶体管6的漏极连接，其漏极与第一时钟信号输入端（CLK）连接，其源极与其漏极连接。

这里指出，在本实施例中，第一薄膜晶体管1至第七薄膜晶体管7都为低电平开启，高电平关断。其中，第一薄膜晶体管1、第二薄膜晶体管2、第四薄膜晶体管4、第五薄膜晶体管5工作在开关状态，第三薄膜晶体管3工作在线性区相当于电阻，第六薄膜晶体管6连接二极管形式，第七薄膜晶体管7连接成MOS电容。

图5b是图5a所示电路图的时序图。

如图5b所示，初始状态下CLK和CLKB都为低电平，输入IN为高电平，则第一薄膜晶体管1开启，第二薄膜晶体管2和第四薄膜晶体管4关断，内部节点N1为高电平，N3为低电平，若阈值电压较高，N2暂为不定态，随着时钟的到来，二极管连接的第六薄膜晶体管6把正电荷引入VSS，N3最低约为2VSS-VDD+Vth，N3变为低电平，第五薄膜晶体管5输出高电平，移位寄存器完成初始化。

当CLK为低，CLKB为高，IN为高时，第一薄膜晶体管1和第五薄膜晶体管5开启，第二薄膜晶体管2和第四薄膜晶体管4关断，内部节点N1为高电平，N2、N3为低电平，输出高电平。

当CLK为高，CLKB为低，IN为高时，第五薄膜晶体管5开启，第一薄膜晶体管1、第二薄膜晶体管2、第四薄膜晶体管4关断，内部节点N1为高电平，N2、N3为低电平，输出高电平。

当CLK为低，CLKB为高，IN为低时，是移位寄存器的预充阶段，此时第一薄膜晶体管1开启，传输低电平到N1点，对第一电容8充电。

当CLK为高，CLKB为低，IN为高时，是移位寄存器的求值阶段，此时第一薄膜晶体管1关断，N1点浮空，此时CLKB变低，在预充阶段储存在第一电容8上的两端电压差使得节点N1电压下降，使第二薄膜晶体管2完全导通，传输低电平而没有阈值损失。与此同时，CLKB变低后，第四薄膜晶体管4打开，N2点被拉为高电平，关断第五薄膜晶体管5，切断来自VDD的直流通路。

接下来当CLK为低，CLKB为高，IN为高时，是移位寄存器的复位阶段，此时第一薄膜晶体管1导通，N1点被充电至高电平，关断第二薄膜晶体管2和第四薄膜晶体管4，而N2被工作在线性区相当于电阻的第三薄膜晶体管3拉至低电平VSS，这样第五薄膜晶体管5导通，把信号输出端OUT充电为高电平。

最后当CLK为高，CLKB为低，IN为高时，第一薄膜晶体管1关断，N1点维持高电平，第二薄膜晶体管2和第四薄膜晶体管4都关断，而N2点维持低电平，导通第五薄膜晶体管5，输出维持为高。

该方案主要特点是增加了工作在线性区相当于电阻的第三薄膜晶体管3、连接成二极管形式的第六薄膜晶体管6，相当于MOS电容的第七薄膜晶体管7。第六薄膜晶体管6和第七薄膜晶体管7组成简单的电荷泵，薄膜晶体管7的栅和源漏形成电容，当CLK上升沿到来时，二极管连接的薄膜晶体管6使得N3点钳位在VSS+Vth，当CLK下降沿到来时，N3点得到约2VSS-VDD+Vth的低电压，从而使N2点可以降低至VSS，这样不但保证了在复位阶段第五薄膜晶体管5能提供足够的电流，也保证了在整个场扫描周期输出为稳定的高电平。

此外，如果没第六薄膜晶体管6和第七薄膜晶体管7组成简单的电荷泵，而将复位信号直接加在N3点上，那么由于第三薄膜晶体管3的阈值电压存在，N2点不可能降到VSS，而是比VSS高出第三薄膜晶体管3的阈值电压，这样就存在阈值损失。而在本发明中，求值端由于利用第一电容8，使得在求值阶段N1点电压下降，求值晶体管2完全导通，从而避免了阈值损失；复位端则由于利用第六薄膜晶体管6和第七薄膜晶体管7组成简单的电荷泵，使得在复位阶段节点N2降至VSS，复位晶体管5完全导通，从而避免了阈值损失。

此外，采用该方案可减小高电源电压的依赖。在专利US7679597和产品C0240QGL中，理论上的最坏的情况为|Vth|=(VDD-VSS)/2，此时求值阶段还可以工作，因为输入管的负载较小，还可以完成对电容的充电，而输出下拉管也可以在CLKB下降沿和寄生电容Cgd的影响下保证完全导通，复位阶段由于须要输出下拉管提供大电流，但此时由于存在二倍的阈值电压损失，其过驱动电压为0，不可能提供大电流，从而导致电路失效。实际上由于寄生电容和漏电流的存在，在VDD-VSS未降至2|Vth|时，电路已经失效。而在本发明移位寄存器电路中，第六薄膜晶体管6和第七薄膜晶体管7组成简单的电荷泵，它使得N3点在特定时间内得到约2VSS-VDD+Vth的低电压，即使在VDD-VSS未降至2|Vth|时，N2点仍可以降低至VSS，这样保证了在复位阶段第五薄膜晶体管5能提供足够的电流，从而保证复位在较短时间内完成。

这里指出，本发明的移位寄存器电路的第三薄膜晶体管3的W/L要远小于第四薄膜晶体管4的W/L，以保证在求值阶段时N2点的电压能充分上拉，保证第五薄膜晶体管5处于关断状态。

此外，本发明中的第一电容8的功能可以用第二薄膜晶体管2本身的寄生电容（即，Cgd）替代，前提是第二薄膜晶体管2尺寸足够大，Cgd足以在一个场扫描周期内保持节点N1的电压。这样可进一步节省面积。

在以上实施例中，用低电平导通的P型薄膜晶体管（TFT）来实现，但是，本发明还可同样地用高电平导通的N型TFT来实现。

除了以上结构之外，本发明的电荷泵单元还可以用通用的电荷泵结构来代替。图8示出了一种通用的电荷泵结构，在用于本发明时，Va接图5(a)中的VSS，Vb接图5(a)中的CLK，Vc接图5(a)中的N3。

图6a是本发明的采用上述移位寄存器的行扫描驱动电路的结构图。如图6a所示，该行扫描驱动电路由N个移位寄存器级联构成，N通常为有源矩阵的行数。每个移位寄存器的第一时钟信号输入端（CLK）和第二时钟信号输入端（CLKB）输入为两个相位相反、占空比为50%的时钟信号XCLK、XCLKB，高电压信号输入端（VDD）输入高电平信号VDD，低电压信号输入端（VSS）输入低电平信号VSS。其中，第一个移位寄存器的信号输入端（IN）输入初始脉冲信号（STV），为低电平有效，其余移位寄存器的信号输入端（IN）与上一级的移位寄存器的信号输出端（OUT）连接，而且，相邻两个移位寄存器的第一时钟信号输入端（CLK）输入的时钟信号互为反相，第二时钟信号输入端（CLKB）输入的时钟信号互为反相。比如第一个移位寄存器的CLK输入端连接外部时钟XCLK，CLKB输入端连接外部时钟XCLKB，而与他相邻的第二个移位寄存器的CLK输入端就连接外部时钟XCLKB，CLKB输入端连接外部时钟XCLK。

图7a至图7c分别是示出本发明的行扫描驱动电路、专利US7679597所公开的行扫描驱动电路和产品C0240QGL的行扫描驱动电路（这三个电路均基于Vth=05.7V的P-Si工艺）的仿真输出电压和内部节点电压的曲线图，其中，out1至out6分别表示第一移位寄存器至第六移位寄存器的输出。对比图7a至图7c可发现，采用本发明设计的移位寄存器电路失效的电源电压可以低到VDD=6V，VSS=-6V，而基于同样工艺的采用专利US7679597中移位寄存器电路结构失效的电源电压虽然接近本发明，但其输出上升沿明显变慢，二者相差为12us。而基于同样工艺的采用C0240QGL产品中的移位寄存器电路结构失效的电源电压为8V。这意味着，若采用同一制程，本发明可以适当降低电源电压来节省功耗，若在同一电源电压下工作，本发明电路比前面两种电路更适合于用高阈值电压（绝对值）的TFT制程中。

以上已参照附图和实施例对本发明进行了详细描述，但是，应该理解，本发明并不限于以上所公开的具体实施例，任何基于本说明书所公开的技术方案的变型都应包括在本发明的保护范围内。

Claims (6)

1.一种移位寄存器，包括：

第一薄膜晶体管，其栅极与第一时钟信号输入端连接，其源极与信号输入端连接；

第二薄膜晶体管，其栅极与第一薄膜晶体管的漏极连接，其漏极与信号输出端连接，其源极与第二时钟信号输入端连接，其中，第二时钟信号输入端输入的时钟信号与第一时钟信号输入端输入的时钟信号互为反相；

第四薄膜晶体管，其栅极与第一薄膜晶体管的漏极连接，其漏极与高电压信号输入端连接，其源极与复位电压控制单元连接；

第五薄膜晶体管，其栅极连接至第四薄膜晶体管的源极与复位电压控制单元的连接点，其漏极与高电压信号输入端连接，其源极与信号输出端连接；

第一电容，其连接在信号输出端和第二薄膜晶体管的栅极之间；

复位电压控制单元，其分别与低电压信号输入端和第五薄膜晶体管的栅极、第四薄膜晶体管的源极连接，用于对第五薄膜晶体管的栅极电压进行控制，以使得当第一时钟信号输入端输入信号为低电平、第二时钟信号输入端输入信号为高电平、信号输入端输入信号为高电平时将第五薄膜晶体管的栅极电压拉低至与低电压信号输入端输入的电压相当的低电平；

其中，所述复位电压控制单元包括：第三薄膜晶体管，其栅极与电荷泵单元连接，其漏极分别与第四薄膜晶体管的源极和第五薄膜晶体管的栅极连接，其源极与低电压信号输入端连接；和

电荷泵单元，其分别与第三薄膜晶体管的栅极和低电压信号输入端连接，用于在预定时间使第三薄膜晶体管的栅极电压降至这样的电压，该电压使得当第一时钟信号输入端输入信号为低电平、第二时钟信号输入端输入信号为高电平、信号输入端输入信号为高电平时第五薄膜晶体管的栅极电压被第三薄膜晶体管拉低至与低电压信号输入端输入的电压相当的低电平。

2.根据权利要求1所述的移位寄存器，其特征在于，所述电荷泵单元包括：

第六薄膜晶体管，其源极与低电压信号输入端连接，其栅极与其源极连接，其漏极与第三薄膜晶体管的栅极连接；和

第七薄膜晶体管，其栅极分别与第三薄膜晶体管的栅极和第六薄膜晶体管的漏极连接，其漏极与第一时钟信号输入端连接，其源极与其漏极连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第三薄膜晶体管的沟道宽长比远小于第四薄膜晶体管的沟道宽长比。

4.根据权利要求1所述的移位寄存器，其特征在于，在第二薄膜晶体管的尺寸足够大以至于其寄生电容足以保持第二薄膜晶体管的栅极电压的情况下，省略第一电容。

5.根据权利要求1-4中的任何一个所述的移位寄存器，其特征在于，所述薄膜晶体管全部为低电平导通的P型薄膜晶体管或者全部为高电平导通的N型薄膜晶体管。

6.一种行扫描驱动电路，包括级联的权利要求1-4中的任何一个所述的移位寄存器，

第一个移位寄存器的信号输入端与初始脉冲信号输出端连接，其余移位寄存器的信号输入端与上一级的移位寄存器的信号输出端连接，

相邻两个移位寄存器的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。