CN103198866B - 移位寄存器、栅极驱动电路、阵列基板以及显示装置 - Google Patents

移位寄存器、栅极驱动电路、阵列基板以及显示装置 Download PDF

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Abstract

本发明实施例公开了一种移位寄存器、栅极驱动电路、阵列基板以及显示装置，涉及显示装置领域，能够有效改善输出信号的漂移现象，提高移位寄存器的输出稳定性。本发明实施例的移位寄存器，包括：包含有起始信号输入端、第一时钟信号输入端以及第二时钟信号输入端的移位寄存器输入端；响应于起始信号以及第一时钟信号的预充电电路；响应于所述起始信号以及所述第一时钟信号的致能电平的第一拉高电路；响应于所述第一时钟信号的非致能电平以及第二时钟信号的致能电平的拉低电路；第二拉高电路；移位寄存器输出端。

Description

移位寄存器、栅极驱动电路、阵列基板以及显示装置
技术领域
本发明涉及显示装置领域，尤其涉及一种移位寄存器、栅极驱动电路、阵列基板以及显示装置。
背景技术
目前，显示装置正在朝着轻薄化、高解析化、窄边框化和节能化方向发展，因此需要在有限的空间内整合更多开关器件以及更小的像素以满足显示装置的要求。为了达到不增加工艺步骤以及制造成本的目的，通常采用阵列基板行驱动(英文：Gate Driver on Array，缩写：GOA)技术，将栅极驱动单元集成于阵列基板上形成GOA单元。其中，栅极驱动技术主要以移位寄存器来实现扫描驱动的目的。
在实现上述扫描驱动的过程中，发明人发现现有技术中至少存在如下问题：以如图1所示的移位寄存器结构为例，包括第一薄膜晶体管M1′至第六薄膜晶体管M6′以及第一电容C1′，其中上述薄膜晶体管均为P型薄膜晶体管，该薄膜晶体管的致能电平为低电平(薄膜晶体管的致能电平指的是所述薄膜晶体管导通时对应的电平。以P型薄膜晶体管为例，低电平控制P型薄膜晶体管导通，因此P型薄膜晶体管的致能电平为低电平；高电平控制P型薄膜晶体管关断，因此P型薄膜晶体管的非致能电平为高电平)。如图2所示，在第一阶段T1，第一节点A′充入低电平，第三节点C′充入高电平；在第二阶段T2，第一节点A′充入高电平，第三节点C′充入高电平；在第三阶段T3，第一节点A′充入低电平，第三节点C′浮空保持高电平；在第四阶段T4，第一节点A′浮空保持低电平，同时第五薄膜晶体管M5′打开，因此第三节点C′残留的电平对第一节点A′产生了干扰，影响了第六薄膜晶体管M6′的开启状态，使得上述移位寄存器在拉高电压时产生了漂移现象导致输出信号的不稳定，影响了移位寄存器的工作可靠性。
发明内容
本发明的实施例提供一种移位寄存器、栅极驱动电路、阵列基板以及显示装置，能够有效改善输出信号的漂移现象，提高移位寄存器的工作稳定性。
为解决上述技术问题，本发明的实施例采用如下技术方案：
一种移位寄存器，包括：
移位寄存器输入端，包括起始信号输入端、第一时钟信号输入端以及第二时钟信号输入端；
预充电电路，响应于起始信号以及第一时钟信号，输出第一导通电平以及第二导通电平；
第一拉高电路，所述第一导通电平接入后，响应于所述起始信号以及所述第一时钟信号的致能电平，输出高电平；
拉低电路，所述第二导通电平接入后，响应于所述起始信号、所述第一时钟信号的非致能电平以及第二时钟信号的致能电平，输出低电平；
第二拉高电路，所述第二导通电平截止后，输出高电平；
移位寄存器输出端，连接于所述第一电平拉高电路、所述拉低电路以及所述第二电平拉高电路的输出端，输出电平信号。
进一步的，所述第二拉高电路包括：反向电路以及拉高子电路，其中，
反向电路，所述第二导通电平接入后，输出高电平，所述第二导通电平截止后，输出低电平；
拉高子电路，响应于所述反向电路输出的低电平，输出高电平。
进一步的，所述预充电电路包括：第一薄膜晶体管、第二薄膜晶体管、第一节点、第二节点以及第一电容，其中，
第一薄膜晶体管，其栅极连接于第一时钟信号输入端，源极连接于起始信号输入端，漏极连接于所述第二节点；
第二薄膜晶体管，其栅极连接于所述第二节点，源极连接于起始信号输入端，漏极连接于所述第一节点；
第一节点，用于输出所述预充电电路的第一导通电平；
第二节点，用于输出所述预充电电路的第二导通电平；
第一电容，其一端连接于所述第二节点，另一端连接于所述移位寄存器输出端。
进一步的，所述第一拉高电路包括：第三薄膜晶体管，其栅极连接于所述第一节点，源极连接于高电平，漏极连接于所述移位寄存器输出端。
进一步的，所述拉低电路包括：第四薄膜晶体管，其栅极连接于所述第二节点，源极连接于第二时钟信号输入端，漏极连接于所述移位寄存器输出端。
进一步的，所述反向电路包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第三节点，其中，
第五薄膜晶体管，其栅极连接于第二节点，源极连接于高电平，漏极连接于所述第三节点；
第六薄膜晶体管，其栅极连接于所述第七薄膜晶体管的源极，源极连接于低电平，漏极连接于所述第三节点；
第七薄膜晶体管，其栅极连接于低电平，源极连接于所述第六薄膜晶体管的栅极，漏极连接于低电平；
第三节点，为所述反向电路的输出端。
进一步的，所述拉高子电路包括：第八薄膜晶体管，其栅极连接于第三节点，源极连接于高电压，漏极连接于所述移位寄存器输出端。
一种栅极驱动电路，包括如上所述的移位寄存器。
一种阵列基板，包括如上所述的栅极驱动电路。
一种显示装置，包括如上所述的阵列基板。
本发明的实施例提供一种移位寄存器、栅极驱动电路、阵列基板以及显示装置，杜绝了多个浮空节点相互干扰影响输出端特性的情况，能够有效改善输出信号的漂移现象，提高移位寄存器的工作稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术移位寄存器的电路示意图；
图2为现有技术移位寄存器的时序波形图；
图3为本发明实施例移位寄存器的结构框图；
图4为本发明实施例移位寄存器的电路示意图；
图5为本发明实施例移位寄存器的时序波形图；
图6为本发明实施例栅极驱动电路的结构示意图；
图7为本发明实施例栅极驱动电路的时序波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明提供了一种移位寄存器，包括：移位寄存器输入端、预充电电路1、第一拉高电路2、拉低电路3、第二拉高电路4以及移位寄存器输出端6，其中，
移位寄存器输入端，包括起始信号输入端51、第一时钟信号输入端52以及第二时钟信号输入端53。
预充电电路1，响应于起始信号STV以及第一时钟信号CLK，输出第一导通电平V1以及第二导通电平V2；需要说明的是，第一导通电平V1与第二导通电平V2均响应于起始信号STV以及第一时钟信号CLK，但是第一导通电平V1与第二导通电平V2存在不同：第一导通电平V1用于控制第一拉高电路2，第二导通电平V2用于控制拉低电路3以及第二拉高电路4。
第一拉高电路2，第一导通电平V1接入后，响应于起始信号STV以及第一时钟信号CLK的致能电平，输出高电平。
拉低电路3，第二导通电平V2接入后，响应于起始信号STV、第一时钟信号CLK的非致能电平以及第二时钟信号CLKB的致能电平，输出低电平。
第二拉高电路4，第二导通电平V2截止后，输出高电平。
移位寄存器输出端6，连接于所述第一电平拉高电路2、所述拉低电路3以及所述第二电平拉高电路4的输出端，输出VOUT电平信号。
作为本发明的进一步的实施例，所述第二拉高电路4包括：反向电路401以及拉高子电路402，其中，
反向电路401，所述第二导通电平V2接入后，输出高电平，所述第二导通电平V2截止后，输出低电平；
拉高子电路402，响应于所述反向电路输出的低电平，输出高电平。
下面结合具体实施例对本发明所述移位寄存器作进一步地描述说明。下列实施例中的薄膜晶体管以P型薄膜晶体管为例，所述致能电平为低电平，非致能电平为高电平。需要说明的是，薄膜晶体管的致能电平指的是所述薄膜晶体管导通时对应的电平。以P型薄膜晶体管为例，低电平控制P型薄膜晶体管导通，因此P型薄膜晶体管的致能电平为低电平；高电平控制P型薄膜晶体管关断，因此P型薄膜晶体管的非致能电平为高电平。因此，第一导通电平为致能电平对应的是第一导通电平V1控制的薄膜晶体管导通的情况，第一导通电平为非致能电平对应的是第一导通电平V1控制的薄膜晶体管关断的情况。同样的，第二导通电平为致能电平对应的是第二导通电平V2控制的薄膜晶体管导通的情况，第二导通电平为非致能电平对应的是第二导通电平V2控制的薄膜晶体管关断的情况。
如图4所示，图4为本发明所述移位寄存器的一具体实施例，本实施例中各开关管M1～M8均为TFT(英文：Thin Film Transistor，中文：薄膜晶体管)。从图中可以看出，所述预充电电路1包括：第一薄膜晶体管M1、第二薄膜晶体管M2、第一节点A、第二节点B以及第一电容C1，其中，第一薄膜晶体管M1，其栅极连接于第一时钟信号输入端52，用于接入第一时钟信号CLK，源极连接于起始信号输入端51，漏极连接于所述第二节点B。需要说明的是，第一薄膜晶体管M1的源极连接于起始信号输入端51，用于接入起始信号STV。事实上，第一薄膜晶体管M1的源极也可连接于对应的上一级移位寄存器的输出端，将上一级移位寄存器输出的电平信号用作为起始信号。第二薄膜晶体管M2，其栅极连接于所述第二节点B，源极连接于起始信号输入端51，漏极连接于所述第一节点A。第一节点A，用于输出所述预充电电路的第一导通电平V1。第二节点B，用于输出所述预充电电路的第二导通电平V2。第一电容C1，其一端连接于所述第二节点B，另一端连接于所述移位寄存器输出端6。
所述第一拉高电路2包括：第三薄膜晶体管M3，其栅极连接于所述第一节点A，源极连接于高电平VGH，漏极连接于所述移位寄存器输出端6。
所述拉低电路3包括：第四薄膜晶体管M4，其栅极连接于所述第二节点B，源极连接于第二时钟信号输入端53，用于接入第二时钟信号CLKB，漏极连接于所述移位寄存器输出端6。
所述反向电路401包括：第五薄膜晶体管M5、第六薄膜晶体管N6、第七薄膜晶体管M7以及第三节点C，其中，第五薄膜晶体管M5，其栅极连接于第二节点B，源极连接于高电平VGH，漏极连接于所述第三节点C；第六薄膜晶体管M6，其栅极连接于所述第七薄膜晶体管M7的源极，源极连接于低电平VGL，漏极连接于所述第三节点C；第七薄膜晶体管M7，其栅极连接于低电平VGL，源极连接于所述第六薄膜晶体管M6的栅极，漏极连接于低电平VGL；第三节点C，为所述反向电路401的输出端。
所述拉高子电路402包括：第八薄膜晶体管M8，其栅极连接于第三节点C，源极连接于高电压VGH，漏极连接于所述移位寄存器输出端6。
如图5所示，图5为本实施例移位寄存器的工作时序图。上述移位寄存器工作于差分输入的第一时钟信号CLK以及第二时钟信号CLKB下，即第一时钟信号CLK以及第二时钟信号CLKB是差分输入的。因此，当第一时钟信号CLK处于高电平时第二时钟信号CLKB则处于低电平，当第一时钟信号CLK处于低电平时第二时钟信号CLKB则处于高电平。
在第一阶段T1时，起始信号STV输出低电平，第一时钟信号CLK输出低电平，第二时钟信号CLKB输出高电平。此时，第一薄膜晶体管M1导通，第二节点B输出的第二导通电平V2为低电平，并且同时开始对第一电容C1进行充电，第二薄膜晶体管M2导通，第一节点A输出的第一导通电平V1为低电平。当第一节点A输出第一导通电平V1为低电平时，第三薄膜晶体管M3导通拉高输出高电平，此时移位寄存器输出端6输出的VOUT为高电平。当第二节点B输出的第二导通电平V2为低电平时，第四薄膜晶体管M4导通，而第二时钟信号CLKB也输出高电平，因此移位寄存器输出端6输出的VOUT还是高电平。并且，第五薄膜晶体管M5导通，第六薄膜晶体管M6关闭，第七薄膜晶体管M7关闭，第三节点C输出高电平，第八薄膜晶体管M8关闭。
在第二阶段T2时，起始信号STV输出高电平，第一时钟信号CLK输出高电平，第二时钟信号CLKB输出低电平。此时，第一薄膜晶体管M1关闭，与此同时，第一电容C1开始放电，保持第二节点B输出的第二导通电平V2为低电平直至第一电容C1放电过程结束。事实上，第一电容C1的放电过程会持续到下次开始充电过程前，因此，对于第二节点B输出的第二导通电平V2来说，在第二阶段T2中会保持输出低电平。当第二节点B输出的第二导通电平V2为低电平时，第二薄膜晶体管M2导通，第一节点A输出的第一导通电平V1为高电平。当第一节点A输出的第一导通电平V1为高电平时，第三薄膜晶体管M3关闭。当第二节点B输出的第二导通电平V2为低电平时，第五薄膜晶体管M5导通，第六薄膜晶体管M6关闭，第七薄膜晶体管M7关闭，第三节点C输出高电平，第八薄膜晶体管M8关闭。并且当第二节点B输出的第二导通电平V2为低电平时，第四薄膜晶体管M4导通，而第二时钟信号CLKB拉低输出低电平，因此移位寄存器输出端6输出的VOUT为低电平。
在第三阶段T3时，起始信号STV输出高电平，第一时钟信号CLK输出低电平，第二时钟信号CLKB输出高电平。此时，第一薄膜晶体管M1导通，第二节点B输出的第二导通电平V2为高电平，并且同时开始对第一电容C1进行充电，第二薄膜晶体管M2关闭，此时第一节点A变为浮空节点，浮空节点指得是该节点状态不受当前时刻的输入电压控制而是由前一时刻该节点上残留的电压来控制。因此，第一节点A为浮空节点，残留输出的第一导通电平V1依然为高电平。当第一节点A输出的第一导通电平V1为高电平时，第三薄膜晶体管M3关闭。当第二节点B输出的第二导通电平V2为高电平时，第四薄膜晶体管M4关闭，第五薄膜晶体管M5关闭，第六薄膜晶体管M6导通，第七薄膜晶体管M7导通，第三节点C输出低电平，第八薄膜晶体管M8导通拉高输出高电平，此时移位寄存器输出端6输出的VOUT为高电平。
在第四阶段T4时，起始信号STV输出高电平，第一时钟信号CLK输出高电平，第二时钟信号CLKB输出低电平。此时，第一薄膜晶体管M1关闭，与此同时，第一电容C1开始放电，保持第二节点B输出的第二导通电平V2为高电平直至第一电容C1放电过程结束。事实上，第一电容C1的放电过程会持续到下次开始充电过程前，因此，对于第二节点B输出的第二导通电平V2来说，在第四阶段T2中会保持输出高电平。当第二节点B输出的第二导通电平V2为高电平时，第二薄膜晶体管M2关闭，此时第一节点A依然为浮空节点。因此，第一节点A为浮空节点，残留输出的第一导通电平V1依然为高电平。当第一节点A输出的第一导通电平V1为高电平时，第三薄膜晶体管M3关闭。当第二节点B输出的第二导通电平V2为高电平时，第四薄膜晶体管M4关闭，第五薄膜晶体管M5关闭，第六薄膜晶体管M6导通，第七薄膜晶体管M7导通，第三节点C输出低电平，第八薄膜晶体管M8导通拉高输出高电平，此时移位寄存器输出端6输出的VOUT为高电平。
至此，在本发明的具体实施例中，所述移位寄存器的第二节点B在第四阶段T4时刻始终输出高电平的第二导通电平V2，使得第五薄膜晶体管M5关闭，第六薄膜晶体管M6导通，第七薄膜晶体管M7导通，第八薄膜晶体管M8导通拉高，移位寄存器输出端6输出高电平的VOUT。所以，杜绝了多个浮空节点相互干扰影响输出信号的情况出现，从而提高了移位寄存器工作的稳定性。
另外，如图5所示，通过上述分析过程可以得到，在第一阶段T1～第四阶段T4中第一节点A输出的第一导通电平V1与第二节点B输出的第二导通电平V2的电平变化情况。
另外，需要说明的是，在后续时间周期中，即在第四阶段T4时刻之后的时间端内，由于第二节点B输出的第二导通电平V2始终为高电平(其中包括有第一电容C1对第二节点B的充电过程以及放电过程)，使得第五薄膜晶体管M5关闭，第六薄膜晶体管M6导通，第七薄膜晶体管M7导通，第八薄膜晶体管M8导通拉高移位寄存器输出端6输出高电平的VOUT，因此保证了移位寄存器输出端6输出高电平的VOUT的稳定性。
因此，通过分析上述信号变化过程可以发现，T1～T4时刻为一个完整的信号变化周期。而在T4时刻之后，无论第一时钟信号CLK以及第二时钟信号CLKB是如何变化的，只要起始信号STV不输入低电平，移位寄存器输出端6输出的VOUT就保持为高电平。而当起始信号STV再次输入低电平时，本发明所述移位寄存器又重复开始上述第一阶段T1～第四阶段T4的工作时序变化周期。
本发明的实施例提供一种移位寄存器，杜绝了多个浮空节点相互干扰影响输出端特性的情况出现，能够有效改善输出信号的漂移现象，提高移位寄存器的输出稳定性。
另外，本发明还提供了一种栅极驱动电路，包括上述实施例所述的移位寄存器。如图6所示，所述栅极驱动电路，包括多级移位寄存器：第一移位寄存器、第二移位寄存器、第三移位寄存器、第四移位寄存器、......、第n移位寄存器，各级移位寄存器级联连接，分别输出VOUT1、VOUT2、VOUT3、VOUT4、......、VOUTn用于产生扫描信号。每一级移位寄存器均接入第一时钟信号CLK、第二时钟信号CLKB、起始信号，输出扫描信号。其中，第一移位寄存器接入起始信号STV，其余移位寄存器将对应上一级移位寄存器输出扫描信号作为起始信号进行接入。各级移位寄存器单元电路均采用上述电路结构的移位寄存器。
需要说明的是，对于除第一移位寄存器之外的任意的移位寄存器而言，该任意的移位寄存器中预充电电路第一薄膜晶体管M1的源极以及第二薄膜晶体管M2的源极不再接入起始信号STV而是接入该任意的移位寄存器上一级移位寄存器输出端输出的VOUT波形，其它部分结构不变。因此工作原理以及电路结构与上述实施例的移位寄存器相同，在此不做赘述。
该栅极驱动电路的工作过程可描述如下：
处于第一级的第一移位寄存器，接入起始信号STV、第一时钟信号CLK以及第二时钟信号CLKB，输出第一扫描信号VOUT1；
处于第二级的第二移位寄存器，接入第一扫描信号VOUT1作为起始信号、第一时钟信号CLK以及第二时钟信号CLKB，输出第二扫描信号VOUT2；
依次类推，直至处于第n级的第n移位寄存器，输出第n扫描信号VOUTn。
如图7所示，所述栅极驱动电路在第一时钟信号CLK以及第二时钟信号CLKB的控制下工作，自上而下的逐行输出第一扫描信号VOUT1、第二扫描信号VOUT2、......、第n扫描信号VOUTn。
本发明的实施例提供一种栅极驱动电路，杜绝了其包括的移位寄存器多个浮空节点相互干扰影响输出端特性的情况出现，能够有效改善输出信号的漂移现象，提高栅极驱动电路的工作稳定性。
另外，本发明还提供了一种阵列基板，包括上述实施例中的栅极驱动电路。其中，栅极驱动电路部分同上述实施例，在此不再赘述。另外，阵列基板其他部分的结构可以参考现有技术，对此本文不再详细描述。
本发明的实施例提供一种阵列基板，杜绝了其包括的移位寄存器多个浮空节点相互干扰影响输出端特性的情况出现，能够有效改善输出信号的漂移现象，提高阵列基板的工作稳定性。
另外，本发明还提供了一种显示装置，包括上述实施例中的阵列基板。其中，阵列基板部分同上述实施例，在此不再赘述。另外，显示装置其他部分的结构可以参考现有技术，对此本文不再详细描述。
本发明的实施例提供一种显示装置，杜绝了其包括的移位寄存器多个浮空节点相互干扰影响输出端特性的情况出现，能够有效改善输出信号的漂移现象，提高显示装置的工作稳定性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：
移位寄存器输入端，包括起始信号输入端、第一时钟信号输入端以及第二时钟信号输入端；
预充电电路，响应于起始信号以及第一时钟信号，输出第一导通电平以及第二导通电平；
第一拉高电路，所述第一导通电平接入后，响应于所述起始信号以及所述第一时钟信号的致能电平，输出高电平；
拉低电路，所述第二导通电平接入后，响应于所述起始信号、所述第一时钟信号的非致能电平以及第二时钟信号的致能电平，输出低电平；
第二拉高电路，所述第二导通电平截止后，输出高电平；
移位寄存器输出端，连接于所述第一拉高电路、所述拉低电路以及所述第二拉高电路的输出端，输出电平信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二拉高电路包括：反向电路以及拉高子电路，其中，
反向电路，所述第二导通电平接入后，输出高电平，所述第二导通电平截止后，输出低电平；
拉高子电路，响应于所述反向电路输出的低电平，输出高电平。
3.根据权利要求1所述的移位寄存器，其特征在于，所述预充电电路包括：第一薄膜晶体管、第二薄膜晶体管、第一节点、第二节点以及第一电容，其中，
第一薄膜晶体管，其栅极连接于第一时钟信号输入端，源极连接于起始信号输入端，漏极连接于所述第二节点；
第二薄膜晶体管，其栅极连接于所述第二节点，源极连接于起始信号输入端，漏极连接于所述第一节点；
第一节点，用于输出所述预充电电路的第一导通电平；
第二节点，用于输出所述预充电电路的第二导通电平；
第一电容，其一端连接于所述第二节点，另一端连接于所述移位寄存器输出端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述第一拉高电路包括：第三薄膜晶体管，其栅极连接于所述第一节点，源极连接于高电平，漏极连接于所述移位寄存器输出端。
5.根据权利要求4所述的移位寄存器，其特征在于，所述拉低电路包括：第四薄膜晶体管，其栅极连接于所述第二节点，源极连接于第二时钟信号输入端，漏极连接于所述移位寄存器输出端。
6.根据权利要求2所述的移位寄存器，其特征在于，所述反向电路包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第三节点，其中，
第五薄膜晶体管，其栅极连接于用于输出所述预充电电路的第二导通电平的第二节点，源极连接于高电平，漏极连接于所述第三节点；
第六薄膜晶体管，其栅极连接于所述第七薄膜晶体管的源极，源极连接于低电平，漏极连接于所述第三节点；
第七薄膜晶体管，其栅极连接于低电平，源极连接于所述第六薄膜晶体管的栅极，漏极连接于低电平；
第三节点，为所述反向电路的输出端。
7.根据权利要求6所述的移位寄存器，其特征在于，所述拉高子电路包括：第八薄膜晶体管，其栅极连接于第三节点，源极连接于高电平，漏极连接于所述移位寄存器输出端。
8.一种栅极驱动电路，其特征在于，包括如权利要求1至7中任意一项所述的移位寄存器。
9.一种阵列基板，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
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