CN105405387A - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents
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Abstract
本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元，包括：存储电容；输出控制单元；以及，放电单元，用于在每一显示周期的放电时间段控制释放所述存储电容中残留的电荷；输出截止阶段包括所述放电时间段。本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，采用放电单元在每一显示周期的放电时间段排除存储电容中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出，从而可以优化移位寄存器单元的电路结构，优化显示面板整体设计。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
显示装置的驱动器主要包括栅极驱动电路与数据驱动电路，而栅极驱动电路主要由多级移位寄存器单元组成，移位寄存器单元均与栅线之间存在对应关系，通过移位寄存器单元输出的栅极驱动信号，逐行扫描驱动像素TFT(ThinFilmTransistor，薄膜晶体管)。然而现有的移位寄存器单元在输出有效的栅极驱动信号后，无法有效释放存储电容中残留的电荷，不能排除存储电容中残余电荷对栅极驱动信号的影响，不能保证栅极驱动信号的准确输出。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元无法有效释放存储电容中残留的电荷，不能排除存储电容中残余电荷对栅极驱动信号的影响，不能保证栅极驱动信号的准确输出的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括栅极驱动信号输出端，所述移位寄存器单元还包括：
存储电容，第一端与上拉节点连接，第二端与所述栅极驱动信号输出端连接；
输出控制单元，用于控制在每一显示周期的充电阶段通过对所述存储电容充电而拉高所述上拉节点的电位，在每一显示周期的输出阶段维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号，在每一显示周期的输出截止阶段控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；以及，
放电单元，用于在每一显示周期的放电时间段控制释放所述存储电容中残留的电荷；
所述输出截止阶段包括所述放电时间段。
实施时，所述放电单元包括：放电元件，控制端接入放电控制信号，第一端与所述栅极驱动信号输出端连接，第二端与放电端连接；
在每一显示周期的放电时间段，所述放电控制信号控制放电元件导通所述栅极驱动信号输出端与所述放电端连接；
在所述放电时间段，所述放电端处于低电平状态。
实施时，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第一时钟信号输入端连接，所述放电晶体管的第一极与所述栅极驱动信号输出端连接，所述放电晶体管的第二极与所述第一时钟信号输入端连接；
所述放电晶体管是p型晶体管。
实施时，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第一时钟信号输入端连接，所述放电晶体管的第一极与所述栅极驱动信号输出端连接，所述放电晶体管的第二极与低电平输入端连接；
所述放电晶体管是p型晶体管。
实施时，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第二时钟信号输入端连接，所述放电晶体管的第一极与低电平输入端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接；
所述放电晶体管是n型晶体管，第一时钟信号和第二时钟信号反相。
实施时，本发明所述的移位寄存器单元还包括接入输入信号的输入端和接入复位信号的复位端；
所述输出控制单元包括：
输入模块，分别与所述输入端和所述上拉节点连接，用于在每一显示周期的充电阶段在所述输入信号的控制下对所述存储电容进行充电；
第一输出模块，分别与所述上拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下，在每一显示周期的输出阶段控制所述栅极驱动信号输出端输出第一信号；
复位模块，分别与所述复位端、所述上拉节点和所述栅极驱动信号输出端连接，用于在每一显示周期的输出截止阶段在所述复位信号的控制下对所述上拉节点进行复位，并控制所述栅极驱动信号输出端输出第二信号；
下拉节点控制模块，分别与下拉节点和所述上拉节点连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点的电位为低电平，并在所述输出截止阶段控制所述下拉节点的电位为高电平；
上拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于当所述下拉节点的电位为高电平时控制所述上拉节点的电位为低电平；以及，
第二输出模块，分别与所述下拉节点和所述栅极驱动信号输出端连接，用于在所述输出截止阶段，在所述下拉节点的控制下，控制所述栅极驱动信号输出端输出第二信号。
实施时，所述输入模块包括输入晶体管；
所述输入晶体管的栅极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述上拉节点连接。
实施时，所述第一输出模块包括第一输出晶体管；
所述第一输出晶体管的栅极与所述上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号输入端连接，所述第一输出晶体管的第二极与所述栅极驱动信号输出端连接。
实施时，所述复位模块，包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述上拉节点连接，所述第一复位晶体管的第二极接入低电平；
所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二复位晶体管的第二极接入第二信号。
实施时，所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述下拉节点连接，所述第一下拉节点控制晶体管的第二极接入低电平；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的第一极都接入高电平，所述第二下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第三下拉节点控制晶体管的栅极与所述复位端连接，所述第三下拉节点控制晶体管的第一极接入高电平，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接。
实施时，所述上拉节点控制模块包括上拉节点控制晶体管；
所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极接入低电平。
实施时，所述第二输出模块包括第二输出晶体管；
所述第二输出晶体管的栅极与所述下拉节点连接，所述第二输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出晶体管的第二极接入第二信号。
实施时，所述第一信号为高电平信号，所述第二信号为低电平信号；或者，
所述第一信号为低电平信号，所述第二信号为高电平信号。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，其特征在于，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，放电单元控制释放所述存储电容中残留的电荷。
实施时，当所述放电单元包括放电元件时，所述在每一显示周期的输出截止阶段包括的放电时间段，放电单元控制释放所述存储电容中残留的电荷步骤包括：在每一显示周期的输出截止阶段包括的放电时间段，放电控制信号控制放电元件导通，从而控制所述栅极驱动信号输出端与处于低电平状态的放电端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与第一时钟信号输入端导通。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第二时钟信号输入端输入高电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元，每一级所述移位寄存器单元的输入端与上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元，每一级所述移位寄存器单元的复位端与下一级移位寄存器单元的栅极驱动信号输出端连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，采用放电单元在每一显示周期的放电时间段排除存储电容中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出，从而可以优化移位寄存器单元的电路结构，优化显示面板整体设计。
附图说明
图1A是本发明实施例所述的移位寄存器单元的结构图；
图1B是本发明图1A所示的移位寄存器单元在第一信号为高电平信号，第二信号为低电平信号时的工作时序图；
图1C是本发明图1A所示的移位寄存器单元在第一信号为低电平信号，第二信号为高电平信号时的工作时序图；
图2是本发明实施例所述的移位寄存器单元包括的放电单元包括放电元件的结构图；
图3A是本发明另一实施例所述的移位寄存器单元的结构图；
图3B是本发明又一实施例所述的移位寄存器单元的结构图；
图3C是本发明再一实施例所述的移位寄存器单元的结构图；
图4是本发明另一实施例所述的移位寄存器单元的结构结构图；
图5是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图6是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图7是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图8是本发明所述的移位寄存器单元的第三具体实施例的电路图；
图9是本发明所述的移位寄存器单元的第三具体实施例的工作时序图；
图10是本发明所述的移位寄存器单元的第四具体实施例的电路图；
图11是本发明所述的移位寄存器单元的第四具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1A所示，本发明实施例所述的移位寄存器单元，包括栅极驱动信号输出端OUTPUT，所述移位寄存器单元还包括：
存储电容C1，第一端与上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；
输出控制单元11，用于控制在每一显示周期的充电阶段T1通过对所述存储电容C1充电而拉高所述上拉节点PU的电位，在每一显示周期的输出阶段T2维持所述上拉节点PU的电位并控制所述栅极驱动信号输出端OUTPUT输出第一信号，在每一显示周期的输出截止阶段T3控制拉低所述上拉节点PU的电位并控制所述栅极驱动信号输出端OUTPUT输出第二信号；以及，
放电单元12，用于在每一显示周期的放电时间段控制释放所述存储电容C1中残留的电荷；
所述输出截止阶段T3包括所述放电时间段。
图1B是本发明如图1A所示的移位寄存器单元的工作时序图，在图1B中，充电阶段标示为T1，输出阶段标示为T2，输出截止阶段标示为T3。
所述放电时间段包含于所述输出截止阶段T3中，即可以在输出截止阶段T4的全部或部分时间完成对存储电容C1中残留的电荷的释放。
本发明实施例所述的移位寄存器单元采用放电单元12在每一显示周期的放电时间段排除存储电容中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出，从而可以优化移位寄存器单元的电路结构，优化显示面板整体设计。
图1B所示的工作时序图是以第一信号为高电平信号，第二信号为低电平信号为例绘制的，但是第一信号和第二信号的类型选择并不限于此。
也即在实际操作时，根据不同的栅极驱动信号的要求，所述第一信号可以为低电平信号，所述第二信号可以为高电平信号，这样的话，如图1C所示，OUTPUT输出的栅极驱动信号与图1B中所示的栅极驱动信号反相。
在实际操作时，根据一种具体实施方式，所述放电单元12可以与所述存储电容C1的第一端(即所述存储电容C1与上拉节点PU相连接的端子)连接，即通过所述存储电容C1的第一端释放电荷；
根据另一种具体实施方式，所述放电单元12也可以与所述存储电容C1的第二端(即所述存储电容C1与栅极驱动信号输出端OUTPUT连接的端子)连接，即通过所述存储电容C1的第二端释放电荷；(图1中所示的实施方式即为放电单元12与存储电容C1的第二端连接)
根据再一种具体实施方式，所述放电单元12也可以同时与所述存储电容C1的第一端和所述存储电容C1的第二端连接，通过所述存储电容C1的第一端和第二端同时释放电荷。
具体的，如图2所示，所述放电单元12可以包括：放电元件121，控制端接入放电控制信号Ctrl，第一端与所述栅极驱动信号输出端OUTPUT连接，第二端与放电端DT连接；
在每一显示周期的放电时间段，所述放电控制信号Ctrl控制导通所述栅极驱动信号输出端OUTPUT与所述放电端DT连接；
在所述放电时间段，所述放电端DT处于低电平状态，这样存储电容C1中残余电荷会通过导通的放电元件121向放电端DT放电，以保证栅极驱动信号的准确输出。
具体的，如图3A所示，所述放电元件121可以包括：放电晶体管M12；
所述放电晶体管M12的栅极与第一时钟信号输入端CLK连接，所述放电晶体管M12的第一极与所述栅极驱动信号输出端OUTPUT连接，所述放电晶体管M12的第二极与所述第一时钟信号输入端CLK连接；
所述放电晶体管M12是p型晶体管；
在如图3A所示的实施例中，放电元件121包括放电晶体管M12，放电元件121的控制端即为放电晶体管M12的栅极，放电元件121的第一端即为放电晶体管M12的第一极，放电元件121的第二端即为放电晶体管M12的第二极，放电端即为第一时钟信号输入端CLK；
当由CLK输入的第一时钟信号为低电平时，存储电容C1中残留的电荷通过导通的放电晶体管M12向此时输入低电平的第一时钟信号输入端CLK放电，这样可以通过放电晶体管M12在每一显示周期的放电时间段排除存储电容C1中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出。
具体的，如图3B所示，所述放电元件121可以包括放电晶体管M12；
所述放电晶体管M12的栅极与第一时钟信号输入端CLK连接，所述放电晶体管M12的第一极与所述栅极驱动信号输出端OUTPUT连接，所述放电晶体管M12的第二极与低电平输入端连接；
所述放电晶体管M12是p型晶体管；由所述低电平输入端输入低电平VSS；
在如图3B所示的实施例中，放电元件121包括放电晶体管M12，放电元件121的控制端即为放电晶体管M12的栅极，放电元件121的第一端即为放电晶体管M12的第一极，放电元件121的第二端即为放电晶体管M12的第二极，放电端即为低电平输入端；
当由CLK输入的第一时钟信号为低电平时，存储电容C1中残留的电荷通过导通的放电晶体管M12向低电平输入端放电，这样可以通过放电晶体管M12在每一显示周期的放电时间段排除存储电容C1中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出。
具体的，如图3C所示，所述放电单元12可以包括放电晶体管M12；
所述放电晶体管M12的栅极与第二时钟信号输入端CLKB连接，所述放电晶体管M12的第一极与低电平输入端连接，所述放电晶体管M12的第二极与所述栅极驱动信号输出端OUTPUT连接；
所述放电晶体管M12是n型晶体管，由第一时钟信号输入端CLK输入的第一时钟信号和由第二时钟信号输入端CLKB输入的第二时钟信号反相；
在如图3C所示的实施例中，放电元件121包括放电晶体管M12，放电元件121的控制端即为放电晶体管M12的栅极，放电元件121的第一端即为放电晶体管M12的第二极，放电元件121的第二端即为放电晶体管M12的第一极，放电端即为低电平输入端；
当由CLKB输入的第二时钟信号为高电平时，存储电容C1中残留的电荷通过导通的放电晶体管M12向低电平输入端放电，这样可以通过放电晶体管M12在每一显示周期的放电时间段排除存储电容C1中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出。
如图4所示，本发明实施例所述的移位寄存器单元还包括接入输入信号的输入端INPUT和接入复位信号的复位端RESET；
如图4所示，所述输出控制单元包括：
输入模块111，分别与所述输入端INPUT和所述上拉节点PU连接，用于在每一显示周期的充电阶段在所述输入信号的控制下对所述存储电容C1进行充电；
第一输出模块112，分别与所述上拉节点PU和所述栅极驱动信号输出端OUTPUT连接，用于在所述上拉节点PU的控制下，在每一显示周期的输出阶段控制所述栅极驱动信号输出端OUTPUT输出高电平；
复位模块113，分别与所述复位端RESET、所述上拉节点PU和所述栅极驱动信号输出端OUTPUT连接，用于在每一显示周期的输出截止阶段在所述复位信号的控制下对所述上拉节点PU和所述栅极驱动信号输出端OUTPUT进行复位；
下拉节点控制模块114，分别与下拉节点PD和所述上拉节点PU连接，用于当所述上拉节点PU的电位为高电平时控制所述下拉节点PD的电位为低电平，并在每一显示周期的输出截止阶段控制所述下拉节点PD的电位为高电平；
上拉节点控制模块115，分别与所述上拉节点PU和所述下拉节点PD连接，用于当所述下拉节点PD的电位为高电平时控制所述上拉节点PU的电位为低电平；以及，
第二输出模块116，分别与所述下拉节点PD和所述栅极驱动信号输出端OUTPUT连接，用于在每一显示周期的输出截止阶段，在所述下拉节点PD的控制下，控制所述栅极驱动信号输出端OUTPUT输出低电平。
本发明如图4所示的移位寄存器单元在工作时，所述输出控制单元通过采用输入模块111在每一显示周期的充电阶段控制对存储电容C1进行充电，通过采用复位模块113在每一输出截止阶段控制对上拉节点PU和栅极驱动信号输出端OUTPUT进行复位，通过采用下拉节点控制模块114、上拉节点控制模块115分别控制下拉节点PD的电位、上拉节点PU的电位，从而第一输出模块112在每一显示周期的输出阶段控制栅极驱动信号输出端OUTPUT输出高电平，第二输出模块116在每一显示周期的输出截止阶段控制栅极驱动信号输出端OUTPUT输出低电平，从而可以控制栅极驱动信号输出端OUTPUT正确输出栅极驱动信号。
具体的，所述输入模块可以包括输入晶体管；
所述输入模块的栅极和所述输入模块的第一极都与所述输入端连接，所述输入模块的第二极与所述上拉节点连接。
具体的，所述第一输出模块可以包括第一输出晶体管；
所述第一输出晶体管的栅极与所述上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号输入端连接，所述第一输出晶体管的第二极与所述栅极驱动信号输出端连接。
具体的，所述复位模块可以包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述上拉节点连接，所述第一复位晶体管的第二极接入低电平；以及，
第二复位晶体管，所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二复位晶体管的第二极接入低电平。
具体的，所述下拉节点控制模块可以包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述下拉节点连接，所述第一下拉节点控制晶体管的第二极接入低电平；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的第一极都接入高电平，所述第二下拉节点控制晶体管的第二极与所述下拉节点连接；以及，
所述第三下拉节点控制晶体管的栅极与所述复位端连接，所述第三下拉节点控制晶体管的第一极接入高电平，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接。
具体的，所述上拉节点控制模块可以包括上拉节点控制晶体管；
所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极接入低电平。
具体的，所述第二输出模块可以包括第二输出晶体管；
第二输出晶体管栅极与所述下拉节点连接，第二输出晶体管第一极与所述栅极驱动信号输出端连接，第二输出晶体管第二极接入低电平。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。
下面通过四个具体实施例来说明本发明所述的移位寄存器单元。
如图5所示，本发明所述的移位寄存器单元的第一具体实施例包括输入端INPUT、复位端RESET、栅极驱动信号输出端OUTPUT、存储电容C1、输出控制单元和放电单元；
所述输出控制单元包括输入模块、第一输出模块、复位模块、下拉节点控制模块、上拉节点控制模块和第二输出模块，其中，
所述输入模块包括输入晶体管M1；所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接。
所述第一输出模块可以包括第一输出晶体管M2；所述第一输出晶体管M2的栅极与所述上拉节点PU连接，所述第一输出晶体管M2的漏极与所述第一时钟信号输入端CLK连接，所述第一输出晶体管M2的源极与所述栅极驱动信号输出端OUTPUT连接。
所述复位模块可以包括第一复位晶体管M3和第二复位晶体管M4；
所述第一复位晶体管M3的栅极与所述复位端RESET连接，所述第一复位晶体管M3的漏极与所述上拉节点PU连接，所述第一复位晶体管M3的源极接入低电平VSS；
所述第二复位晶体管M4的栅极与所述复位端RESET连接，所述第二复位晶体管M4的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二复位晶体管M4的源极接入低电平VSS；
所述下拉节点控制模块包括第一下拉节点控制晶体管M5、第二下拉节点控制晶体管M6和第三下拉节点控制晶体管M7；
所述第一下拉节点控制晶体管M5的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M5的漏极与所述下拉节点PD连接，所述第一下拉节点控制晶体管M5的源极接入低电平VSS；
所述第二下拉节点控制晶体管M6的栅极和所述第二下拉节点控制晶体管M6的漏极都接入高电平VDD，所述第二下拉节点控制晶体管M6的源极与所述下拉节点PD连接；
所述第三下拉节点控制晶体管M7的栅极与所述复位端RESET连接，所述第三下拉节点控制晶体管M7的漏极接入高电平VDD，所述第三下拉节点控制晶体管M7的源极与所述下拉节点PD连接；
所述上拉节点控制模块115包括上拉节点控制晶体管M8；
所述上拉节点控制晶体管M8的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管M8的漏极与所述上拉节点PU连接，所述上拉节点控制晶体管M8的源极接入低电平VSS；
所述第二输出模块116包括第二输出晶体管M9；
所述第二输出晶体管M9的栅极与所述下拉节点PD连接，所述第二输出晶体管M9的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二输出晶体管M9的源极接入低电平VSS；
所述放电单元包括放电晶体管M10；
所述放电晶体管M10的栅极和所述放电晶体管M10的源极都与所述第一时钟信号输入端CLK连接，所述放电晶体管M10的漏极与所述栅极驱动信号输出端OUTPUT连接；
在如图5所示的移位寄存器单元的第一具体实施例中，放电晶体管M10是p型晶体管，其余的晶体管都为n型晶体管。
如图6所示，本发明如图5所示的移位寄存器单元的第一具体实施例在工作时，
在每一显示周期的充电阶段T1，由CLK输入的第一时钟信号为低电平，由INPUT输入的输入信号为高电平，由RESET输入的复位信号为低电平，M1导通，通过输入信号对C1充电而拉高PU的电位，M2导通，此时OUTPUT输出低电平；由于PU的电位为高电平，因此M5导通，PD的电位为低电平；
在每一显示周期的输出阶段T2，由CLK输入的第一时钟信号为高电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，PU的电位被C1自举拉升，M3继续导通，OUTPUT输出高电平；由于PU的电位持续为高电平，因此M5继续导通，PD的电位持续为低电平；
在每一显示周期的输出截止阶段T3包括的复位时间段T31，由CLK输入的第一时钟信号为低电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为高电平，此时M3导通，将PU的电位拉低为低电平，而此时M6导通，以将PD的电位上拉为高电平，从而控制M8和M9都导通，从而控制OUTPUT输出低电平，此时M10也导通，从而可以将C1中残留的电荷释放掉，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在每一显示周期的输出截止阶段T3包括的输出截止保持时间段T32，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，M6持续导通，以控制PD的电位持续为高电平；由CLK输入的第一时钟信号交替为高电平和低电平；
当所述第一时钟信号为低电平时，M10导通，从而将C1中残留的电荷通过M10释放至CLK，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在本发明所述的移位寄存器单元的第一具体实施例中，放电时间段包括复位时间段以及输出截止保持时间段中的第一时钟信号为低电平的部分时间段。
如图7所示，本发明所述的移位寄存器单元的第二具体实施例包括输入端INPUT、复位端RESET、栅极驱动信号输出端OUTPUT、存储电容C1、输出控制单元和放电单元；
所述输出控制单元包括输入模块、第一输出模块、复位模块、下拉节点控制模块、上拉节点控制模块和第二输出模块，其中，
所述输入模块包括输入晶体管M1；所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接。
所述第一输出模块可以包括第一输出晶体管M2；所述第一输出晶体管M2的栅极与所述上拉节点PU连接，所述第一输出晶体管M2的漏极与所述第一时钟信号输入端CLK连接，所述第一输出晶体管M2的源极与所述栅极驱动信号输出端OUTPUT连接。
所述复位模块可以包括第一复位晶体管M3和第二复位晶体管M4；
所述第一复位晶体管M3的栅极与所述复位端RESET连接，所述第一复位晶体管M3的漏极与所述上拉节点PU连接，所述第一复位晶体管M3的源极接入低电平VSS；
所述第二复位晶体管M4的栅极与所述复位端RESET连接，所述第二复位晶体管M4的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二复位晶体管M4的源极接入低电平VSS；
所述下拉节点控制模块包括第一下拉节点控制晶体管M5、第二下拉节点控制晶体管M6和第三下拉节点控制晶体管M7；
所述第一下拉节点控制晶体管M5的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M5的漏极与所述下拉节点PD连接，所述第一下拉节点控制晶体管M5的源极接入低电平VSS；
所述第二下拉节点控制晶体管M6的栅极和所述第二下拉节点控制晶体管M6的漏极都接入高电平VDD，所述第二下拉节点控制晶体管M6的源极与所述下拉节点PD连接；
所述第三下拉节点控制晶体管M7的栅极与所述复位端RESET连接，所述第三下拉节点控制晶体管M7的漏极接入高电平VDD，所述第三下拉节点控制晶体管M7的源极与所述下拉节点PD连接；
所述上拉节点控制模块115包括上拉节点控制晶体管M8；
所述上拉节点控制晶体管M8的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管M8的漏极与所述上拉节点PU连接，所述上拉节点控制晶体管M8的源极接入低电平VSS；
所述第二输出模块116包括第二输出晶体管M9；
所述第二输出晶体管M9的栅极与所述下拉节点PD连接，所述第二输出晶体管M9的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二输出晶体管M9的源极接入低电平VSS；
所述放电单元包括放电晶体管M10；
所述放电晶体管M10的栅极与第一时钟信号输入端CLK连接，所述放电晶体管M10的源极与所述栅极驱动信号输出端OUTPUT连接，所述放电晶体管M10的漏极与低电平输入端连接；
由所述低电平输入端输入低电平VSS；
在如图7所示的移位寄存器单元的第二具体实施例中，放电晶体管M10是p型晶体管，其余的晶体管都为n型晶体管。
如图6所示，本发明如图7所示的移位寄存器单元的第二具体实施例在工作时，
在每一显示周期的充电阶段T1，由CLK输入的第一时钟信号为低电平，由INPUT输入的输入信号为高电平，由RESET输入的复位信号为低电平，M1导通，通过输入信号对C1充电而拉高PU的电位，M2导通，此时OUTPUT输出低电平；由于PU的电位为高电平，因此M5导通，PD的电位为低电平；
在每一显示周期的输出阶段T2，由CLK输入的第一时钟信号为高电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，PU的电位被C1自举拉升，M3继续导通，OUTPUT输出高电平；由于PU的电位持续为高电平，因此M5继续导通，PD的电位持续为低电平；
在每一显示周期的输出截止阶段T3包括的复位时间段T31，由CLK输入的第一时钟信号为低电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为高电平，此时M3导通，将PU的电位拉低为低电平，而此时M6导通，以将PD的电位上拉为高电平，从而控制M8和M9都导通，从而控制OUTPUT输出低电平，此时M10也导通，从而可以将C1中残留的电荷通过释放至低电平输入端，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在每一显示周期的输出截止阶段T3包括的输出截止保持时间段T32，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，M6持续导通，以控制PD的电位持续为高电平；由CLK输入的第一时钟信号交替为高电平和低电平；
当所述第二时钟信号为高电平时，M10导通，从而将C1中残留的电荷通过M10向低电平输入端释放掉，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在本发明如图7所示的移位寄存器单元的第二具体实施例中，放电时间段包括复位时间段以及输出截止保持时间段中的第一时钟信号为低电平的部分时间段。
如图8所示，本发明所述的移位寄存器单元的第三具体实施例包括输入端INPUT、复位端RESET、栅极驱动信号输出端OUTPUT、存储电容C1、输出控制单元和放电单元；
所述输出控制单元包括输入模块、第一输出模块、复位模块、下拉节点控制模块、上拉节点控制模块和第二输出模块，其中，
所述输入模块包括输入晶体管M1；所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接。
所述第一输出模块可以包括第一输出晶体管M2；所述第一输出晶体管M2的栅极与所述上拉节点PU连接，所述第一输出晶体管M2的漏极与所述第一时钟信号输入端CLK连接，所述第一输出晶体管M2的源极与所述栅极驱动信号输出端OUTPUT连接。
所述复位模块可以包括第一复位晶体管M3和第二复位晶体管M4；
所述第一复位晶体管M3的栅极与所述复位端RESET连接，所述第一复位晶体管M3的漏极与所述上拉节点PU连接，所述第一复位晶体管M3的源极接入低电平VSS；
所述第二复位晶体管M4的栅极与所述复位端RESET连接，所述第二复位晶体管M4的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二复位晶体管M4的源极接入低电平VSS；
所述下拉节点控制模块包括第一下拉节点控制晶体管M5、第二下拉节点控制晶体管M6和第三下拉节点控制晶体管M7；
所述第一下拉节点控制晶体管M5的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M5的漏极与所述下拉节点PD连接，所述第一下拉节点控制晶体管M5的源极接入低电平VSS；
所述第二下拉节点控制晶体管M6的栅极和所述第二下拉节点控制晶体管M6的漏极都接入高电平VDD，所述第二下拉节点控制晶体管M6的源极与所述下拉节点PD连接；
所述第三下拉节点控制晶体管M7的栅极与所述复位端RESET连接，所述第三下拉节点控制晶体管M7的漏极接入高电平VDD，所述第三下拉节点控制晶体管M7的源极与所述下拉节点PD连接；
所述上拉节点控制模块115包括上拉节点控制晶体管M8；
所述上拉节点控制晶体管M8的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管M8的漏极与所述上拉节点PU连接，所述上拉节点控制晶体管M8的源极接入低电平VSS；
所述第二输出模块116包括第二输出晶体管M9；
所述第二输出晶体管M9的栅极与所述下拉节点PD连接，所述第二输出晶体管M9的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二输出晶体管M9的源极接入低电平VSS；
所述放电单元包括放电晶体管M10；
所述放电晶体管M10的栅极与第二时钟信号输入端CLKB连接，所述放电晶体管M10的漏极与低电平输入端连接，所述放电晶体管M10的源极与所述栅极驱动信号输出端OUTPUT连接；
由第一时钟信号输入端CLK输入的第一时钟信号和由第二时钟信号输入端CLKB输入的第二时钟信号反相；
在如图8所示的移位寄存器单元的第三具体实施例中，所有的晶体管都为n型晶体管。
如图9所示，本发明如图8所示的移位寄存器单元的第三具体实施例在工作时，
在每一显示周期的充电阶段T1，由CLK输入的第一时钟信号为低电平，由CLKB输入的第二时钟信号为高电平，M10导通，由INPUT输入的输入信号为高电平，由RESET输入的复位信号为低电平，M1导通，通过输入信号对C1充电而拉高PU的电位，M2导通，此时OUTPUT输出低电平；由于PU的电位为高电平，因此M5导通，PD的电位为低电平；
在每一显示周期的输出阶段T2，由CLK输入的第一时钟信号为高电平，由CLKB输入的第二时钟信号为低电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，PU的电位被C1自举拉升，M3继续导通，OUTPUT输出高电平；由于PU的电位持续为高电平，因此M5继续导通，PD的电位持续为低电平；
在每一显示周期的输出截止阶段T3包括的复位时间段T31，由CLK输入的第一时钟信号为低电平，由CLKB输入的第二时钟信号为高电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为高电平，此时M3导通，将PU的电位拉低为低电平，而此时M6导通，以将PD的电位上拉为高电平，从而控制M8和M9都导通，从而控制OUTPUT输出低电平，此时M10也导通，从而可以将C1中残留的电荷通过M10释放至低电平输入端，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在每一显示周期的输出截止阶段T3包括的输出截止保持时间段T32，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，M6持续导通，以控制PD的电位持续为高电平；由CLK输入的第一时钟信号交替为高电平和低电平；
当所述第一时钟信号为低电平时，M10导通，从而将C1中残留的电荷通过M10释放至低电平输入端，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在本发明所述的移位寄存器单元的第三具体实施例中，放电时间段包括复位时间段以及输出截止保持时间段中的第二时钟信号为高电平的部分时间段。
在本发明所述的移位寄存器单元的第一具体实施例、第二具体实施例和第三具体实施例中，都是以第一信号为高电平信号，第二信号为低电平信号为例说明的，在下面记载的本发明所述的移位寄存器单元的第四具体实施例中，第一信号为低电平信号，第二信号为高电平信号。
如图10所示，本发明所述的移位寄存器单元的第四具体实施例包括输入端INPUT、复位端RESET、栅极驱动信号输出端OUTPUT、存储电容C1、输出控制单元和放电单元；
所述输出控制单元包括输入模块、第一输出模块、复位模块、下拉节点控制模块、上拉节点控制模块和第二输出模块，其中，
所述输入模块包括输入晶体管M1；所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接。
所述第一输出模块可以包括第一输出晶体管M2；所述第一输出晶体管M2的栅极与所述上拉节点PU连接，所述第一输出晶体管M2的漏极与所述第一时钟信号输入端CLK连接，所述第一输出晶体管M2的源极与所述栅极驱动信号输出端OUTPUT连接。
所述复位模块可以包括第一复位晶体管M3和第二复位晶体管M4；
所述第一复位晶体管M3的栅极与所述复位端RESET连接，所述第一复位晶体管M3的漏极与所述上拉节点PU连接，所述第一复位晶体管M3的源极接入低电平VSS；
所述第二复位晶体管M4的栅极与所述复位端RESET连接，所述第二复位晶体管M4的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二复位晶体管M4的源极接入低电平VSS；
所述下拉节点控制模块包括第一下拉节点控制晶体管M5、第二下拉节点控制晶体管M6和第三下拉节点控制晶体管M7；
所述第一下拉节点控制晶体管M5的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M5的漏极与所述下拉节点PD连接，所述第一下拉节点控制晶体管M5的源极接入低电平VSS；
所述第二下拉节点控制晶体管M6的栅极和所述第二下拉节点控制晶体管M6的漏极都接入高电平VDD，所述第二下拉节点控制晶体管M6的源极与所述下拉节点PD连接；
所述第三下拉节点控制晶体管M7的栅极与所述复位端RESET连接，所述第三下拉节点控制晶体管M7的漏极接入高电平VDD，所述第三下拉节点控制晶体管M7的源极与所述下拉节点PD连接；
所述上拉节点控制模块115包括上拉节点控制晶体管M8；
所述上拉节点控制晶体管M8的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管M8的漏极与所述上拉节点PU连接，所述上拉节点控制晶体管M8的源极接入低电平VSS；
所述第二输出模块116包括第二输出晶体管M9；
所述第二输出晶体管M9的栅极与所述下拉节点PD连接，所述第二输出晶体管M9的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第二输出晶体管M9的源极接入高电平VDD；
所述放电单元包括放电晶体管M10；
所述放电晶体管M10的栅极和所述放电晶体管M10的源极都与所述第一时钟信号输入端CLK连接，所述放电晶体管M10的漏极与所述栅极驱动信号输出端OUTPUT连接；
在如图10所示的移位寄存器单元的第四具体实施例中，放电晶体管M10是p型晶体管，其余的晶体管都为n型晶体管。
如图11所示，本发明如图10所示的移位寄存器单元的第四具体实施例在工作时，
在每一显示周期的充电阶段T1，由CLK输入的第一时钟信号为高电平，由INPUT输入的输入信号为高电平，由RESET输入的复位信号为低电平，M1导通，通过输入信号对C1充电而拉高PU的电位，M2导通，此时OUTPUT输出高电平；由于PU的电位为高电平，因此M5导通，PD的电位为低电平；
在每一显示周期的输出阶段T2，由CLK输入的第一时钟信号为低电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，PU的电位被C1自举拉升，M3继续导通，OUTPUT输出低电平；由于PU的电位持续为高电平，因此M5继续导通，PD的电位持续为低电平；
在每一显示周期的输出截止阶段T3包括的复位时间段T31，由CLK输入的第一时钟信号为高电平，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为高电平，此时M3和M4都导通，将PU的电位拉低为低电平，而此时M6导通，以将PD的电位上拉为高电平，从而控制M8和M9都导通，从而控制OUTPUT输出高电平，此时M10也导通，从而可以将C1中残留的电荷释放掉，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在每一显示周期的输出截止阶段T3包括的输出截止保持时间段T32，由INPUT输入的输入信号为低电平，由RESET输入的复位信号为低电平，M6持续导通，以控制PD的电位持续为高电平；由CLK输入的第一时钟信号交替为低电平和高电平；
当所述第一时钟信号为低电平时，M10导通，从而将C1中残留的电荷通过M10释放至CLK，可以排除C1中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出；
在本发明所述的移位寄存器单元的第四具体实施例中，放电时间段包括复位时间段以及输出截止保持时间段中的第一时钟信号为低电平的部分时间段。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，每一显示周期依次包括充电阶段、输出阶段和输出截止阶段；所述输出截止阶段包括放电时间段；
所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的放电时间段，放电单元控制释放所述存储电容中残留的电荷。
本发明实施例所述的移位寄存器单元的驱动方法在每一显示周期的放电时间段通过放电单元排除存储电容中残余电荷对栅极驱动信号的影响，保证栅极驱动信号的准确输出，从而可以优化移位寄存器单元的电路结构，优化显示面板整体设计。
具体的，当所述放电单元包括放电元件时，所述在每一显示周期的输出截止阶段包括的放电时间段，放电单元控制释放所述存储电容中残留的电荷步骤包括：在每一显示周期的输出截止阶段包括的放电时间段，放电控制信号控制放电元件导通，从而控制所述栅极驱动信号输出端与处于低电平状态的放电端连接，以控制存储电容中残留的电荷可以通过导通的放电元件释放至放电端。
本发明另一实施例移位寄存器单元的驱动方法，应用于如图3A所示的移位寄存器，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与第一时钟信号输入端导通；
本发明该实施例所述的驱动方法在每一显示周期的输出截止阶段包括的放电时间段，在第一时钟信号为低电平时，控制存储电容中残留的电荷通过导通的放电晶体管释放至第一时钟信号输入端，以排除存储电容中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出。
本发明又一实施例所述的移位寄存器单元的驱动方法，应用于如图3B所示的移位寄存器，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通；
本发明该实施例所述的驱动方法在每一显示周期的输出截止阶段包括的放电时间段，在第一时钟信号为低电平时，控制存储电容中残留的电荷通过导通的放电晶体管释放至低电平输入端，以排除存储电容中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出。
本发明再一具体实施例所述的移位寄存器单元的驱动方法，应用于如图3C所示的移位寄存器，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第二时钟信号输入端输入高电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通；
本发明该实施例所述的驱动方法在每一显示周期的输出截止阶段包括的放电时间段，在第二时钟信号为高电平时，控制存储电容中残留的电荷通过导通的放电晶体管释放至低电平输入端，以排除存储电容中残余电荷对栅极驱动信号输出的影响，保证了栅极驱动信号的准确输出。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元，每一级所述移位寄存器单元的输入端与上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元，每一级所述移位寄存器单元的复位端与下一级移位寄存器单元的栅极驱动信号输出端连接。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种移位寄存器单元，其特征在于，包括栅极驱动信号输出端，所述移位寄存器单元还包括：
存储电容，第一端与上拉节点连接，第二端与所述栅极驱动信号输出端连接；
输出控制单元，用于控制在每一显示周期的充电阶段通过对所述存储电容充电而拉高所述上拉节点的电位，在每一显示周期的输出阶段维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号，在每一显示周期的输出截止阶段控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；以及，
放电单元，用于在每一显示周期的放电时间段控制释放所述存储电容中残留的电荷；
所述输出截止阶段包括所述放电时间段。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述放电单元包括：放电元件，控制端接入放电控制信号，第一端与所述栅极驱动信号输出端连接，第二端与放电端连接；
在每一显示周期的放电时间段，所述放电控制信号控制放电元件导通所述栅极驱动信号输出端与所述放电端连接；
在所述放电时间段，所述放电端处于低电平状态。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第一时钟信号输入端连接，所述放电晶体管的第一极与所述栅极驱动信号输出端连接，所述放电晶体管的第二极与所述第一时钟信号输入端连接；
所述放电晶体管是p型晶体管。
4.如权利要求2所述的移位寄存器单元，其特征在于，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第一时钟信号输入端连接，所述放电晶体管的第一极与所述栅极驱动信号输出端连接，所述放电晶体管的第二极与低电平输入端连接；
所述放电晶体管是p型晶体管。
5.如权利要求2所述的移位寄存器单元，其特征在于，所述放电元件包括放电晶体管；
所述放电晶体管的栅极与第二时钟信号输入端连接，所述放电晶体管的第一极与低电平输入端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接；
所述放电晶体管是n型晶体管，第一时钟信号和第二时钟信号反相。
6.如权利要求1所述的移位寄存器单元，其特征在于，还包括接入输入信号的输入端和接入复位信号的复位端；
所述输出控制单元包括：
输入模块，分别与所述输入端和所述上拉节点连接，用于在每一显示周期的充电阶段在所述输入信号的控制下对所述存储电容进行充电；
第一输出模块，分别与所述上拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点的控制下，在每一显示周期的输出阶段控制所述栅极驱动信号输出端输出第一信号；
复位模块，分别与所述复位端、所述上拉节点和所述栅极驱动信号输出端连接，用于在每一显示周期的输出截止阶段在所述复位信号的控制下对所述上拉节点进行复位，并控制所述栅极驱动信号输出端输出第二信号；
下拉节点控制模块，分别与下拉节点和所述上拉节点连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点的电位为低电平，并在所述输出截止阶段控制所述下拉节点的电位为高电平；
上拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于当所述下拉节点的电位为高电平时控制所述上拉节点的电位为低电平；以及，
第二输出模块，分别与所述下拉节点和所述栅极驱动信号输出端连接，用于在所述输出截止阶段，在所述下拉节点的控制下，控制所述栅极驱动信号输出端输出第二信号。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述输入模块包括输入晶体管；
所述输入晶体管的栅极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述上拉节点连接。
8.如权利要求6所述的移位寄存器单元，其特征在于，所述第一输出模块包括第一输出晶体管；
所述第一输出晶体管的栅极与所述上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号输入端连接，所述第一输出晶体管的第二极与所述栅极驱动信号输出端连接。
9.如权利要求6所述的移位寄存器单元，其特征在于，所述复位模块，包括第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的栅极与所述复位端连接，所述第一复位晶体管的第一极与所述上拉节点连接，所述第一复位晶体管的第二极接入低电平；
所述第二复位晶体管的栅极与所述复位端连接，所述第二复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第二复位晶体管的第二极接入第二信号。
10.如权利要求6所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述下拉节点连接，所述第一下拉节点控制晶体管的第二极接入低电平；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的第一极都接入高电平，所述第二下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第三下拉节点控制晶体管的栅极与所述复位端连接，所述第三下拉节点控制晶体管的第一极接入高电平，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接。
11.如权利要求6所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括上拉节点控制晶体管；
所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极接入低电平。
12.如权利要求6所述的移位寄存器单元，其特征在于，所述第二输出模块包括第二输出晶体管；
所述第二输出晶体管的栅极与所述下拉节点连接，所述第二输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出晶体管的第二极接入第二信号。
13.如权利要求1至12中任一权利要求所述的移位寄存器单元，所述第一信号为高电平信号，所述第二信号为低电平信号；或者，
所述第一信号为低电平信号，所述第二信号为高电平信号。
14.一种移位寄存器单元的驱动方法，应用于如权利要求1至13中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，放电单元控制释放所述存储电容中残留的电荷。
15.如权利要求14所述的移位寄存器的驱动方法，其特征在于，当所述放电单元包括放电元件时，所述在每一显示周期的输出截止阶段包括的放电时间段，放电单元控制释放所述存储电容中残留的电荷步骤包括：在每一显示周期的输出截止阶段包括的放电时间段，放电控制信号控制放电元件导通，从而控制所述栅极驱动信号输出端与处于低电平状态的放电端连接。
16.一种移位寄存器单元的驱动方法，应用于如权利要求3、6、7、8、9、10、11、12或13所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与第一时钟信号输入端导通。
17.一种移位寄存器单元的驱动方法，应用于如权利要求4、6、7、8、9、10、11、12或13所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第一时钟信号输入端输入低电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通。
18.一种移位寄存器单元的驱动方法，应用于如权利要求5至13中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在每一显示周期的充电阶段，输出控制单元通过对所述存储电容充电而拉高所述上拉节点的电位；
在每一显示周期的输出阶段，输出控制单元维持所述上拉节点的电位并控制所述栅极驱动信号输出端输出第一信号；
在每一显示周期的输出截止阶段，输出控制单元控制拉低所述上拉节点的电位并控制所述栅极驱动信号输出端输出第二信号；
在每一显示周期的输出截止阶段包括的放电时间段，当第二时钟信号输入端输入高电平时，放电晶体管导通，从而控制所述栅极驱动信号输出端与低电平输入端导通。
19.一种栅极驱动电路，其特征在于，包括多级如权利要求1至13中任一权利要求所述的移位寄存器单元；
除了第一级移位寄存器单元，每一级所述移位寄存器单元的输入端与上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元，每一级所述移位寄存器单元的复位端与下一级移位寄存器单元的栅极驱动信号输出端连接。
20.一种显示装置，其特征在于，包括如权利要求19所述的栅极驱动电路。
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