KR20080008800A - 평판표시장치의 게이트 드라이버용 쉬프트 레지스터 - Google Patents

평판표시장치의 게이트 드라이버용 쉬프트 레지스터 Download PDF

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KR20080008800A
KR20080008800A KR1020060068535A KR20060068535A KR20080008800A KR 20080008800 A KR20080008800 A KR 20080008800A KR 1020060068535 A KR1020060068535 A KR 1020060068535A KR 20060068535 A KR20060068535 A KR 20060068535A KR 20080008800 A KR20080008800 A KR 20080008800A
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한민구
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Abstract

본 발명은 평판표시장치를 구동하기 위한 구동회로 중 게이트 드라이버용 쉬프트 레지스터에 관한 것으로, 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와; 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와; 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터(T4)와; 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터를 포함하며, 상기 제3 트랜지스터의 드레인과, 상기 제4 트랜지스터의 소스 및 상기 제1 캐패시터의 일측 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 한다.
게이트 드라이버, 쉬프트 레지스터, 박막 트랜지스터, 부트-스트래핑.

Description

평판표시장치의 게이트 드라이버용 쉬프트 레지스터{SHIFT REGISTERS FOR GATE DRIVER OF FLAT PANEL DISPLAYS}
도 1은 일반적인 평판표시장치의 구성을 나타낸 블록도,
도 2는 일반적인 게이트드라이버의 구성을 나타낸 블록도,
도 3은 본 발명에 따른 P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제1 실시예의 구성을 나타낸 도면,
도 4는 도 3의 타이밍도,
도 5는 도 3의 회로에 신호를 인가한 결과를 나타낸 시뮬레이션 결과도,
도 6은 본 발명에 따른 P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제2 실시예의 구성을 나타낸 도면,
도 7a 및 도 7b는 도 6의 회로에 입력 신호값을 달리 인가한 시뮬레이션 결과도,
도 8은 본 발명에 따른 P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제3 실시예의 구성을 나타낸 도면,
도 9는 도 8의 회로에 신호를 인가한 결과를 나타낸 시뮬레이션 결과도,
도 10은 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제1 실시예의 구성을 나타낸 도면,
도 11은 도 10의 타이밍도,
도 12는 도 10의 게이트 드라이버용 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 도면,
도 13은 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제2 실시예의 구성을 나타낸 도면,
도 14a 및 도 14b는 도 13의 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 도면,
도 15는 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제 3 실시예의 구성을 나타낸 도면,
도 16은 도 15의 회로에 신호를 인가한 결과를 나타낸 시뮬레이션 결과도.
본 발명은 평판표시장치에 관한 것으로, 특히 평판표시장치를 구동하기 위한 구동회로 중 게이트 드라이버에 내장되는 쉬프트 레지스터에 관한 것이다.
능동형(Active Matrix) 액정 디스플레이(Liquid Crystal Display)나 유기 EL 디스플레이를 구현할 때 디스플레이 화소 패널과 이를 구동하기 위한 구동회로 패널을 집적하는 것에 대한 연구가 진행되고 있다.
현재 연구되고 있는 구동회로 집적 기술은 크게 다음의 두 개 회로를 패널 내에 내장하는 데에 초점을 맞추고 있다.
첫째, 화소 패널 내에 화소 어레이(array)의 각 라인을 선택하는 쉬프트 레지스터(shift resister)를 설계하는 것과 둘째, 칩셋(chipset)에서 출력된 전압(3.3V 내지 5V 수준)을 화소 픽셀의 박막트랜지스터(Thin Film Transistor: 이하 TFT라 칭함)를 스위칭 하기 위한 전압으로 승격시키는 레벨 쉬프터를 TFT로 설계하여 내장하는 것이다.
이러한 패널 내에 집적되는 구동 회로부를 설계하기 위해서 종래에는 N-타입 및 P-타입 폴리 실리콘 TFT를 함께 사용하는 CMOS 타입을 주로 이용하고 있으며, 일반적으로 CMOS 로직(logic)을 이용하여 설계하고 있다.
그러나, CMOS 타입의 회로는 N-타입 및 P-타입 TFT를 함께 만들 때 많은 수의 마스크가 요구되고, 각기 문턱전압을 맞추기 위해 추가의 공정이 필요하게 된다. 이는 공정 수율을 낮추며 공정 단가를 증가시키는 주된 이유가 된다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 P-타입 TFT 혹은 N-타입 TFT만으로 구동회로 집적을 가능하게 하는 평판표시장치의 게이트 드라이버용 쉬프트 레지스터를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 평판표시장치의 게이트 드라이버용 쉬프트 레지스터는 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와; 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와; 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와; 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터를 포함하며, 상기 제3 트랜지스터의 드레인과, 상기 제4 트랜지스터의 소스 및 상기 제1 캐패시터의 일측 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 한다.
바람직하게는, 상기 제1 내지 제 4 트랜지스터는 P-타입 박막트랜지스터 또는 N-타입 박막트랜지스터의 단일 도전형의 박막트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 평판표시장치의 게이트 드라이버용 쉬프트 레지스터는 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와; 입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와; 입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와; 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터를 포함하며, 상기 제3 트랜지스터의 게이트와, 상기 제1 캐패시터의 한 쪽 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 한다.
바람직하게는, 다음 단으로 인가되는 쉬프트 레지스터의 캐리 아웃 신호와 게이트로 인가되는 쉬프트 레지스터의 출력단을 분리하기 위한 풀-다운용의 제5 트랜지스터와 풀-업용의 제6 트랜지스터를 더 포함함을 특징으로 한다.
더욱 바람직하게는, 상기 제1 내지 제6 트랜지스터는 P-타입 박막트랜지스터 또는 N-타입 박막트랜지스터의 단일 도전형의 박막트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 1은 일반적인 평판표시장치의 구성을 개략적으로 나타낸 블록도이다.
도 1에 도시된 바와 같이, 평판표시장치는 화소들이 매트릭스 형태로 배열된 패널(10)과, 패널(10)의 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 게이트드라이버(20)와, 패널(10)의 데이터 라인들(DL1 내지 DLm)을 구동하기 위한 데이터드라이버(30) 및 게이트드라이버(20)와 데이터드라이버(30)를 제어하기 위한 타이밍 제어부(40)을 구비한다.
도 2는 도 1의 게이트드라이버의 구성을 개략적으로 나타낸 블록도이다.
도 2에 도시된 바와 같이, 게이트드라이버(20)는 다수의 쉬프트레지스터단(Shift Register Stage:SRS1,SRS2,SRS3,SRSn)이 접속되어 있고, 각각의 쉬프트레 지스터단에는 이를 조절하기 위한 클럭을 공급하는 클럭배선(L:clock line 또는 control line) 등이 접속되어 있다.
쉬프트레지스터단(SRS1,SRS2,SRS3,SRSn)의 출력단자는 패널(10)의 게이트배선(GL1,GL2,GL3,GLn)과 접속되어 순차적으로 게이트신호를 출력하고, 동시에 다음 쉬프트레지스터단의 입력단자에 접속되어 상기 게이트신호를 다음 쉬프트레지스터단의 시작신호로 사용한다.
도 3은 본 발명에 따른 P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제1 실시예의 구성(100)을 나타낸 도면이다.
도 3을 참조하면, 본 실시예의 쉬프트 레지스터(100)는 입력신호 또는 전단 게이트 신호를 수신하는 트랜지스터(T1)와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위하여 다음 단 게이트 신호를 게이트 단에 인가하는 트랜지스터(T2)와; 입력신호의 로우(low) 값을 출력하는 풀-다운(pull-down) 트랜지스터(T3)와; 입력 신호의 하이(high) 값을 출력하는 풀-업(pull-up) 트랜지스터(T4)와; 입력신호의 로우(low) 값을 쉬프트 레지스터의 출력신호의 로우(low) 값으로 부트-스트래핑 시키는 캐패시터(C1)를 포함하며, 풀-업 트랜지스터(T4)의 소스와 풀-다운 트랜지스터(T3)의 드레인 및 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터(C1)의 한 쪽 끝단이 만나는 노드에서 쉬프트 레지스터의 출력단이 접속되어 있다. 또한, 풀-다운 트랜지스터(T3)를 충분히 턴-온 시키기 위한 부트-스트래핑 캐패시터(C2)를 더 포함한다.
상기 구성을 갖는 게이트드라이버용 쉬프트레지스터의 동작은 다음과 같다.
도 4는 도 3의 타이밍도로서, 도 4를 참조하면, 입력신호(INPUT)와 클록신호(CLK)가 로우(low)이고 클록바신호(CLKB)가 하이(high) 인 구간 A에서는 T1 트랜지스터와 T4 트랜지스터는 턴-온(turn-on) 되고 T3 트랜지스터는 턴-오프(turn-off) 상태가 된다. 이때 P1 노드의 전압은 C1 캐패시터의 크기에 따라 전원전압(VDD)과 VINPUT의 로우 값 사이에 위치하며, P2 노드는 T4 트랜지스터에 의해 전원전압(VDD) 값을 갖고 T2 트랜지스터는 턴-오프 상태를 유지하고 있다.
구간 B 에서는 입력신호(INPUT)와 클록신호(CLK)가 하이가 되면서 T1 트랜지스터와 T4 트랜지스터는 턴-오프 되고, CLKB가 로우가 되면서 T3 트랜지스터는 턴-온 상태가 된다. 이때 P1 노드는 플로팅 상태로 C1 캐패서터와 C2 캐패시터에 CLKB의 로우 전압이 인가됨에 따라 구간 A에서의 전압과 VCLKB의 로우 값을 더한 값만큼 더 낮은 전압이 충전되며, 게이트 출력단과 접속되어 있는 P2 노드에는 T3 트랜지스터가 턴-온 됨에 따라 로우 값을 가지게 되어 게이트 신호(GATE N)를 출력하게 된다.
구간 C 가 되면 클록신호(CLK)와 리셋신호(RESET)가 로우 값을 가지게 되어 T2 트랜지스터와 T4 트랜지스터가 턴-온 되고 P1 노드와 P2 노드에 전원전압(VDD)이 걸리게 되어 C1 캐패시터에 저장된 전하를 완전히 방전하게 된다. 이때 게이트 출력신호(OUTPUT)는 다음 단(GATE N+1))의 입력신호(INPUT)로 인가되고, 리셋신호는 다음 단(GATE N+1)의 출력신호(OUTPUT)를 받아 사용한다.
도 5는 도 3의 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 것으로, 0V ~ 10V의 입력 신호가 차례대로 쉬프트 되어 출력됨을 알 수 있다.
도 6은 본 발명에 따른, P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제2 실시예의 구성(200)을 나타낸 도면이다.
도 6을 참조하면, 본 실시예에 따른 쉬프트 레지스터(200)는 도 3의 구성과 유사하다. 다만, 게이트 출력단(OUTPUT)이 P1 노드에 접속되어 있는 점이 도 3의 구성과 다른 점이다.
즉, 입력신호 또는 전단 게이트 신호를 수신하는 트랜지스터(T1)와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위하여 다음 단 게이트 신호를 게이트 단에 인가하는 트랜지스터(T2)와; 입력신호의 로우(low) 값을 출력하는 풀-다운(pull-down) 트랜지스터(T3)와; 입력 신호의 하이(high) 값을 출력하는 풀-업(pull-up) 트랜지스터(T4)와; 입력신호의 로우(low) 값을 쉬프트 레지스터의 출력신호의 로우(low) 값으로 부트-스트래핑 시키는 캐패시터(C1)를 포함하며, 풀-다운 트랜지스터(T3)의 게이트와 입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터(C1)의 한 쪽 끝단이 만나는 노드에서 쉬프트 레지스터의 출력단이 접속되어 있다.
구체적인 동작설명은 다음과 같다.
도 4를 참조하면, 구간 B 에서는 입력신호(INPUT)와 클록신호(CLK)가 하이(high)가 되면서 T1 트랜지스터와 T4 트랜지스터는 턴-오프 되고, 클록바신호(CLKB)가 로우가 되면서 T3 트랜지스터는 턴-온 상태가 된다. 이때 P1 노드는 플로팅 상태로 C1 캐패시터와 C2 캐패시터에 CLKB의 로우 전압이 인가됨에 따라 구간 A 에서의 전압과 VCLKB의 로우 값을 더한 전압 값만큼 더 낮은 전압이 충전되는 점을 이용한 것이다.
도 7a 및 도 7b는 도 6의 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 것이다.
도 7a에서, 입력신호가 0V 내지 10V 인 경우 출력신호는 -1.6V 내지 10V가 되며, 입력신호에 비해 더 큰 전압 폭을 가지고 있다. 즉, 더 낮은 입력신호로도 도 3의 쉬프트 레지스터와 동일한 출력신호를 낼 수 있다.
도 7b는 입력신호의 전압 폭을 3.2V 내지 10V로 감소하여 인가한 경우로써, 출력신호는 0V 내지 10V로 도 3의 쉬프트 레지스터와 동일한 값을 나타낸다. 즉, 쉬프트 레지스터의 입력신호의 폭을 줄이게 됨에 따라 소비전력을 감소시킬 수 있다.
도 8은 본 발명에 따른 P-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제 3 실시예의 구성(300)을 나타낸 도면이다.
도 8을 참조하면, 도 6의 쉬프트 레지스터(200)에 제 2의 풀-다운 트랜지스터(T5)와 제 2의 풀-업 트랜지스터(T6)를 적용하여 다음 단으로 인가되는 쉬프트 레지스터의 캐리(carry) 아웃 신호와 게이트로 인가되는 쉬프트 레지스터의 출력단을 분리함으로써 출력단 로딩(loading) 증가로 인한 캐리 신호의 왜곡을 방지하여 고해상도의 평판표시장치에서도 쉬프트 레지스터가 정상적으로 동작할 수 있게 한 것이다.
도 9는 도 8의 회로에 신호를 인가한 결과를 나타낸 시뮬레이션 결과도이다.
한편, 전술한 제1 내지 제3 실시예의 구성은 P-타입 TFT 만으로 이루어진 게이트 드라이버용 쉬프트 레지스터에 관한 것이나, N-타입 TFT만으로도 구현 할 수 있다.
도 10은 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제1 실시예의 구성(400)을 나타낸 도면이다.
도 10을 참조하면, 본 실시예의 쉬프트 레지스터(400)는 입력신호 또는 전단 게이트 신호를 받는 트랜지스터(T1)와; 쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위하여 다음 단 게이트 출력신호를 게이트 단에 인가하는 트랜지스터(T2)와; 입력신호의 로우 값을 출력하기 위한 풀-다운 트랜지스터(T3)와; 입력 신호의 하이 값을 출력하기 위한 풀-업 트랜지스터(T4)와; 입력신호의 하이 값을 쉬프트 레지스터의 출력신호의 하이 값으로 부트-스트래핑 시키는 캐패시터(C1)와, 풀-업 트랜지스터를 충분히 턴-온 시키기 위한 부트-스트래핑 캐패시터(C2)로 구성된다. 여기서 풀-업 트랜지스터를 충분히 턴-온 시키기 위한 부트-스트래핑 캐패시터(C2)는 회로 설계의 편의를 위해 제거할 수도 있다.
상기 구성을 갖는 게이트드라이버용 쉬프트레지스터의 동작은 다음과 같다.
도 11은 도 10의 타이밍도로서, 도 11을 참조하면, 입력신호(INPUT)와 클록바신호(CLKB)가 하이이고 클록신호(CLK)가 로우인 구간 A 에서는 T1 트랜지스터와 T3 트랜지스터는 턴-온 되고 T4 트랜지스터는 턴-오프 상태가 된다. 이때 P1 노드 의 전압은 C1 캐패시터의 크기에 따라 VSS와 VINPUT의 하이 값 사이에 위치하며, P2 노드는 T3 트랜지스터에 의해 VSS 값을 갖고 T2 트랜지스터는 턴-오프 상태를 유지하게 된다.
구간 B 에서는 입력신호(INPUT)와 CLKB가 로우가 되면서 T1 트랜지스터와 T3 트랜지스터는 턴-오프 되고, CLK가 하이가 되면서 T4 트랜지스터는 턴-온 상태가 된다. 이때 P1 노드는 플로팅 상태로 C1 캐패시터와 C2 캐패시터에 CLK의 하이 전압이 인가됨에 따라 구간 A 에서의 전압과 VCLK의 하이 값을 더한 값만큼 더 높은 전압이 충전되며, 게이트 출력단과 접속되어 있는 P2 노드에는 T4 트랜지스터가 턴-온 됨에 따라 하이 값을 가지게 되어 게이트 신호(GATE N)를 출력하게 된다.
구간 C 가 되면 클록바신호(CLKB)와 리셋신호(RESET)가 하이 값을 가지게 되어 T2 트랜지스터와 T3 트랜지스터가 턴-온이 되고 P1 노드와 P2 노드에 VSS 전압이 걸리게 되어 C1 캐패시터에 저장된 전하를 완전히 방전하게 된다. 이때 게이트 출력신호(OUTPUT)는 다음 단(GATE N+1)의 입력신호(INPUT)로 인가되고, 리셋신호(RESET)는 다음 단(GATE N+1)의 출력신호(OUTPUT)를 수신한다.
도 12는 도 10의 N-타입 TFT만으로 이루어진 게이트 드라이버용 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 것으로, -7V ~ 23V의 입력신호가 차례대로 쉬프트 되어 출력됨을 알 수 있다.
도 13은 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제2 실시예의 구성(500)을 나타낸 도면이다.
도 13을 참조하면, 본 실시예에 따른 쉬프트 레지스터(500)는 도 10의 쉬프트 레지스터의 구성과 유사하다. 다만, 게이트 출력단이 P1 노드에 접속되어 있는 점이 도 10의 구성과 다른 점이다.
이 경우, 도 12의 타이밍도에서 구간 B 에서는 입력신호(INPUT)와 CLKB가 로우가 되면서 T1 트랜지스터와 T3 트랜지스터는 턴-오프 되고, CLK가 하이가 되면서 T4 트랜지스터는 턴-온 상태가 된다. 이때 P1 노드는 플로팅 상태로 C1 캐패시터와 C2 캐패시터에 CLK의 하이 전압이 인가됨에 따라 구간 A 에서의 전압과 VCLK의 하이 값을 더한 값만큼 더 높은 전압이 충전되는 점을 이용한 것이다.
도 14a 및 도 14b는 도 13의 쉬프트 레지스터의 SPICE 시뮬레이션 결과를 나타낸 것이다.
도 14a에서, 입력신호가 -7V ~ 23V 인 경우 출력신호는 -7V ~ 48.5V로 입력신호에 비해 더 큰 전압 폭을 가지고 있다. 즉, 더 낮은 입력신호로도 도 10의 쉬프트 레지스터와 동일한 출력신호를 낼 수 있다.
도 14b는 입력신호의 전압 폭을 -7V ~ 15V로 감소하여 인가한 경우의 시뮬레이션 결과로써, 출력신호는 -7V ~ 23V가 되며 도 10의 쉬프트 레지스터와 동일한 값을 나타낸다. 즉, 쉬프트 레지스터의 입력신호의 폭을 줄이게 됨에 따라 소비전력을 감소시킬 수 있다.
도 15는 본 발명에 따른 N-타입 TFT만으로 구성된 게이트 드라이버용 쉬프트 레지스터의 제 3 실시예의 구성(600)을 나타낸 도면이다.
도 15를 참조하면, 도 13의 쉬프트 레지스터(500)에 제 2의 풀-다운 트랜지스터(T5)와 제 2의 풀-업 트랜지스터(T6)를 적용하여 다음 단으로 인가되는 쉬프트 레지스터의 캐리(carry) 아웃 신호와 게이트로 인가되는 쉬프트 레지스터의 출력단을 분리함으로써 출력단 로딩(loading) 증가로 인한 캐리 신호의 왜곡을 방지하여 고해상도의 평판표시장치에서도 쉬프트 레지스터가 정상적으로 동작할 수 있게 한 것이다.
도 16은 도 15의 회로에 신호를 인가한 결과를 나타낸 시뮬레이션 결과도이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 P-타입 TFT 혹은 N-타입 TFT만을 이용하여 게이트 드라이버용 쉬프트 레지스터를 구현함으로써 구동회로를 패널 집적에 적용할 경우 집적회로 공정비용을 절감하고 동시에 패널의 수율을 향상시킬 수 있어 양산면에서도 경쟁력 있는 우수한 디스플레이 패널을 생산할 수 있다.
또한 본 발명에 의하면, P-타입 TFT 혹은 N-타입 TFT만으로 게이트드라이버 용 쉬프트레지스터를 구성하지만 부트-스트래핑 캐패시터를 사용하여 작은 입력신호로써 원하는 출력신호를 얻을 수 있으므로 저소비전력 구동이 가능하다.
또한 본 발명은 N-타입 소자만으로도 구성이 가능하므로, 비정질 실리콘 TFT를 이용한 집적회로 구현에도 적용 가능하다.

Claims (10)

  1. 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와;
    쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와;
    입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와;
    입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와;
    입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 캐패시터를 포함하며,
    상기 제3 트랜지스터의 드레인과, 상기 제4 트랜지스터의 소스 및 상기 제1 캐패시터의 일측 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  2. 제 1 항에 있어서, 상기 제1 내지 제 4 트랜지스터는 P-타입 박막트랜지스터인 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제3 트랜지스터의 소스에 펄스파가 인가되고, 상기 제4 트랜지스터의 게이트 에 상기 제3 트랜지스터에 인가된 펄스파와 진폭은 같으면서 위상이 반대인 펄스파가 인가됨을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  4. 제 1 항에 있어서, 상기 제1 내지 제 4 트랜지스터는 N-타입 박막트랜지스터인 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제3 트랜지스터의 드레인에 펄스파가 인가되고, 상기 제4 트랜지스터의 게이트에 상기 제3 트랜지스터에 인가된 펄스파와 진폭은 같으면서 위상이 반대인 펄스파가 인가됨을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  6. 입력신호 또는 전단 게이트 신호를 수신하는 제1 트랜지스터와;
    쉬프트 레지스터 출력 단에 충전된 값을 방전하기 위해 다음 단의 게이트 신호를 수신하는 제2 트랜지스터와;
    입력신호의 로우 값을 출력하는 풀-다운용의 제3 트랜지스터와;
    입력신호의 하이 값을 출력하는 풀-업용의 제4 트랜지스터와;
    입력신호의 로우 값을 쉬프트 레지스터의 출력신호의 로우 값으로 부트-스트래핑 시키는 제1 캐패시터를 포함하며,
    상기 제3 트랜지스터의 게이트와, 상기 제1 캐패시터의 한 쪽 끝단이 만나는 노드에 출력단이 접속된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  7. 제 6 항에 있어서, 상기 풀-다운용의 제3 트랜지스터를 충분히 턴-온시키기 위한 부트스트래핑용 제2 캐패시터를 더 포함함을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스트.
  8. 제 6 항 또는 제 7 항에 있어서, 다음 단으로 인가되는 쉬프트 레지스터의 캐리 아웃 신호와 게이트로 인가되는 쉬프트 레지스터의 출력단을 분리하기 위한 풀-다운용의 제5 트랜지스터와 풀-업용의 제6 트랜지스터를 더 포함함을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스트.
  9. 제 8 항에 있어서, 상기 제1 내지 제6 트랜지스터는 P-타입 박막트랜지스터 또는 N-타입 박막트랜지스터의 단일 도전형의 박막트랜지스터로 구성된 것을 특징 으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스터.
  10. 제 9 항에 있어서, 상기 제3 트랜지스터의 게이트는 상기 제5 트랜지스터의 게이트와 접속되고, 상기 제3 트랜지스터의 소스는 상기 제5 트랜지스터의 소스와 접속되며,
    상기 제4 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트와 접속되고, 상기 제4 트랜지스터의 드레인은 상기 제6 트랜지스터의 드레인과 접속된 것을 특징으로 하는 평판표시장치의 게이트드라이버용 쉬프트 레지스트.
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