KR101019416B1 - 쉬프트레지스터 및 이를 포함하는 평판표시장치 - Google Patents

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Abstract

본 발명의 목적은, 임의의 파형을 순차적으로 쉬프트하고, 동일한 회로로 다양한 형태의 파형을 출력할 수 있는 쉬프트레지스터 및 이를 포함하는 액티브 매트릭스형 평판표시장치를 제공함에 있다.
본 발명은, 선순위의 게이트신호와 후순위의 게이트신호를 입력받는 입력단자와; 상기 입력단자로 입력된 상기 선순위의 게이트신호 및 후순위의 게이트신호를 사용하여 생성된 제 1, 2 신호를 각각 출력하는 제 1, 2 노드와; 상기 제 1 노드에 연결되고, n 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와; 상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 게이트신호를 출력하는 제 2 트랜지스터를 갖는 다수의 쉬프트레지스터단(shift register stage)을 포함하는 쉬프트레지스터를 제공한다.
본 발명은, 출력을 결정하는 폼생성(form generation)신호를 이용하여 임의의 모양의 신호를 순차적으로 쉬프트(shift) 할 수 있으므로, 하이 상태가 서로 오버랩 되는 형태를 포함하는 다양한 형태의 출력 파형을 얻을 수 있으며 회로의 구성이 결정된 이후에도 출력의 형태를 다양화 할 수 있을 뿐만 아니라 내장 회로의 기능을 다양화 할 수 있는 효과가 있다.

Description

쉬프트레지스터 및 이를 포함하는 평판표시장치{Shift register and flat panel display including the same}
도 1은 게이트드라이버가 내장된 종래의 능동행렬 표시장치에 대한 개략적인 블록도.
도 2는 종래의 평판표시장치의 표시패널에 내장되는 게이트드라이버를 개략적으로 도시한 블록도.
도 3은 종래의 평판표시소자의 표시패널에 내장되는 게이트드라이버에서 출력되는 게이트신호의 타이밍도.
도 4는 종래의 평판표시장치의 표시패널에 내장되는 2상의 클럭을 이용하는 쉬프트레지스터부의 블록도.
도 5는 도 4의 2상의 클럭을 이용하는 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도.
도 6은 종래의 평판표시장치의 표시패널에 내장되는 3상의 클럭을 이용하는 쉬프트레지스터부의 블록도.
도 7은 도 6의 3상의 클럭을 이용하는 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도.
도 8은 본 발명의 제 1 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부의 블록도.
도 9 내지 11은 각각 본 발명의 제 1 실시예에 따른 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도.
도 12 내지 15는 각각 본 발명의 제 1 실시예에 따른 쉬프트레지스터부의 회로도.
도 16은 도 12 내지 15의 제 3 트랜지스터의 연결관계를 도시한 회로도.
도 17은 도 16의 제 3 트랜지스터와 동일한 기능을 하며 다른 연결관계를 갖는 트랜지스터를 도시한 회로도.
도 18은 도 9의 폼생성클럭을 사용하여 본 발명의 제 1 실시예에 따른 쉬프트레지스터부의 출력파형을 시뮬레이션(simulation)을 통하여 얻은 결과를 도시한 도면.
도 19는 본 발명의 제 2 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부의 회로도.
도 20 내지 22는 각각 본 발명의 제 2 실시예에 따른 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도.
도 23 내지 26은 각각 본 발명의 제 2 실시예에 따른 쉬프트레지스터부의 회로도.

<도면의 주요부분에 대한 간단한 설명>
SRU1, SRU2, SRU3, SRU4 : 제 1 내지 4 쉬프트레지스터유니트
SRS1, SRS2, SRS3, SRS4 : 제 1 내지 4 쉬프트레지스터단
F1, F2, F3, F4 : 제 1 내지 4 폼생성클럭
g1, g2, g3, g4 : 게이트배선
Vg1, Vg2, Vg3, Vg4 : 게이트신호
본 발명은 평판표시장치(FPD; flat panel display)에 관한 것으로, 특히 쉬프트레지스터를 포함하는 평판표시장치용 구동회로와 이를 내장하는 액정표시장치(LCD Device; Liquid Crystal Display Device) 또는 유기전계발광소자(OELD; Organic Electroluminescent Display Device)에 관한 것이다.
현재 텔레비전이나 모니터와 같은 디스플레이 장치에는 음극선관(CRT; Cathode Ray Tube)이 주로 사용되고 있지만, 이는 무게와 부피가 크고 구동전압이 높은 단점을 가진다.
이에 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판표시장치(FPD)의 필요성이 대두되었으며, 액정표시장치(LCD Device) 또는 전계발광소자(ELD; Electroluminescent Device) 등이 개발된 바 있다.
일반적으로, 액정표시장치는 어레이 및 컬러 필터 기판사이에 게재된 액정층의 광학적 이방성을 이용한 굴절률 차이에 의하여 화상을 구현하는 비발광소자이다. 반면에, 전계발광소자는 형광체에 일정 이상의 전기장을 인가하면 빛이 발생되는 전계발광(EL; electroluminescence) 현상을 이용한 표시소자로서, 캐리어(carrier)들의 여기를 일으키는 소스(source)에 따라 무기(inorganic) 전계발광소자 또는 유기(organic) 전계발광소자로 구분될 수 있다. 하지만 천연색의 표시 및 동영상 구현에 유리하고, 시야각의 제한이 없으며, 높은 휘도와 낮은 동작전압 특성을 가지는 유기 전계발광소자가 널리 이용되고 있다.
한편, 이들 액정표시장치 또는 유기전계발광소자 등의 평판표시장치는 공통적으로 외부의 구동시스템에서 전달되는 RGB데이터 및 각종 제어신호를 적절한 전기적 신호로 변환하는 구동부와, 이를 통해 사용자에게 화상을 보여주는 표시패널을 포함한다.
일반적으로 상기 구동부는 표시패널과 별도의 기판에 제작되는데, 게이트드라이버와 데이터드라이버를 포함한다.
한편, 근래에 들어 다수의 화소영역(pixel region)을 매트릭스(matrix) 형태로 배열하고, 각 화소영역에 스위칭소자로서 박막트랜지스터(TFT; Thin Film Transistor)를 사용하는 능동행렬(active matrix) 방식의 표시패널이 널리 이용되고 있다.
능동행렬 방식의 표시패널의 박막트랜지스터는 수차례의 사진식각공정을 통 하여 형성되는데, 화소영역에 박막트랜지스터를 형성하는 공정을 통하여 화소영역 주위에도 박막트랜지스터로 회로를 형성하는 것이 가능하다.
이럴 경우 별도의 제조비용 증가 없이 일부 구동회로를 표시패널에 내장할 수 있으므로, 외부 구동부의 제조비용을 절감할 수 있다.
특히, 외부의 구동부 중 그 구동주파수가 비교적 낮은 게이트드라이버를 내장하는 것이 가장 실현 가능성이 높은데 이를 도면을 참조하여 설명한다.
도 1은 게이트드라이버가 내장된 종래의 능동행렬 표시장치에 대한 개략적인 블록도이다.
도 1에 도시한 바와 같이, 능동행렬 표시장치(10)는 표시패널(20) 및 이를 구동하는 구동부(30)로 이루어진다.
표시패널(20)은 게이트배선(미도시)과, 게이트배선과 교차하여 화소영역(미도시)을 정의하는 데이터배선(미도시)과, 게이트배선 및 데이터배선에 연결되는 화소박막트랜지스터(미도시)가 형성되어 있는 픽셀어레이(22)과, 디스플레이영역의 일측에 위치하고 게이트배선에 연결되는 다수의 구동박막트랜지스터가 형성되어 있는 게이트드라이버(24)로 구분할 수 있다.
상기 화소박막트랜지스터와 구동박막트랜지스터는 동일한 공정을 통하여 형성 가능하므로, 별도의 공정 추가가 필요없다.
구동부(30)는 각종 구동신호를 생성하는 소스회로부(32)와, 소스회로부(32)와 연결되는 데이터드라이버(34)로 구성되는데, 도 1에서는 드라이버집적회로(IC; 34a)가 연성회로기판(FPC; flexible printed circuit) 상에 장착되는 TCP(Tape Carriage Package) 방식의 데이터드라이버(34)를 도시하고 있다.
도 2는 종래의 평판표시장치의 표시패널에 내장되는 게이트드라이버를 개략적으로 도시한 블록도이다.
도 2에 도시한 바와 같이, 게이트드라이버(24)에는 다수의 쉬프트레지스터단(Shift Register Stage; SRS1, SRS2, SRS3, ...)이 연결되어 있고, 각각의 쉬프트레지스터단에는 이를 조절하기위한 클럭을 공급하는 클럭배선(L : clock line 또는 control line) 등이 연결되어 있다.
쉬프트레지스터단(SRS1, SRS2, SRS3, ...)의 출력단자는 각각 픽셀어레이(도 1의 22)의 게이트배선(g1, g2, g3, ...)과 연결되어 순차적으로 게이트신호를 출력하고, 동시에 다음 쉬프트레지스터단의 입력단자에 연결되어 상기 게이트신호를 다음 쉬프트레지스터단의 시작신호로 사용한다.
도 3은 종래의 평판표시소자의 표시패널에 내장되는 게이트드라이버에서 출력되는 게이트신호의 타이밍도이다.
도 3에 도시한 바와 같이, 표시패널에 내장된 게이트드라이버의 각 쉬프트레지스터단(도 2의 SRS1, SRS2, SRS3, ...)은 표시패널의 각 게이트배선에 연결되어 게이트신호(Vg1, Vg2, Vg3, Vg4, ...)를 순차적으로 입력하고, 이에 따라 각 게이트배선에 연결되어 있는 화소박막트랜지스터가 순차적으로 턴온(turn on)된다.
즉, 종래의 내장 게이트드라이버는 단순한 구형파(4각파)만을 게이트배선으로 순차적으로 출력하므로, 그 형태가 단순하고 일단 회로가 형성되면 출력파형도 결정된다는 단점이 있다.
종래의 내장 게이트드라이버에 대하여 도면을 참조하여 구체적으로 설명한다.
도 4는 종래의 평판표시장치의 표시패널에 내장되는 2상의 클럭을 이용하는 쉬프트레지스터부의 블록도이며, 도 5는 도 4의 2상의 클럭을 이용하는 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도이다.
도 4에 도시한 바와 같이, 쉬프트레지스터부는 직렬로 연결되는 제 1 및 2 트랜지스터(T1, T2)의 연결지점으로부터 픽셀어레이의 각 게이트배선(g1, g2, g3, ...)으로 게이트신호(Vg1, Vg2, Vg3, ...)를 출력한다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)는 제 1 클럭배선(L1)과 연결되고, 제 2 트랜지스터(T2)는 로우전압단자(미도시)와 연결되는 반면, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)는 제 2 클럭배선(L2)과 연결되고, 제 2 트랜지스터(T2)는 로우전압단자와 연결된다. 즉, 각 쉬프트레지스터단(SRS1, SRS2, SRS3, ...)의 제 1 트랜지스터(T1)는 교대로 제 1 및 2 클럭배선(L1, L2)에 연결되고, 제 2 트랜지스터(T2)는 접지된다.
제 1 및 2 트랜지스터(T1, T2)의 게이트전극은 쉬프트레지스터유니트(Shift Register Unit; SRU1, SRU2, SRU3, ...)의 출력단자인 Q 노드 및 Qb 노드에 각각 연결된다.
Q 노드는 회로의 인에이블(enable) 역할을 하게 된다. 즉, 쉬프트레지스터유 니트(SRU1, SRU2, SRU3, ...)의 Q 노드가 하이(high), Qb 노드가 로우(low)인 경우 제 1 트랜지스터(T1)는 턴온되고, 제 2 트랜지스터(T2)는 턴오프(turn off)되어 쉬프트레지스터단(SRS1, SRS2, SRS3, ...)은 제 1 트랜지스터(T1)에 연결된 해당 클럭배선(L1, L2)의 클럭신호를 출력값으로 내어주게 되고, 이 값이 해당 게이트배선(g1, g2, g3, ...)에 입력된다.
도 5에 도시한 바와 같이, 2상(two phase)의 제 1 및 2 클럭(CLK1, CLK2)은 서로 교대로 온(on)된다. 즉, 제 1 및 2 클럭(CLK1, CLK2)의 하이(high) 상태는 서로 오버랩(overlap)되지 않는다.
제 1 쉬프트레지스터유니트(SRU1)은 시작신호(start)와 제 2 클럭(CLK2)에 따라 출력단자인 Q1 노드의 상태는 하이(high)가 되고 그에 따라 제 1 쉬프트레지스터단(SRS1)의 출력은 제 1 클럭(CLK1)이 된다.
2상의 제 1 및 2 클럭(CLK1, CLK2)을 이용하여 쉬프트레지스터부를 구성할 때, Q 노드의 상태를 하이에서 로우(low)로 바꾸기 위해서는 다른 신호를 이용하여야 하는데, 다음 단의 출력을 이용하기도 한다.
도 6은 종래의 평판표시장치의 표시패널에 내장되는 3상의 클럭을 이용하는 쉬프트레지스터부의 블록도이며, 도 7은 도 6의 3상의 클럭을 이용하는 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도이다.
도 6에 도시한 바와 같이, 쉬프트레지스터부는 직렬로 연결되는 제 1 및 2 트랜지스터(T1, T2)의 연결지점으로부터 픽셀어레이의 각 게이트배선(g1, g2, g3, ...)으로 게이트신호(Vg1, Vg2, Vg3, ...)를 출력한다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)는 제 1 클럭배선(L1)과 연결되고, 제 2 트랜지스터(T2)는 로우전압단자(미도시)되는 반면, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)는 제 2 클럭배선(L2)과 연결되고, 제 2 트랜지스터(T2)는 접지되며, 제 3 쉬프트레지스터단(SRS3)의 제 1 트랜지스터(T1)는 제 3 클럭배선(L3)과 연결되고, 제 2 트랜지스터(T2)는 로우전압단자에 연결된다. 즉, 각 쉬프트레지스터단(SRS1, SRS2, SRS3, ...)의 제 1 트랜지스터(T1)는 순차적으로 제 1 내지 3 클럭배선(L1, L2, L3)에 연결되고, 제 2 트랜지스터(T2)는 로우전압단자에 연결된다.
제 1 및 2 트랜지스터(T1, T2)의 게이트전극은 쉬프트레지스터유니트(Shift Register Unit; SRU1, SRU2, SRU3, ...)의 출력단자인 Q 노드 및 Qb 노드에 각각 연결된다.
Q 노드는 회로의 인에이블(enable) 역할을 하게 된다. 즉, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, ...)의 Q 노드가 하이(high), Qb 노드가 로우(low)인 경우 제 1 트랜지스터(T1)는 턴온되고, 제 2 트랜지스터(T2)는 턴오프(turn off)되어 쉬프트레지스터단(SRS1, SRS2, SRS3, ...)은 제 1 트랜지스터(T1)에 연결된 해당 클럭배선(L1, L2, L3)의 클럭신호를 출력값으로 내어주게 되고, 이 값이 해당 게이트배 선(g1, g2, g3, ...)에 입력된다.
도 7에 도시한 바와 같이, 3상(three phase)의 제 1 내지 3 클럭(CLK1, CLK2, CLK3)은 순차적으로 온(on) 된다. 즉, 제 1 내지 3 클럭(CLK1, CLK2, CLK3)의 하이 상태가 서로 오버랩(overlap)되지 않는다.
제 1 쉬프트레지스터유니트(SRU1)은 시작신호(start)와 제 3 클럭(CLK3)에 따라 출력단자인 Q1 노드의 상태는 하이(high)가 되고 그에 따라 제 1 쉬프트레지스터단(SRS1)의 출력은 제 1 클럭(CLK1)이 된다.
3상의 제 1 내지 3 클럭(CLK1, CLK2, CLK3)을 이용하여 쉬프트레지스터부를 구성할 때, Q1 노드의 상태는 제 2 클럭(CLK2)에 의하여 하이에서 로우(low)로 바뀌게 된다. 즉, 제 2 클럭(CLK2)이 제 1 쉬프트레지스터유니트(SRU1)의 디스에이블(disable) 신호로 사용된다.
3상 이상의 순환 클럭을 사용하게 되면, Q 노드와 Qb 노드의 변화 시간을 손쉽게 조절할 수 있는 장점이 있다.
이러한 쉬프트레지스터들은 사각형태의 파형(구형파)을 위하여 사용되고, 주로 2, 3, 4상의 클럭을 이용한다.
그러나 종래의 쉬프트레지스터부는 서로 오버랩되지 않는 단순한 형태의 구형파의 클럭이 입력됨으로써 서로 오버랩되지 않는 단순한 구형파형이 출력되고, 일단 회로가 결정되면 출력의 형태도 고정되는 단점이 있다.
따라서, 내장 회로의 기능을 다양화 할 수 없으며, 기능을 다양화 하기 위해서는 많은 수의 박막트랜지스터를 필요로 하므로 회로의 안정성이 떨어지는 문제가 있다.
전술한 바와 같은 문제를 해결하기 위한 본 발명의 목적은, 임의의 파형을 순차적으로 쉬프트하고, 동일한 회로로 다양한 형태의 파형을 출력할 수 있는 쉬프트레지스터 및 이를 포함하는 액티브 매트릭스형 평판표시장치를 제공함에 있다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명은, 선순위의 게이트신호와 후순위의 게이트신호를 입력받는 입력단자와; 상기 입력단자로 입력된 상기 선순위의 게이트신호 및 후순위의 게이트신호를 사용하여 생성된 제 1, 2 신호를 각각 출력하는 제 1, 2 노드와; 상기 제 1 노드에 연결되고, n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와; 상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 게이트신호를 출력하는 제 2 트랜지스터를 갖는 다수의 쉬프트레지스터단(shift register stage)을 포함하는 쉬프트레지스터를 제공한다.
여기서, 상기 쉬프트레지스터단의 입력단자에는 전단의 쉬프트레지스터단의 게이트신호와 다다음단의 쉬프트레지스터단의 게이트신호가 입력될 수 있다.
그리고, 상기 제 1, 2 신호는 하이(high) 상태와 로우(low) 상태 중 하나이고, 상기 선순위의 게이트신호와 후순위의 게이트신호에 따라 제 1 신호는 하이 상 태가 쉬프트(shift)되고 제 2 신호는 로우 상태가 쉬프트될 수 있다. 상기 게이트신호는 상기 제 1 신호가 하이 상태이고 상기 제 2 신호가 로우 상태일 때 출력될 수 있다.
또한, 상기 제 2 트랜지스터에서 출력되는 게이트신호는 상기 n(n은 자연수) 상의 순환폼생성클럭에 의하여 결정될 수 있다. 또한, 상기 n(n은 자연수)은 3과 4 중 선택된 하나일 수 있다.
또한, 상기 다수의 쉬프트레지스터단 각각은 제 3 내지 10 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 선순위의 쉬프트레지스터단의 출력단자와 전압원단자에 연결되고, 상기 제 4 트랜지스터는 후순위의 쉬프트레지스터단의 출력단자와 상기 제 3 트랜지스터와 로우전압단자에 연결되고, 상기 제 5 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고, 상기 제 6 트랜지스터는 전압원단자에 연결되고, 상기 제 7 트랜지스터는 상기 제 6 트랜지스터와 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고, 상기 제 8 트랜지스터는 상기 제 6, 7 트랜지스터의 접점과 상기 전압원단자와 상기 제 5 트랜지스터에 연결되고, 상기 제 9 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고, 상기 제 10 트랜지스터는 상기 선순위의 쉬프트레지스터단의 출력단자와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고, 상기 제 1 트랜지스터는 상기 제 3,4 트랜지스터의 접점에 연결되고, 상기 제 2 트랜지스터는 상기 제 5 트랜지스터와 상기 로우전압단자에 연결될 수 있다. 상기 제 3, 4 트랜지스터의 접점에 연결되고 상기 n(n은 자연수) 상의 폼생성클럭을 입력받는 제 11 트랜지스터와, 상기 제 11 트랜지스터와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 제 12 트랜지스터를 더욱 포함하고, 상기 제 11, 12 트랜지스터 사이의 접점에서 상기 선순위와 후순위 쉬프트레지스터단에 상기 제 12 트랜지스터에서 출력되는 게이트신호를 출력할 수 있다.
또한, 상기 다수의 쉬프트레지스터단 각각은 제 3 내지 8 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 선순위의 쉬프트레지스터단의 출력단자와 전압원단자에 연결되고, 상기 제 4 트랜지스터는 후순위의 쉬프트레지스터단의 출력단자와 상기 제 3 트랜지스터와 로우전압단자에 연결되고, 상기 제 5 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고, 상기 제 6 트랜지스터는 전압원단자에 연결되고, 상기 제 7 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 제 5 트랜지스터와 로우전압단자에 연결되고, 상기 제 8 트랜지스터는 상기 선순위의 쉬프트레지스터단의 출력단자와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고, 상기 제 1 트랜지스터는 상기 제 3, 4 트랜지스터의 접점에 연결되고, 상기 제 2 트랜지스터는 상기 제 5 트랜지스터와 상기 로우전압단자에 연결될 수 있다. 상기 제 3, 4 트랜지스터의 접점에 연결되고 상기 n(n은 자연수) 상의 폼생성클럭을 입력받는 제 9 트랜지스터와, 상기 제 9 트랜지스터와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 제 10 트랜지스터를 더욱 포함하고, 상기 제 1,2 트랜지스터 사이의 접점에서 상기 선순위와 후순위 쉬프트레지스터단에 상기 제 2 트랜지스터로부터 출력되는 게이트신호를 출력할 수 있다.
다른 측면에서, 본 발명은, 선순위의 게이트신호와 후순위의 게이트신호를 입력받아 서로다른 신호레벨을 갖는 제 1, 2 신호를 출력하는 연산회로와; 상기 제 1, 2 신호를 입력받아 제 3, 4 신호를 각각 출력하는 제 1, 2 노드를 갖는 쉬프트레지스터유니트와; 상기 제 1 노드에 연결되고, n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와; 상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 게이트신호를 출력하는 제 2 트랜지스터를 갖는 다수의 쉬프트레지스터단(shift register stage)을 포함하는 쉬프트레지스터를 제공한다.
여기서, 상기 연산회로는, 상기 선순위의 게이트신호와 후순위의 게이트신호를 AND 연산하여 상기 제 1 신호를 출력하는 제 1 AND 연산회로와, 상기 반전된 선순위의 게이트신호와 후순위의 게이트신호를 AND 연산하여 상기 제 2 신호를 출력하는 제 2 AND 연산회로를 포함할 수 있다.
그리고, 상기 쉬프트레지스터유니트는 RS 플립플롭회로을 포함할 수 있다.
또다른 측면에서, 본 발명은, 기판 상부에 형성되는 게이트배선과; 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과; 상기 게이트배선 및 데이터배선에 연결되는 화소스위칭소자와; 상기 화소영역 주변의 기판 상부에 형성되고, n(n은 자연수) 상의 순환 폼생성클럭을 이용하여 상기 화소영역으로 제 1 신호를 출력하는 쉬프트레지스터부와; 상기 기판의 외부에 구비되고 상기 n(n은 자연수) 상의 순환 폼생성클럭을 생성하는 폼생성클럭생성부를 포함하는 평판표시장치를 제공한다.
여기서, 상기 쉬프트레지스터부는, 상기 선순위의 게이트신호와 후순위의 게이트신호를 입력받는 입력단자와; 상기 입력단자로 입력된 상기 선순위의 게이트신호 및 후순위의 게이트신호를 사용하여 생성된 제 1, 2 신호를 각각 출력하는 제 1, 2 노드와; 상기 제 1 노드에 연결되고, 상기 n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와; 상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 상기 쉬프트레지스터부의 게이트신호를 출력하는 제 2 트랜지스터를 갖는 다수의 쉬프트레지스터단(shift register stage)을 포함할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.
<제 1 실시예>
도 8은 본 발명의 제 1 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부의 블록도이고, 도 9 내지 11은 각각 본 발명의 제 1 실시예에 따른 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도로서, 4상의 폼생성(form generation)클럭을 이용하는 경우이다.
도 8에 도시한 바와 같이, 쉬프트레지스터부는 직렬로 연결되는 제 1 및 2 트랜지스터(T1, T2)의 연결지점으로부터 픽셀어레이의 각 게이트배선(g1, g2, g3, g4, ...)으로 게이트신호(Vg1, Vg2, Vg3, Vg4, ...)를 출력한다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)는 폼생성클럭생성부(미도시)에 연결된 제 1 폼생성클럭배선(미도시)과 연결되어 제 1 폼생성클럭(F1)이 입력되고, 제 2 트랜지스터(T2)는 로우(low)전압단자(미도시)에 연결되는 반면, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)는 제 2 폼생성클럭배선(미도시)과 연결되어 제 2 폼생성클럭(F2)이 입력되고, 제 2 트랜지스터(T2)는 로우전압단자에 연결된다. 제 3 및 4 쉬프트레지스터단(SRS3, SRS4)의 제 1 및 2 트랜지스터(T1, T2)도 이와 같은 연결구조를 갖는다. 따라서, 제 1 내지 4 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4)의 제 1 트랜지스터(T1)에는 순차적으로 제 1 내지 4 폼생성클럭(F1, F2, F3, F4)이 입력되고, 제 2 트랜지스터(T2)는 로우전압단자되며, 그 다음 단에는 이러한 연결구조가 반복된다. 여기서, 로우전압단자는 쉬프트레지스터부를 구성하는 회로의 기준전압을 출력하는데, 대략 기준전압인 로우전압은 -5V ~ -10V 정도의 전압값을 가질 수 있다.
제 1 및 2 트랜지스터(T1, T2)의 게이트전극은 쉬프트레지스터유니트(Shift Register Unit; SRU1, SRU2, SRU3, SRU4,...)에 연결된다. 각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)는, 입력단자인 R, S 노드와 출력단자인 Q, Qb 노드를 갖는 RS 플립플롭(FLIP FLOP)회로을 사용할 수 있다.
Q 노드는 회로의 인에이블(enable) 역할을 하는데, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드가 하이(high)인 경우 제 1 트랜지스터(T1)는 턴온(turn on)되고, Q 노드와 반대되는 신호 레벨을 갖는 Qb 노드가 로우(low)가 되어 제 2 트랜지스터(T2)는 턴오프(turn off)된다. 이때, 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)은 제 1 트랜지스터(T1)에 연결된 해당 폼생성클럭(F1, F2, F3, F4)을 출력값으로 내어주게 되고, 이 값이 해당 게이트배선(g1, g2, g3, g4,...)에 입력된다.
각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 S, R 노드는 각각 제 1, 2 AND 연산회로(A1, A2)부터 신호를 입력받게 된다.
제 1, 2 AND 연산회로(A1, A2)는 각각 두 개의 신호를 입력받아 AND 연산하게 된다. 제 1 AND 연산회로(A1)는 이전단의 쉬프트레지스터단의 출력값과 다다음단의 쉬프트레지스터단의 출력값을 입력받아 AND 연산하게 된다. 제 2 AND 연산회로(A2)는 이전단의 쉬프트레지스터단의 출력값이 반전단자를 통해 반전된 신호와 다다음단의 쉬프트레지스터단의 출력값을 입력받아 AND 연산하게 된다. 따라서, 제 1, 2 AND 연산회로(A1, A2)를 통해 출력되는 신호는 서로 반대되는 신호 레벨을 갖게 된다. 한편, 제 1 쉬프트레지스터단의 제 1, 2 AND 연산회로(A1, A2)는 이전단의 쉬프트레지스터단의 출력값 대신에 시작신호(start)를 입력받게 된다. 제 1, 2 연산회로(A1, A2)는 각각 AND 게이트(gate) 회로를 사용하여 구성될 수 있다.
이와 같은 연산에 의해 제 1, 2 AND 연산회로(A1, A2)에서 출력된 신호는 각각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 S, R 노드에 입력된다.
본 발명의 제 1 실시예에서는 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값으로 4상의 폼생성클럭을 사용하게 되는데, Q 노드 및 Qb 노드의 출력값을 조절하기 위해 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값을 사용하게 된다. 즉, 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값으로 사용되는 4상의 폼생성클럭은 Q 노드 및 Qb 노드의 출력값을 조절하기 위해 재차 사용된다.
제 1 쉬프트레지스터단(SRS1)은 시작신호(start)와 다다음단에 해당되는 제 3 쉬프트레지스터단(SRS3)의 출력값(Vg3)을 입력받고, 입력값에 따라 제 1 쉬프트레지스터유니트(SRU1)의 Q 노드 및 Qb 노드의 출력값이 조절된다.
제 2 쉬프트레지스터단(SRS2)은 이전단에 해당되는 제 1 쉬프트레지스터단(SRS1)의 출력값(Vg1)과, 다다음단에 해당되는 제 4 쉬프트레지스터단(SRS4)의 출력값(Vg4)을 입력받고, 입력값에 따라 제 2 쉬프트레지스터유니트(SRU2)의 Q 노드 및 Qb 노드의 출력값이 조절된다.
제 3, 4 쉬프트레지스터단(SRS3, SRS4) 또한 제 1, 2 쉬프트레지스터단(SRS1, SRS2)와 같이 이전단의 출력값(Vg2, Vg3)과 다다음단의 출력값(Vg5, Vg6)을 각각 입력받고, 이에 따라 제 3, 4 쉬프트레지스터유니트(SRU3, SRU4)의 Q 노드 및 Qb 노드의 출력값이 조절되며, 이어지는 쉬프트레지스터단에도 이와 같은 연결 구조가 반복된다.
도 9에 도시한 바와 같이, 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값에 의해서 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드의 하이(high) 상태가 쉬프트(shift) 되고, 그에 따라 4상의 폼생성클럭(F1, F2, F3, F4)이 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력으로 결정된다.
이때, 4상의 폼생성클럭(F1, F2, F3, F4)은 일반적인 구형파가 아닌 폭이 다른 2개의 구형파를 일정간격 이격시켜서 합친 형태를 갖는데, 하이(high) 상태에서 서로 일정 부분 오버랩될 수 있다.
여기서, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 인에이블 상태를 나타내는 Q 노드는 폼생성클럭(F1, F2, F3, F4)의 1 주기(T)의 3/4 동안 하이 상태를 유지한 후, 다음 단으로 쉬프트한다.
Q 노드가 하이 상태인 동안 폼생성클럭(F1, F2, F3, F4)에 따라 출력 신호가 순차적으로 생성되어 게이트배선(g1, g2, g3, g4,...)에 입력된다.
따라서, 쉬프트레지스터부는 4상의 폼생성클럭(F1, F2, F3, F4)과 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값을 사용하여 폭이 다른 2개의 구형파를 일정간격 이격시켜서 합친 형태의 파형을 갖는 게이트 신호를 순차적으로 생성하여 게이트배선(g1, g2, g3, g4, ...)에 입력한다.
도 10에서는 동일한 폭을 갖는 2개의 이격된 구형파를 합친 형태의 4상의 폼생성클럭(F1, F2, F3, F4)을 사용하는 경우의 입출력 신호를 도시하고 있다.
즉, 도 10의 4상의 폼생성클럭(F1, F2, F3, F4)은 도 9와는 달리 2개의 구형파의 폭이 동일한 형태를 사용함으로써 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력파형이 바뀌게 된다.
4상의 폼생성클럭(F1, F2, F3, F4)을 사용한 쉬트프레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값에 의해, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드의 하이(high) 상태가 쉬프트(shift) 되고, 이에 따라 4상의 폼생성클럭(F1, F2, F3, F4)이 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력으로 결정된다.
따라서, 동일한 쉬프트레지스터부에 컨트롤 신호(폼생성클럭)를 변경함으로 써 다른 형태의 쉬프트레지스터로서 동작 하게 되며, 이것은 회로가 결정되고 난 후에도 여러 가지로 그 출력 파형을 변경하는 것이 가능함을 의미하므로 종래의 출력 형태 고정이라는 단점이 개선된다.
도 11에서는 구형파의 합이 아닌 임의의 모양을 갖는 4상의 폼생성클럭(F1, F2, F3, F4)을 사용하는 경우의 입출력 신호를 도시하고 있다.
일반적으로 복잡한 형태의 파형에 대한 쉬프트레지스터부를 표시패널에 내장할 경우, 회로 자체가 복잡해지고 이에 따라 회로의 안정성 등이 떨어지게 되나, 본 발명에서의 폼생성클럭은 표시패널 외부의 타이밍컨트롤러 같은 회로에서 용이하게 생성할 수 있다.
도 12 내지 15는 각각 본 발명의 제 1 실시예에 따른 쉬프트레지스터부를 도시한 회로도이다.
도 12와 15에서는 도 8의 제 1, 2 쉬프트레지스터단(SRS1, SRS2)을 도시하고 있다. 제 1, 2 쉬프트레지스터단(SRS1, SRS2)은 폼생성클럭(F1, F2, F3, F4)과 입력되는 출력신호(Vg3, Vg4)의 연결관계만 다를 뿐, 동일한 구조를 갖고 있다. 마찬가지로, 제 1, 2 쉬프트레지스터단(SRS1, SRS2)을 제외한 나머지 쉬프트레지스터단은 폼생성클럭(F1, F2, F3, F4)과 입력되는 출력신호의 연결관계만 다를 뿐, 제 1, 2 쉬프트레지스터단(SRS1, SRS2)과 동일하게 만들어진다.
먼저, 도 12에 도시한 바와 같이, 제 1, 2 쉬프트레지스터단(SRS1, SRS2) 각각은 제 1 내지 10 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10)로 이루어진다.
제 1 쉬프트레지스터단(SRS1)의 제 3 트랜지스터(T3)의 게이트전극은 시작신호단자(start)에 연결되고, 드레인전극은 전압원단자(VDD)에 연결되고, 소스전극은 제 4 트랜지스터(T4)의 드레인전극과 제 5 트랜지스터(T5)의 소스전극과 제 7 트랜지스터(T7)의 게이트전극과 제 9 트랜지스터(T9)의 게이트전극과 제 1 트랜지스터(T1)의 게이트전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 3 트랜지스터(T3)의 게이트전극은 이전단인 제 1 쉬프트레지스터단(SRS1)에서 출력되는 출력신호(Vg1)가 인가된다.
제 1 쉬프트레지스터단(SRS1)의 제 4 트랜지스터(T4)의 게이트전극은 다다음단인 제 3 쉬프트레지스터단(SRS3)에서 출력되는 출력신호(Vg3)가 인가되고, 소스전극은 로우전압단자(VSS)에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 4 트랜지스터(T4)의 게이트전극은 다다음단인 제 4 쉬프트레지스터단(SRS4)에서 출력되는 출력신호(Vg4)가 인가된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 5 트랜지스터(T5)의 게이트전극은 제 10 트랜지스터(T10)의 드레인전극과 제 9 트랜지스터(T9)의 드레인전극과 제 2 트랜지스터(T2)의 게이트전극에 연결되고, 드레인전극은 로우전압단자(VSS)와 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 6 트랜지스터(T6)의 게이트전극 및 드레인전극은 전압원단자(VDD)와 제 8 트랜지스터(T8)의 드레인 전극에 연결되고, 소스전극은 제 7 트랜지스터(T7)의 드레인전극과 제 8 트랜지스터(T8)의 게이트전극에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 7 트랜지스터(T7)의 소스전극은 로우전압단자(VSS)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 9 트랜지스터(T9)의 소스전극은 로우전압단자(VSS)에 연결된다.
제 1 쉬프트레지스터단(SRS1)의 제 10 트랜지스터(T10)의 게이트전극은 시작신호단자(start)에 연결되고, 소스전극은 로우전압단자(VSS)에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 10 트랜지스터(T10)의 게이트전극은 이전단인 제 1 쉬프트레지스터단(SRS1)에서 출력되는 출력신호(Vg1)가 인가된다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)의 드레인전극은 제 1 폼생성클럭단자(F1)에 연결되고, 소스전극은 제 2 트랜지스터(T2)의 드레인전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)의 드레인전극은 제 2 폼생성클럭단자(F2)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 2 트랜지스터(T10)의 소스전극은 로우전압단자(VSS)에 연결된다.
한편, 저항과 제 1 커패시터(R, C1)은 제 1, 2 쉬프트레지스터단(SRS1, SRS2)과 연결되고, 제 2 커패시터(C2)는 제 2 트랜지스터(T2)의 게이트전극과 로우전압단자(VSS)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)은 제 1, 2 트랜지스터(T1, T2)의 접점에서 게이트 신호(Vg1, Vg2)가 출력된다.
다음으로, 도 13에 도시한 바와 같이, 제 1, 2 쉬프트레지스터단(SRS1, SRS2) 각각은 제 1 내지 12 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12)로 이루어진다.
도 13의 쉬프트레지스터단은 도 12의 쉬프트레지스터단에 비해 제 11, 12 트랜지스터(T11, T12)를 더욱 갖는다.
즉, 제 1 쉬프트레지스터단(SRS1)의 제 11 트랜지스터(T11)의 게이트전극은 제 3 트랜지스터(T3)의 소스전극에 연결되고, 드레인전극은 제 1 폼생성클럭단자(F1)에 연결되고, 소스전극은 제 12 트랜지스터(T12)의 드레인전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 11 트랜지스터(T11)의 드레인전극은 제 2 폼생성클럭단자(F2)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 12 트랜지스터(T12)의 소스전극은 로우전압단자(VSS)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)은 제 11, 12 트랜지스터(T11, T12)의 접점에서 다음단인 제 3, 4 쉬프트레지스터단(SRS3, SRS4)으로 게이트 신호(Vg1, Vg2)를 출력한다.
다음으로, 도 14에 도시한 바와 같이, 제 1, 2 쉬프트레지스터단(SRS1, SRS2) 각각은 제 1 내지 8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)로 이루어진다.
제 1 쉬프트레지스터단(SRS1)의 제 3 트랜지스터(T3)의 게이트전극은 시작신호단자(start)에 연결되고, 드레인전극은 전압원단자(VDD)에 연결되고, 소스전극은 제 4 트랜지스터(T4)의 드레인전극과 제 5 트랜지스터(T5)의 소스전극과 제 7 트랜 지스터(T7)의 게이트전극과 제 1 트랜지스터(T1)의 게이트전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 3 트랜지스터(T3)의 게이트전극은 이전단인 제 1 쉬프트레지스터단(SRS1)에서 출력되는 출력신호(Vg1)가 인가된다.
제 1 쉬프트레지스터단(SRS1)의 제 4 트랜지스터(T4)의 게이트전극은 다다음단인 제 3 쉬프트레지스터단(SRS3)에서 출력되는 출력신호(Vg3)가 인가되고, 소스전극은 로우전압단자(VSS)에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 4 트랜지스터(T4)의 게이트전극은 다다음단인 제 4 쉬프트레지스터단(SRS4)에서 출력되는 출력신호(Vg4)가 인가된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 5 트랜지스터(T5)의 게이트전극은 제 6 트랜지스터(T6)의 소스전극과 제 8 트랜지스터(T8)의 드레인전극과 제 7 트랜지스터(T7)의 드레인전극과 제 2 트랜지스터(T2)의 게이트전극에 연결되고, 드레인전극은 로우전압단자(VSS)와 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 6 트랜지스터(T6)의 게이트전극 및 드레인전극은 전압원단자(VDD)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 7 트랜지스터(T7)의 소스전극은 로우전압단자(VSS)에 연결된다.
제 1 쉬프트레지스터단(SRS1)의 제 8 트랜지스터(T8)의 게이트전극은 시작신호단자(start)에 연결되고, 소스전극은 로우전압단자(VSS)에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 8 트랜지스터(T8)의 게이트전극은 이전단인 제 1 쉬프트레지스터단(SRS1)에서 출력되는 출력신호(Vg1)가 인가된다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)의 드레인전극은 제 1 폼생성클럭단자(F1)에 연결되고, 소스전극은 제 2 트랜지스터(T2)의 드레인전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)의 드레인전극은 제 2 폼생성클럭단자(F2)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 2 트랜지스터(T10)의 소스전극은 로우전압단자(VSS)에 연결된다.
한편, 저항과 제 1 커패시터(R, C1)은 제 1, 2 쉬프트레지스터단(SRS1, SRS2)과 연결되고, 제 2 커패시터(C2)는 제 2 트랜지스터(T2)의 게이트전극과 로우전압단자(VSS)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)은 제 1, 2 트랜지스터(T1, T2)의 접점에서 게이트 신호(Vg1, Vg2)가 출력된다.
다음으로, 도 15에 도시한 바와 같이, 제 1, 2 쉬프트레지스터단(SRS1, SRS2) 각각은 제 1 내지 10 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10)로 이루어진다.
도 15의 쉬프트레지스터단은 도 12의 쉬프트레지스터단에 비해 제 9, 10 트랜지스터(T9, T10)를 더욱 갖는다.
즉, 제 1 쉬프트레지스터단(SRS1)의 제 9 트랜지스터(T9)의 게이트전극은 제 3 트랜지스터(T3)의 소스전극에 연결되고, 드레인전극은 제 1 폼생성클럭단자(F1)에 연결되고, 소스전극은 제 10 트랜지스터(T10)의 드레인전극에 연결된다. 한편, 제 2 쉬프트레지스터단(SRS2)의 제 9 트랜지스터(T9)의 드레인전극은 제 2 폼생성 클럭단자(F2)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)의 제 10 트랜지스터(T10)의 소스전극은 로우전압단자(VSS)에 연결된다.
제 1, 2 쉬프트레지스터단(SRS1, SRS2)은 제 9, 10 트랜지스터(T11, T12)의 접점에서 다음단인 제 3, 4 쉬프트레지스터단(SRS3, SRS4)으로 게이트 신호(Vg1, Vg2)를 출력한다.
도 16은 도 12 내지 15의 제 3 트랜지스터의 연결관계를 도시한 회로도이고, 도 17은 도 16의 제 3 트랜지스터와 동일한 기능을 하며 다른 연결관계를 갖는 트랜지스터를 도시한 회로도이다.
도 16에 도시한 바와 같이, 제 3 트랜지스터(T3)의 게이트 전극은 시작신호(start) 또는 이전단의 쉬프트레지스터단의 출력값(Vg(n-1))을 입력받고, 드레인 전극은 전압원전원(VDD)를 입력받게 된다.
도 17에 도시한 바와 같이, 제 3 트랜지스터(T3)의 게이트 전극과 소스 전극은 연결되어 이전단의 시작신호(start) 또는 이전단의 쉬프트레지스터단의 출력값(Vg(n-1))을 입력받게 된다.
즉, 도 16과 17의 제 3 트랜지스터(T3)는 시작신호(start) 또는 이전단의 쉬프트레지스터단의 출력값(Vg(n-1))에 의해 온/오프 상태가 되므로 동일한 기능을 하게 된다.
도 18은 도 9의 폼생성클럭을 사용하여 본 발명의 제 1 실시예에 따른 쉬프트레지스터부의 출력파형을 시뮬레이션(simulation)을 통하여 얻은 결과를 도시한 도면이다. 도 9의 쉬프트레지스터부의 출력(Vg1, Vg2, Vg3, Vg4)에 대응되는 출력이 얻어짐을 확인할 수 있다.
이상과 같이 본 발명의 제 1 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부는 원하는 출력의 형태를 갖는 순환 클럭인 4상의 폼생성클럭을 사용하여 출력을 얻는다.
<제 2 실시예>
도 19는 본 발명의 제 2 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부의 블록도이고, 도 20 내지 22는 각각 본 발명의 제 2 실시예에 따른 쉬프트레지스터부에 입출력되는 각종 신호의 타이밍도로서, 3상의 폼생성(form generation)클럭을 이용하는 경우이다.
도 19에 도시한 바와 같이, 쉬프트레지스터부는 직렬로 연결되는 제 1 및 2 트랜지스터(T1, T2)의 연결지점으로부터 픽셀어레이의 각 게이트배선(g1, g2, g3, g4, ...)으로 게이트신호(Vg1, Vg2, Vg3, Vg4, ...)를 출력한다.
제 1 쉬프트레지스터단(SRS1)의 제 1 트랜지스터(T1)는 제 1 폼생성클럭배선(미도시)과 연결되어 제 1 폼생성클럭(F1)이 입력되고, 제 2 트랜지스터(T2)는 로우전압단자(미도시)에 연결되는 반면, 제 2 쉬프트레지스터단(SRS2)의 제 1 트랜지스터(T1)는 제 2 폼생성클럭배선(미도시)과 연결되어 제 2 폼생성클럭(F2)이 입력되고, 제 2 트랜지스터(T2)는 로우전압단자에 연결된다. 제 3 쉬프트레지스터단(SRS3, SRS4)의 제 1 및 2 트랜지스터(T1, T2)도 이와 같은 연결구조를 갖는다. 따라서, 제 1 내지 3 쉬프트레지스터단(SRS1, SRS2, SRS3)의 제 1 트랜지스터(T1)에는 순차적으로 제 1 내지 3 폼생성클럭(F1, F2, F3)이 입력되고, 제 2 트랜지스터(T2)는 로우전압단자에 연결되며, 그 다음 단에는 이러한 연결구조가 반복된다. 로우전압단자는 쉬프트레지스터부를 구성하는 회로의 기준전압을 출력하는데, 대략 기준전압인 -5V ~ -10V 정도의 전압값을 가질 수 있다.
제 1 및 2 트랜지스터(T1, T2)의 게이트전극은 쉬프트레지스터유니트(Shift Register Unit; SRU1, SRU2, SRU3, SRU4,...)에 연결된다. 각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)는, 입력단자인 R, S 노드와 출력단자인 Q, Qb 노드를 갖는 RS 플립플롭(FLIP FLOP)회로을 사용할 수 있다.
Q 노드는 회로의 인에이블(enable) 역할을 하는데, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드가 하이(high)인 경우 제 1 트랜지스터(T1)는 턴온(turn on)되고, Q 노드와 반대되는 신호 레벨을 갖는 Qb 노드가 로우(low)가 되어 제 2 트랜지스터(T2)는 턴오프(turn off)된다. 이때, 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)은 제 1 트랜지스터(T1)에 연결된 해당 폼생성클럭(F1, F2, F3)을 출력값으로 내어주게 되고, 이 값이 해당 게이트배선(g1, g2, g3, g4,...)에 입력된다.
각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 S, R 노드는 각각 제 1, 2 AND 연산회로(A1, A2)부터 신호를 입력받게 된다.
제 1, 2 AND 연산회로(A1, A2)는 각각 두 개의 신호를 입력받아 AND 연산하게 된다. 제 1 AND 연산회로(A1)는 이전단의 쉬프트레지스터단의 출력값과 다다음단의 쉬프트레지스터단의 출력값을 입력받아 AND 연산하게 된다. 제 2 AND 연산회로(A2)는 이전단의 쉬프트레지스터단의 출력값이 반전단자를 통해 반전된 신호와 다다음단의 쉬프트레지스터단의 출력값을 입력받아 AND 연산하게 된다. 따라서, 제 1, 2 AND 연산회로(A1, A2)를 통해 출력되는 신호는 서로 반대되는 신호 레벨을 갖게 된다. 한편, 제 1 쉬프트레지스터단의 제 1, 2 AND 연산회로(A1, A2)는 이전단의 쉬프트레지스터단의 출력값 대신에 시작신호(start)를 입력받게 된다. 제 1, 2 연산회로(A1, A2)는 각각 AND 게이트(gate) 회로를 사용하여 구성될 수 있다.
이와 같은 연산에 의해 제 1, 2 AND 연산회로(A1, A2)에서 출력된 신호는 각각 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 S, R 노드에 입력된다.
본 발명의 제 2 실시예에서는 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값으로 3상의 폼생성클럭을 사용하게 되는데, Q 노드 및 Qb 노드의 출력값을 조절하기 위해 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값을 사용하게 된다. 즉, 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값으로 사용되는 3상의 폼생성클럭은 Q 노드 및 Qb 노드의 출력값을 조절하기 위해 재차 사용된다.
제 1 쉬프트레지스터단(SRS1)은 시작신호(start)와 다다음단에 해당되는 제 3 쉬프트레지스터단(SRS3)의 출력값(Vg3)을 입력받고, 입력값에 따라 제 1 쉬프트레지스터유니트(SRU1)의 Q 노드 및 Qb 노드의 출력값이 조절된다.
제 2 쉬프트레지스터단(SRS2)은 이전단에 해당되는 제 1 쉬프트레지스터단(SRS1)의 출력값(Vg1)과, 다다음단에 해당되는 제 4 쉬프트레지스터단(SRS4)의 출력값(Vg4)을 입력받고, 입력값에 따라 제 2 쉬프트레지스터유니트(SRU2)의 Q 노드 및 Qb 노드의 출력값이 조절된다.
제 3, 4 쉬프트레지스터단(SRS3, SRS4) 또한 제 1, 2 쉬프트레지스터단(SRS1, SRS2)와 같이 이전단의 출력값(Vg2, Vg3)과 다다음단의 출력값(Vg5, Vg6)을 각각 입력받고, 이에 따라 제 3, 4 쉬프트레지스터유니트(SRU3, SRU4)의 Q 노드 및 Qb 노드의 출력값이 조절되며, 이어지는 쉬프트레지스터단에도 이와 같은 연결 구조가 반복된다.
도 20에 도시한 바와 같이, 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값에 의해서 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드의 하이(high) 상태가 쉬프트(shift) 되고, 그에 따라 3상의 폼생성클럭(F1, F2, F3)이 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력으로 결정된다.
이때, 3상의 폼생성클럭(F1, F2, F3)은 일반적인 구형파가 아닌 폭이 다른 2개의 구형파를 일정간격 이격시켜서 합친 형태를 갖는데, 하이(high) 상태에서 서로 일정 부분 오버랩될 수 있다.
여기서, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 인에이블 상태를 나타내는 Q 노드는 폼생성클럭(F1, F2, F3)의 1 주기(T) 동안 하이 상태를 유 지한 후, 다음 단으로 쉬프트한다.
Q 노드가 하이 상태인 동안 폼생성클럭(F1, F2, F3)에 따라 출력 신호가 순차적으로 생성되어 게이트배선(g1, g2, g3, g4,...)에 입력된다.
따라서, 쉬프트레지스터부는 3상의 폼생성클럭(F1, F2, F3)과 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값을 사용하여 폭이 다른 2개의 구형파를 일정간격 이격시켜서 합친 형태의 파형을 갖는 게이트 신호를 순차적으로 생성하여 게이트배선(g1, g2, g3, g4, ...)에 입력한다.
도 21에서는 동일한 폭을 갖는 2개의 이격된 구형파를 합친 형태의 3상의 폼생성클럭(F1, F2, F3)을 사용하는 경우의 입출력 신호를 도시하고 있다.
즉, 도 21의 3상의 폼생성클럭(F1, F2, F3)은 도 20과는 달리 2개의 구형파의 폭이 동일한 형태를 사용함으로써 각 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력파형이 바뀌게 된다.
3상의 폼생성클럭(F1, F2, F3)을 사용한 쉬트프레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력값에 의해, 쉬프트레지스터유니트(SRU1, SRU2, SRU3, SRU4,...)의 Q 노드의 하이(high) 상태가 쉬프트(shift) 되고, 이에 따라 3상의 폼생성클럭(F1, F2, F3)이 쉬프트레지스터단(SRS1, SRS2, SRS3, SRS4,...)의 출력으로 결정된다.
따라서, 동일한 쉬프트레지스터부에 컨트롤 신호(폼생성클럭)를 변경함으로써 다른 형태의 쉬프트레지스터로서 동작 하게 되며, 이것은 회로가 결정되고 난 후에도 여러 가지로 그 출력 파형을 변경하는 것이 가능함을 의미하므로 종래의 출 력 형태 고정이라는 단점이 개선된다.
도 22에서는 구형파의 합이 아닌 임의의 모양을 갖는 3상의 폼생성클럭을 사용하는 경우의 입출력 신호를 도시하고 있다.
일반적으로 복잡한 형태의 파형에 대한 쉬프트레지스터부를 표시패널에 내장할 경우, 회로 자체가 복잡해지고 이에 따라 회로의 안정성 등이 떨어지게 되나, 본 발명에서의 폼생성클럭은 표시패널 외부의 타이밍컨트롤러 같은 회로에서 용이하게 생성할 수 있다.
도 23내지 26은 각각 본 발명의 제 2 실시예에 따른 쉬프트레지스터부를 도시한 회로도이다.
도 23 내지 26의 쉬프트레지스터단은 각각 도 12 내지 15의 쉬프트레지스터단과 동일한 구조를 갖게 되고, 도 22 내지 26의 쉬프트레지스터단은 3상의 폼생성클럭을 사용하게 된다.
그리고, 본 발명의 제 1 실시예에서의 도 16 및 17에 대해서도 본 발명의 제 2 실시예에서 동일하게 적용된다.
또한, 본 발명의 제 1 실시예에서 도 18의 시뮬레이션 출력파형은, 본 발명의 제 2 실시예의 도 20의 폼생성클럭을 사용하게 되면 동일하게 그 결과를 얻을 수 있다.
이상과 같이 본 발명의 제 2 실시예에 따른 평판표시장치의 표시패널에 내장되는 쉬프트레지스터부는 원하는 출력의 형태를 갖는 순환 클럭인 3상의 폼생성클 럭을 사용하여 출력을 얻는다.
본 발명에 따른 쉬프트레지스터 및 이를 포함하는 평판표시장치용 구동회로는 상기 실시예에 한정되지 않고, 본 발명의 취지에 어긋나지 않는 한도 내에서 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 변화와 변형이 가능하다는 것은 명백하며, 이러한 변화와 변형이 본 발명에 속함은 첨부된 청구 범위를 통해 알 수 있다.
본 발명은, 출력을 결정하는 폼생성(form generation)신호를 이용하여 임의의 모양의 신호를 순차적으로 쉬프트(shift) 할 수 있으므로, 하이 상태가 서로 오버랩 되는 형태를 포함하는 다양한 형태의 출력 파형을 얻을 수 있으며 회로의 구성이 결정된 이후에도 출력의 형태를 다양화 할 수 있을 뿐만 아니라 내장 회로의 기능을 다양화 할 수 있는 효과가 있다. 그리고, 많은 수의 박막트랜지스터를 필요로 하지 않으므로 회로의 안정성이 개선된다.

Claims (15)

  1. 선순위의 게이트신호와 후순위의 게이트신호를 입력받는 입력단자와;
    상기 입력단자로 입력된 상기 선순위의 게이트신호 및 후순위의 게이트신호를 사용하여 생성된 제 1, 2 신호를 각각 출력하는 제 1, 2 노드와;
    상기 제 1 노드에 연결되고, n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와;
    상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 게이트신호를 출력하는 제 2 트랜지스터
    를 갖는 다수의 쉬프트레지스터단(shift register stage)
    을 포함하는 쉬프트레지스터.
  2. 제 1 항에 있어서,
    상기 쉬프트레지스터단의 입력단자에는 전단의 쉬프트레지스터단의 게이트신호와 다다음단의 쉬프트레지스터단의 게이트신호가 입력되는 쉬프트레지스터.
  3. 제 1 항에 있어서,
    상기 제 1, 2 신호는 하이(high) 상태와 로우(low) 상태 중 하나이고, 상기 선순위의 게이트신호와 후순위의 게이트신호에 따라 제 1 신호는 하이 상태가 쉬프트(shift)되고 제 2 신호는 로우 상태가 쉬프트되는 쉬프트레지스터.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터에서 출력되는 게이트신호는 상기 제 1 신호가 하이 상태이고 상기 제 2 신호가 로우 상태일 때 출력되는 쉬프트레지스터.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터에서 출력되는 게이트신호는 상기 n(n은 자연수) 상의 순환폼생성클럭에 의하여 결정되는 쉬프트레지스터.
  6. 제 1 항에 있어서,
    상기 n(n은 자연수)은 3과 4 중 선택된 하나인 쉬프트레지스터.
  7. 제 1 항에 있어서,
    상기 다수의 쉬프트레지스터단 각각은 제 3 내지 10 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 선순위의 쉬프트레지스터단의 출력단자와 전압원단자에 연결되고,
    상기 제 4 트랜지스터는 후순위의 쉬프트레지스터단의 출력단자와 상기 제 3 트랜지스터와 로우전압단자에 연결되고,
    상기 제 5 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고,
    상기 제 6 트랜지스터는 전압원단자에 연결되고,
    상기 제 7 트랜지스터는 상기 제 6 트랜지스터와 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고,
    상기 제 8 트랜지스터는 상기 제 6, 7 트랜지스터의 접점과 상기 전압원단자와 상기 제 5 트랜지스터에 연결되고,
    상기 제 9 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고,
    상기 제 10 트랜지스터는 상기 선순위의 쉬프트레지스터단의 출력단자와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고,
    상기 제 1 트랜지스터는 상기 제 3,4 트랜지스터의 접점에 연결되고,
    상기 제 2 트랜지스터는 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 쉬프트레지스터.
  8. 제 7 항에 있어서,
    상기 제 3, 4 트랜지스터의 접점에 연결되고 상기 n(n은 자연수) 상의 폼생성클럭을 입력받는 제 11 트랜지스터와,
    상기 제 11 트랜지스터와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 제 12 트랜지스터를 더욱 포함하고,
    상기 제 11, 12 트랜지스터 사이의 접점에서 상기 후순위 쉬프트레지스터단에 상기 제 12 트랜지스터에서 출력되는 게이트신호를 출력하는 쉬프트레지스터.
  9. 제 1 항에 있어서,
    상기 다수의 쉬프트레지스터단 각각은 제 3 내지 8 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 선순위의 쉬프트레지스터단의 출력단자와 전압원단자에 연결되고,
    상기 제 4 트랜지스터는 후순위의 쉬프트레지스터단의 출력단자와 상기 제 3 트랜지스터와 로우전압단자에 연결되고,
    상기 제 5 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 로우전압단자에 연결되고,
    상기 제 6 트랜지스터는 전압원단자에 연결되고,
    상기 제 7 트랜지스터는 상기 제 3, 4 트랜지스터의 접점과 상기 제 5 트랜지스터와 로우전압단자에 연결되고,
    상기 제 8 트랜지스터는 상기 선순위의 쉬프트레지스터단의 출력단자와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되고,
    상기 제 1 트랜지스터는 상기 제 3, 4 트랜지스터의 접점에 연결되고,
    상기 제 2 트랜지스터는 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 쉬프트레지스터.
  10. 제 9 항에 있어서,
    상기 제 3, 4 트랜지스터의 접점에 연결되고 상기 n(n은 자연수) 상의 폼생성클럭을 입력받는 제 9 트랜지스터와,
    상기 제 9 트랜지스터와 상기 제 5 트랜지스터와 상기 로우전압단자에 연결되는 제 10 트랜지스터를 더욱 포함하고,
    상기 제 1, 2 트랜지스터 사이의 접점에서 상기 후순위 쉬프트레지스터단에 상기 제 2 트랜지스터로부터 출력되는 게이트신호를 출력하는 쉬프트레지스터.
  11. 선순위의 게이트신호와 후순위의 게이트신호를 입력받아 서로다른 신호레벨을 갖는 제 1, 2 신호를 출력하는 연산회로와;
    상기 제 1, 2 신호를 입력받아 제 3, 4 신호를 각각 출력하는 제 1, 2 노드를 갖는 쉬프트레지스터유니트와;
    상기 제 1 노드에 연결되고, n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와;
    상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 게이트신호를 출력하는 제 2 트랜지스터
    를 갖는 다수의 쉬프트레지스터단(shift register stage)
    을 포함하는 쉬프트레지스터.
  12. 제 11 항에 있어서,
    상기 연산회로는, 상기 선순위의 게이트신호와 후순위의 게이트신호를 AND 연산하여 상기 제 1 신호를 출력하는 제 1 AND 연산회로와, 반전된 상기 선순위의 게이트신호와 상기 후순위의 게이트신호를 AND 연산하여 상기 제 2 신호를 출력하는 제 2 AND 연산회로를 포함하는 쉬프트레지스터.
  13. 제 11 항에 있어서,
    상기 쉬프트레지스터유니트는 RS 플립플롭회로을 포함하는 쉬프트레지스터.
  14. 기판 상부에 형성되는 게이트배선과;
    상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선과;
    상기 게이트배선 및 데이터배선에 연결되는 화소스위칭소자와;
    상기 화소영역 주변의 기판 상부에 형성되고, n(n은 자연수) 상의 순환 폼생성클럭을 이용하여 상기 화소영역으로 게이트신호를 출력하는 쉬프트레지스터부와;
    상기 기판의 외부에 구비되고 상기 n(n은 자연수) 상의 순환 폼생성클럭을 생성하는 폼생성클럭생성부
    를 포함하는 평판표시장치.
  15. 제 14 항에 있어서.
    상기 쉬프트레지스터부는,
    선순위의 게이트신호와 후순위의 게이트신호를 입력받는 입력단자와;
    상기 입력단자로 입력된 상기 선순위의 게이트신호 및 후순위의 게이트신호를 사용하여 생성된 제 1, 2 신호를 각각 출력하는 제 1, 2 노드와;
    상기 제 1 노드에 연결되고, 상기 n(n은 자연수) 상의 순환 폼생성클럭이 입력되는 제 1 트랜지스터와;
    상기 제 2 노드와 제 1 트랜지스터에 연결되고, 상기 제 1 트랜지스터와의 접점에서 상기 쉬프트레지스터부의 게이트신호를 출력하는 제 2 트랜지스터
    를 갖는 다수의 쉬프트레지스터단(shift register stage)을 포함하는 평판표시장치.
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