JP2011227225A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2011227225A JP2011227225A JP2010095719A JP2010095719A JP2011227225A JP 2011227225 A JP2011227225 A JP 2011227225A JP 2010095719 A JP2010095719 A JP 2010095719A JP 2010095719 A JP2010095719 A JP 2010095719A JP 2011227225 A JP2011227225 A JP 2011227225A
- Authority
- JP
- Japan
- Prior art keywords
- display
- control voltage
- switching element
- display control
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0434—Flat panel display in which a field is applied parallel to the display plane
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/067—Special waveforms for scanning, where no circuit details of the gate driver are given
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
Abstract
【課題】寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法の提供。
【解決手段】第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、前記表示制御電圧供給手段は、第1書込み期間に、前記第1及び第2のスイッチング素子のスイッチをオン状態にし、前記第1及び第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、第2書込み期間に、前記第2のスイッチング素子のスイッチをオン状態に維持し、第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給する、ことを特徴とする、表示装置。
【選択図】図5
【解決手段】第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、前記表示制御電圧供給手段は、第1書込み期間に、前記第1及び第2のスイッチング素子のスイッチをオン状態にし、前記第1及び第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、第2書込み期間に、前記第2のスイッチング素子のスイッチをオン状態に維持し、第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給する、ことを特徴とする、表示装置。
【選択図】図5
Description
本発明は、表示装置及びその駆動方法に関する。特に、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置に関する。
複数の画素回路が表示パネル上に配置される表示装置において、画素回路にはスイッチング素子の1つであるトランジスタが備えられている。トランジスタのゲート電極には走査信号線が接続されており、トランジスタの入力側にはデータ信号線が、トランジスタの出力側には表示電極が、接続されている。走査信号線が一定期間ハイ電圧になり、その期間中、走査信号線を介して、トランジスタのゲート電極にハイ電圧が印加され、トランジスタがオンされる。トランジスタがオンされている間に、データ信号線より、その画素回路の表示データに応じて、表示制御電圧が、その画素回路の表示電極と基準電極との間に供給される。一定期間経過後、走査信号線がロー電圧に戻り、トランジスタのゲート電極にロー電圧が印加され、トランジスタがオフされる。トランジスタがオフされた後も、表示制御電圧は維持され、その画素回路の表示がなされる。
表示パネルの表示領域に、複数の画素回路がマトリクス状に配置され、横方向に並ぶ1行の複数の画素回路に並行して横方向に延伸する1本の走査信号線が配置され、縦方向に並ぶ1列の複数の画素回路に並行して縦方向に延伸する1本のデータ信号線が配置されるのが一般的である。たとえば、表示装置が液晶表示装置である場合、表示電極とは画素電極であり、基準電極とは共通電極である。
図12は、従来技術に係る液晶表示装置の表示パネルの制御を表す回路図である。図には、複数の走査信号線が走査信号線Gn,Gn+1と、複数のデータ信号線が、データ信号線Dn,Dn+1,Dn+2と、基準電位を共通電極CTに供給する基準電圧線が基準電圧線CLとして、示されている。
2個の画素回路にそれぞれ備えられる表示電極が同一層に形成され、それら表示電極が互いに十分に離れていない場合、それら表示電極間には、寄生容量が発生する。前述の通り、ある画素回路であるn番目の画素回路のトランジスタがオンされ、n番目の画素回路の表示電極と共通電極との間に、表示制御電圧が供給され、トランジスタがオフされた後も、その表示制御電圧が維持される。次に、他の画素回路である(n+1)番目の画素回路のトランジスタがオンされ、(n+1)番目の画素回路の表示電極と共通電極との間に、表示制御電圧が供給される。
この際に、n番目の画素回路の表示電極と(n+1)番目の画素回路の表示電極との間に存在する寄生容量によって、n番目の画素回路の表示電極と(n+1)番目の画素回路の表示電極との間にカップリングが生じる。このカップリングにより、(n+1)番目の画素回路の表示電極と共通電極との間に供給される表示制御電圧の一部が、n番目の画素回路の表示電極と共通電極との間に維持されている表示制御電圧に、付加される。その結果、n番目の画素回路には、n番目の画素回路の表示データに応じた表示制御電圧とは異なる電圧が維持され、その結果、n番目の画素回路には、表示異常が発生する。
図13は、従来技術に係る液晶表示装置の駆動方法を表す図である。n番目の画素回路のトランジスタのゲート電極には、走査信号線Gnが接続され、トランジスタの出力側には画素電極PTnが接続されている。同様に、(n+1)番目の画素回路のトランジスタのゲート電極には、走査信号線Gn+1が接続され、トランジスタの出力側には画素電極PTn+1が接続されている。n番目の画素回路と(n+1)番目の画素にそれぞれ備えられる共通電極CTの電位は等しく、それぞれの共通電極CTの電位は、ともに変化する。
図13には、上から順に、共通電極CT、走査信号線Gn、走査信号線Gn+1、画素電極PTそれぞれの電位の時間変化が示されている。画素電極PTの電位には、n番目の画素回路の画素電極PTnの電位と(n+1)番目の画素回路の画素電極PTn+1の電位とが重ねて表されている。図13には、理解を簡単とするために、n番目の画素回路と(n+1)番目の画素回路の表示データが等しく、供給されるべき表示制御電圧も等しい場合について示している。
前述の通り、一定期間、走査信号線Gnがハイ電圧となり、その期間、n番目の画素回路の画素電極PTnと共通電極CTの間に、表示制御電圧が供給される。それにより、画素電極PTnの電位は、−VLCDからVLCDに変化している。その後、一定期間、走査信号線Gn+1がハイ電圧となり、その期間、(n+1)番目の画素回路の画素電極PTn+1と共通電極CTの間に、表示制御電圧が供給され、画素電極PTn+1の電位は、−VLCDからVLCDに変化している。この期間に、前述の通り、寄生容量により、画素電極PTn+1と共通電極CTの間に供給される表示制御電圧の一部が、画素電極PTnと共通電極CTの間に維持されている表示制御電圧に付加され、画素電極PTnの電位は、VLCDよりさらに上昇している。図には、この変化が、電圧ΔVとして示されている。表示電極の電位の異常変化である電圧ΔVにより、表示異常が発生する。
本発明は、このような課題を鑑みて、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法を提供することにある。
(1)上記課題を解決するために、本発明に係る表示装置は、第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、前記表示制御電圧供給手段は、第1書込み期間に、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、前記第1書込み期間に続く第2書込み期間に、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給する、ことを特徴とする。
(2)上記(1)に記載の表示装置であって、前記第1及び第2書込み期間後、第3書込み期間に、前記表示制御電圧供給手段は、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチをオン状態に維持するとともに、前記第2のスイッチング素子のスイッチをオフ状態にし、さらに、前記第2のスイッチング素子のスイッチをオフするタイミングに応じて、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給してもよい。
(3)上記(2)に記載の表示装置であって、前記表示制御電圧供給手段は、前記第1及び第2書込み期間に行う制御と、前記第3及び第4書込み期間に行う制御を、交互に繰り返すことにより、前記第1及び第2の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第1及び第2の表示電極に、前記第1及び第2の画素回路の表示データに応じる表示制御電圧を供給してもよい。
(4)上記(1)乃至(3)のいずれかに記載の表示装置であって、前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1及び第2のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記データ信号配線に、表示制御電圧を印加することにより、前記第1及び第2のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
(5)上記(4)に記載の表示装置であって、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、をさらに備え、前記第1及び第2のゲート配線に、オン電圧を印加することにより、前記第1及び第2のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
(6)上記(1)に記載の表示装置であって、第3のスイッチング素子及び第3の表示電極を備えるとともに、前記第1の画素回路に並んで配置される第3の画素回路と、第4のスイッチング素子及び第4の表示電極を備えるとともに、前記第2の画素回路に並んで配置される第4の画素回路と、をさらに備え、前記表示制御電圧供給手段は、前記第3及び第4のスイッチング素子を介して、それぞれ、前記第3及び第4の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、をさらに備え、前記表示制御電圧供給手段は、通常スキャンモードの画像表示においては、前記第2書込み期間に続く第3書込み期間に、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子をオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段は、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給し、画像を反転して表示する逆スキャンモードの画像表示においては、第5書込み期間に、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子のスイッチをオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、前記第5書込み期間に続く第6書込み期間に、前記表示制御電圧供給手段は、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給し、前記第6書込み期間に続く第7書込み期間に、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、前記第7書込み期間に続く第8書込み期間に、前記表示制御電圧供給手段は、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給してもよい。
(7)上記(6)に記載の表示装置であって、前記第1乃至第4のスイッチング素子の出力側が、それぞれ、前記第1乃至第4の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1乃至第4のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記データ信号配線に、表示制御電圧を印加することにより、前記第1乃至第4のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
(8)上記(7)に記載の表示装置であって、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、前記第3のスイッチング素子のスイッチに接続される第3のゲート配線と、前記第4のスイッチング素子のスイッチに接続される第4のゲート配線と、をさらに備え、前記第1乃至第4のゲート配線に、オン電圧を印加することにより、前記第1乃至第4のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
(9)上記(1)に記載の表示装置であって、前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1及び第2のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、前記第1及び第2の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第1の画素回路の表示データに対応する表示電圧と異なる電圧を供給してもよい。
(10)上記(9)に記載の表示装置であって、前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より低い電圧であってもよい。
(11)本発明に係る表示装置の駆動方法は、第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備える表示装置の駆動方法であって、第1書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子をオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第1書込み期間に続く第2書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップとを、含むことを特徴とする。
(12)上記(11)に記載の表示装置の駆動方法であって、前記第1及び第2書込み期間後、第3書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子のスイッチをオン状態に維持するとともに、前記第2のスイッチング素子のスイッチをオフ状態にし、さらに、前記第2のスイッチング素子のスイッチをオフするタイミングに応じて、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに、含んでいてもよい。
(13)上記(12)に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第1及び第2書込み期間に行うステップと、前記第3及び第4書込み期間に行うステップを、交互に繰り返すことにより、前記第1及び第2の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第1及び第2の表示電極に、前記第1及び第2の画素回路の表示データに応じる表示制御電圧を供給してもよい。
(14)上記(11)乃至(13)のいずれかに記載の表示装置の駆動方法であって、前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1及び第2のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第1及び第2のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
(15)上記(14)に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、をさらに備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記第1及び第2のゲート配線に、オン電圧を印加することにより、前記第1及び第2のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
(16)上記(11)に記載の表示装置の駆動方法であって、前記表示装置は、第3のスイッチング素子及び第3の表示電極を備えるとともに、前記第1の画素回路に並んで配置される第3の画素回路と、第4のスイッチング素子及び第4の表示電極を備えるとともに、前記第2の画素回路に並んで配置される第4の画素回路と、をさらに備え、前記表示制御電圧供給手段は、前記第3及び第4のスイッチング素子を介して、それぞれ、前記第3及び第4の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、さらにを備え、通常スキャンモードの画像表示においては、前記第2書込み期間に続く第3書込み期間に、前記表示制御電圧供給手段が、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子をオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段が、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに含むとともに、画像を反転して表示する逆スキャンモードの画像表示においては、第5書込み期間に、前記表示制御電圧供給手段が、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子のスイッチをオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第5書込み期間に続く第6書込み期間に、前記表示制御電圧供給手段が、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第6書込み期間に続く第7書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第7書込み期間に続く第8書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップと、を含んでいてもよい。
(17)上記(11)乃至(13)のいずれかに記載の表示装置の駆動方法であって、前記第1乃至第4のスイッチング素子の出力側が、それぞれ、前記第1乃至第4の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1乃至第4のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第1乃至第4のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
(18)上記(17)に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、前記第3のスイッチング素子のスイッチに接続される第3のゲート配線と、前記第4のスイッチング素子のスイッチに接続される第4のゲート配線と、をさらに備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記第1乃至第4のゲート配線に、オン電圧を印加することにより、前記第1乃至第4のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
(19)上記(11)に記載の表示装置の駆動方法であって、前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第1及び第2のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、前記表示制御電圧供給手段が、前記第1及び第2の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第1の画素回路の表示データに対応する表示電圧と異なる電圧を供給するステップを、さらに含んでいてもよい。
(20)上記(19)に記載の表示装置の駆動方法であって、前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より低い電圧であってもよい。
本発明により、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法が提供される。
本発明に係る実施形態に係る表示装置及びその駆動方法について、以下に、詳細な説明をする。ただし、以下に示す図は、あくまで、各実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
[第1の実施形態]
本発明の第1の実施形態に係る表示装置は、IPS(In-Plane Switching)方式のうちの一つの方式による液晶表示装置1である。図1は、本発明の当該実施形態に係る液晶表示装置1の全体斜視図である。図1に示すように、ガラス基板などの透明基板の上に薄膜トランジスタ(Thin Film Transistor:以下、TFTと示す)などが配置されているTFT基板102と、TFT基板102に対向し、カラーフィルタが設けられたフィルタ基板101と、両基板に挟まれた領域に封入された液晶材料と、TFT基板102のフィルタ基板101側の反対側に位置するバックライト103と、TFT基板102に様々な制御信号などを供給するフレキシブル基板(図示せず)とを含んで構成される。ここで、TFTは、非晶質(アモルファス)シリコン薄膜層を含むトランジスタで、スイッチング素子の1つである。
本発明の第1の実施形態に係る表示装置は、IPS(In-Plane Switching)方式のうちの一つの方式による液晶表示装置1である。図1は、本発明の当該実施形態に係る液晶表示装置1の全体斜視図である。図1に示すように、ガラス基板などの透明基板の上に薄膜トランジスタ(Thin Film Transistor:以下、TFTと示す)などが配置されているTFT基板102と、TFT基板102に対向し、カラーフィルタが設けられたフィルタ基板101と、両基板に挟まれた領域に封入された液晶材料と、TFT基板102のフィルタ基板101側の反対側に位置するバックライト103と、TFT基板102に様々な制御信号などを供給するフレキシブル基板(図示せず)とを含んで構成される。ここで、TFTは、非晶質(アモルファス)シリコン薄膜層を含むトランジスタで、スイッチング素子の1つである。
図2は、当該実施形態に係る液晶表示装置1のTFT基板102の等価回路を示す図である。
図2の右側には、フレキシブル基板とのコネクタ10が示されており、コネクタ10を介して、前述の通り、フレキシブル基板より、TFT基板102に対して、画像表示に必要な様々な制御信号などが供給されている。TFT基板102には、制御回路11が備えられており、フレキシブル基板より制御信号が制御回路11に入力される。制御回路11は、例えば、ワンチップに集積されたコントローラドライバICであり、制御回路11には、データ信号駆動回路12、走査信号駆動回路13、基準電圧供給回路14などが備えられている。また、TFT基板102には、複数の画素回路が規則的に配置され、各々の画素回路には、スイッチング素子となるTFT20と、表示電極となる画素電極PTと、基準電位が供給される共通電極CTなどが備えられている。
制御回路11に備えられたデータ信号駆動回路12より、複数のデータ信号線(データ信号配線)が、走査信号駆動回路13より、複数の走査信号線(ゲート配線)が、基準電圧供給回路14より、複数の基準電圧線CLが、それぞれ、TFT基板102の表示領域に設けられる複数の画素回路に延びている。
図2に示す通り、図中横方向に1行に並ぶ複数の画素回路に対して、2本の走査信号線が配置され、2本の走査信号線は、図中横方向に1行に並ぶ複数の画素回路のTFT20のゲート電極と、交互に接続されている。また、図中横方向に1行に並ぶ複数の画素回路に対して、2個の画素回路毎に、データ信号線が配置され、データ信号線は、データ信号線の両側に配置される2個の画素回路のTFT20の入力側と接続されている。TFT20の出力側は、画素電極PTと接続されている。ここで、TFT20のゲート電極は、スイッチング素子のスイッチとして機能する。また、以下において、便宜上、TFT20の入力側にあり、データ信号線と接続される電極を、ドレイン電極と、TFT20の出力側にあり、画素電極PTと接続される電極を、ソース電極と呼ぶこととする。
図2に示す通り、図中上から1行目に並ぶ複数の画素回路に対して、2本の走査信号線Gn,Gn+1が、図中上から2行目に並ぶ複数の画素回路に対して、2本の走査信号線Gn+2,Gn+3が、図中上から3行目に並ぶ複数の画素回路に対して、2本の走査信号線Gn+4,Gn+5が、それぞれ配置されている。また、一般的に、走査信号線を指す時にも、走査信号線Gnと表記する。
図2に示す通り、図の右側に配置されるデータ信号駆動回路12より、複数のデータ信号線のうち一部のデータ信号線は、表示領域の図中上側の額縁領域を介して、表示領域の上端から、図中下方向に沿って、対応する画素回路に延びている。図2には、一部のデータ信号線のうち、データ信号線Dn,Dn+2が示されている。残りのデータ信号線は、表示領域の図中下側の額縁領域を介して、表示領域の下端から、図中上方向に沿って、対応する画素回路に延びている。図2には、残りのデータ信号線のうち、データ信号線Dn+1が示されている。また、一般的に、データ信号線を指す時にも、データ信号線Dnと表記する。
また、図中横方向に1行に並ぶ複数の画素回路に対して、図中下側に、1本の基準電圧線CLが配置され、1本の基準電圧線CLは、図中横方向に1行に並ぶ複数の画素回路の共通電極CTとそれぞれ接続されている。
ここで、表示制御電圧供給手段には、データ信号駆動回路12、走査信号駆動回路13、基準電圧供給回路14などが備えられる制御回路11と、複数の走査信号線Gnと、複数のデータ信号線Dnと、複数の基準電圧線CLと、が含まれている。
図に示す各行の複数の画素回路の上側に配置される走査信号線を奇走査信号線と、下側に配置される走査信号線を偶走査信号線とする。さらに、奇走査信号線と接続される画素回路、及び、その画素回路に設けられるTFT20と画素電極PTを、それぞれ、奇画素回路、奇TFT20odd、奇画素電極PToddとし、偶走査信号線と接続される画素回路、及び、その画素回路に設けられるTFT20と画素電極PTを、それぞれ、偶画素回路、偶TFT20even、偶画素電極PTevenとする。
データ信号線Dnは、各行に並ぶ複数の画素回路のうち、データ信号線Dnの両側に配置される2個の画素回路のTFT20のドレイン電極と、それぞれ接続されて、図中縦方向に延びている。また、各行に並ぶ複数の画素回路は、左から順に、奇画素回路、偶画素回路、奇画素回路と、並んでいる。
以上の回路構成において、基準電圧供給回路14により、基準電圧線CLを介して、各画素回路の共通電極CTに基準電位が供給される。走査信号線Gnにゲート電圧が印加され、TFT20に流れる電流が制御される。走査信号駆動回路13により走査信号線Gnに一定期間ハイ電圧が印加され、それにより、接続されるTFT20のゲート電極にはオン電圧となるハイ電圧が印加される。オン電圧が印加されたTFT20はオン状態となり、TFT20がオン状態となる期間、そのTFT20を備える画素回路の表示データに応じる表示制御電圧が、データ信号駆動回路12より対応するデータ信号線Dnに印加され、それにより、その表示制御電圧が、接続されるTFT20を介して、その画素回路の画素電極PTと共通電極CTとの間に供給される。一定期間経過後、走査信号駆動回路13により走査信号線Gnにロー電圧が印加され、それにより、接続するTFT20のゲート電極にはオフ電圧となるロー電圧が印加される。オフ電圧が印加されたTFT20はオフ状態となる。TFT20がオフされた後も、画素電極PTと共通電極CTとの間に、表示制御電圧は維持され、それにより、その画素回路に備えられる液晶分子の配向などが制御され、表示が行われる。
図3は、当該実施形態に係る液晶表示装置1の表示領域の構成を示す図である。表示パネルの表示領域には、複数の画素回路が配置される。画素回路には、前述の通り、TFT20や画素電極PT、共通電極CT(図示せず)が備えられている。後述する通り、各画素回路にそれぞれ備えられる画素電極PTは、同一層に形成されている。そして、2個の画素電極PTの間には、それぞれ寄生容量が存在する。2個の画素電極PTの間に存在する寄生容量は、画素電極PTの間の距離に依存している。それゆえ、隣り合う2個の画素電極PTの間の距離はより短いので、隣り合う2個の画素電極PTの間の寄生容量が、他の2個の画素電極PTの間の寄生容量よりも大きい。
図4は、当該実施形態に係る液晶表示装置1の画素回路の寄生容量を示す回路図である。TFT20のゲート電極とソース電極は、ゲート絶縁膜やシリコン半導体膜を介して平面的に重なり合っており、TFT20のゲート電極とソース電極の間には、寄生容量Cgsが存在する。また、隣り合う2個の画素電極PTの間には、同様に、寄生容量Cssが存在する。
TFT20のゲート電極とソース電極の間に存在する寄生容量Cgsは、ゲート電極とソース電極とが対向する面積に依存している。ゲート電極やソース電極を形成する際に、位置ずれが生じてしまうと、ゲート電極とソース電極とが対向する面積は、奇TFT20oddと偶TFT20evenとでは系統誤差が生じる場合がある。寄生容量Cgsの系統誤差を、ΔCgsとして、図4には、奇TFT20oddの寄生容量Cgsは、より正確に、Cgs−(1/2)ΔCgsと、偶TFT20evenの寄生容量Cgsは、より正確に、Cgs+(1/2)ΔCgsと、表されている。
前述の通り、2個の画素電極PTの間には、寄生容量が存在し、特に、隣り合う2個の画素電極PTの間の寄生容量が大きい。さらに、図3に示す隣り合う2個の画素電極PTのうち、1つの行に図中横方向に並ぶ2個の画素電極PTの間の距離は、隣り合う行にそれぞれ位置し、図中縦方向に並ぶ2個の画素電極PTの間の距離より、さらに短い。よって、図4には、図中横方向に隣り合って並ぶ2個の画素電極PTの間の寄生容量が、寄生容量Cssとして表されている。
また、前述の通り、画素電極PTと共通電極CTとの間に、データ信号線Dnより、その画素回路の表示データに応じて、表示制御電圧が供給され、その後、維持される。すなわち、画素電極PTと共通電極CTの間にも、容量が形成されており、図4に容量Cstとして表されている。なお、共通電極CTの電位は、基準電位Vcomとなっている。
これら寄生容量Cgs,Cssなどによって、画素電極PTと共通電極CTとの間(容量Cst)に維持される表示制御電圧は影響を受けることとなる。TFT20のゲート電極とソース電極との間に存在する寄生容量Cgsと異なり、2個の画素電極PTの間の寄生容量、特に、隣り合う2個の画素電極PTの間の寄生容量Cssに起因して、図12に示す駆動方法により、画素電極PTと共通電極CTとの間に供給される表示制御電圧に異常が生じてしまい、表示異常が発生する。
本発明は、2個の表示電極の間の寄生容量に起因する表示電極の電位の異常変化を抑制する駆動方法に特徴がある。
図5は、当該実施形態に係る液晶表示装置1の駆動方法を表す図である。図5には、当該実施形態に係る液晶表示装置1に備えられる2個の画素回路について、示されている。
ここで、2個の画素回路とは、第1の画素回路と第2の画素回路であり、第1の画素回路は、例えば、図2及び図3の図中上から1行目の左から1番目の画素回路であり、第2の画素回路は、例えば、図中上から1行目の左から2番目の画素回路である。図中左から1番目の画素回路は、奇画素回路であり、第1のスイッチング素子である奇TFT20oddと、第1の表示電極である奇画素電極PToddを備えている。これら奇TFT20odd及び奇画素電極PToddを、それぞれ、TFT20n及び画素電極PTnとする。同様に、図中左から2番目の画素回路には、第2のスイッチング素子である偶TFT20evenと、第2の表示電極である偶画素電極PTevenと、を備えている。これら偶TFT20even及び偶画素電極PTevenを、それぞれ、TFT20n+1及び画素電極PTn+1とする。
図2及び図3に示す通り、TFT20nのゲート電極には、第1のゲート配線である走査信号線Gnが、TFT20n+1のゲート電極には、第2のゲート配線である走査信号線Gn+1が、それぞれ接続されている。
図2及び図3に示す通り、データ信号配線であるデータ信号線Dnが、TFT20n及びTFT20n+1のドレイン電極それぞれに接続されている。
図5には、図12と同様に、上から順に、共通電極CT、走査信号線Gn、走査信号線Gn+1、画素電極PTそれぞれの電位の時間変化が示されている。画素電極PTの電位には、画素電極PTnの電位と画素電極PTn+1の電位とが重ねて表されている。また、図5の画素電極PTに破線で表される2本の曲線は、それぞれ、図12に示す従来技術に係る駆動方法で駆動した場合の画素電極PTnと画素電極PTn+1の電位であり、従来技術との比較のために表されている。
図5には、図12と同様に、理解を簡単とするために、これら2個の画素回路の表示データが等しく、画素電極PTn及び画素電極PTn+1に供給されるべき表示制御電圧も等しい場合について示している。
2個の画素回路の共通電極CTには、前述の通り、基準電圧供給回路14により、基準電圧線CLを介して、基準電位が供給される。当該実施形態に係る液晶表示装置1において、基準電位が、周期的に、高い電位(以下、正電位と記す)と低い電位(以下、負電位と記す)との2電位を、交互に繰り返す、いわゆる交流駆動がなされる。
交流駆動には、主に、ライン反転駆動と、フレーム反転駆動があり、当該実施形態に係る液晶表示装置1は、基準電位がライン反転駆動している。なお、フレーム反転駆動であっても、また、それ以外の反転駆動であっても、2個の画素回路に供給される基準電位が等しい場合であれば、本発明は適用される。
ここで、フレーム反転駆動とは、表示装置の表示領域にある複数の画素回路の共通電極に供給される基準電位はすべて等しく、そして、ともに変化する。そして、その基準電位が、周期的に、正電位と負電位との2電位を、交互に繰り返すものである。
一方、ライン反転駆動とは、表示装置の表示領域にある複数の画素回路のうち、各行に並ぶ複数の画素回路の共通電極に供給される基準電位はすべて等しく、かつ、隣り合う2つの行に並ぶ複数の画素回路の共通電極に供給される基準電位は、互いに異なっている。すなわち、ある行に並ぶ複数の画素回路の基準電位が正電位であれば、隣り合う行に並ぶ複数の画素回路の基準電位は負電位である。そして、その基準電位が、それぞれ、周期的に、正電位と負電位との2電位を、交互に繰り返す。すなわち、ある行に並ぶ複数の画素回路の基準電位の時間変化と、隣り合う行に並ぶ複数の画素回路の基準電位は、逆位相の関係となっている。
図5には、共通電極CTの電位が、ライン反転駆動により、正電位から負電位に変化している。2個の画素回路は、前述の通り、1つの行に図2及び図3の横方向に並んでおり、2個の画素回路に供給される基準電位は等しく、ともに、変化する。
共通電極CTの電位が、正電位から負電位に変化するタイミングに応じて、第1書込み期間に、走査信号駆動回路13により、ともに、ハイ電圧が印加され、それにより、2個のTFT20n,20n+1のゲート電極にはハイ電圧が印加され、2個のTFT20n,20n+1は、ともにオン状態となる。ここで、第1書込み期間とは、走査信号線Gnがハイ電圧となっている期間を言う。図5において、第1書込み期間は、T1として示されており、第1書込み期間すべてに亘って、走査信号線Gn+1もハイ電圧となっている。
第1書込み期間には、走査信号線Gnがハイ電圧に変化するタイミングに応じて、すなわち、TFT20nがオンされるタイミングに応じて、データ信号駆動回路12より、第1の画素回路の表示データに応じる表示制御電圧が、データ信号線Dnに印加される。第1書込み期間には、2個のTFT20n,20n+1はともにオン状態となっており、2個のTFT20n,20n+1をそれぞれ介して、データ信号線Dnに印加された表示制御電圧が、2個の画素電極PTn,PTn+1にそれぞれ供給される。ここで、画素電極PTに表示制御電圧を供給するとは、画素電極PTと基準電位である共通電極CTの間に、表示制御電圧を供給することを言う。
第1書込み期間に、2個の画素電極PTn,PTn+1の電位はそれぞれ、図4に示す通り、−VLCDから上昇し、その後、滑らかにVLCDに収束している。
第1書込み期間に続く、第2書込み期間に、走査信号駆動回路13により、走査信号線Gnにはロー電圧が印加され、走査信号線Gn+1にはハイ電圧が維持される。それにより、TFT20nのゲート電極にはロー電圧が印加され、TFT20n+1のゲート電極にはハイ電圧が維持され、TFT20nはオフ状態となり、TFT20n+1はオン状態に維持される。ここで、第2書込み期間とは、走査信号線Gnがロー電圧に変化してから、走査信号線Gn+1がロー電圧に変化するまでの期間を言う。第2書込み期間すべてに亘って、2本の走査信号線Gn,Gn+1のうち、走査信号線Gn+1のみがハイ電圧となっている。図5において、第2書込み期間は、T2として示されている。
第2書込み期間には、走査信号線Gnがロー電圧に変化するタイミングに応じて、すなわち、TFT20nがオフされるタイミングに応じて、データ信号駆動回路12より、第2の画素回路の表示データに応じる表示制御電圧が、データ信号線Dnに印加される。第2書込み期間には、TFT20nはオフ状態に、TFT20n+1はオン状態となっており、TFT20n+1を介して、データ信号線Dnに印加された表示制御電圧が、画素電極PTn+1に供給される。
第2書込み期間に、画素電極PTn+1の電位は、第1の画素回路の表示データに対応する表示制御電圧から、第2の画素回路の表示データに対応する表示制御電圧に変化するが、図4には、2個の画素回路の表示データが等しく、画素電極PTn及び画素電極PTn+1に供給されるべき表示制御電圧も等しい場合について示しているので、画素電極PTn+1の電位は変化していない。
前述の通り、画素電極PTnと画素電極PTn+1との間には、寄生容量Cssがあるので、画素電極PTnと画素電極PTn+1との間にカップリングが生じる。しかし、カップリングがあるにもかかわらず、第2書込み期間に、画素電極PTn+1の電位に変化はないので、画素電極PTn+1と共通電極CTとの間に供給される表示制御電圧の一部が、画素電極PTnと共通電極CTとの間に維持されている表示制御電圧に、付加されない。それゆえ、図12に示す従来技術に係る駆動方法とは異なり、図4に示す画素電極PTnの電位は、第2書込み期間に変化しておらず、一定に維持されている。
当該実施形態に係る液晶表示装置1に、図12に示す従来技術に係る駆動方法にて駆動した場合、画素電極PTnの電位には、電圧ΔVの異常変化が生じる。これに対して、当該実施形態に係る液晶表示装置1に、図5に示す当該実施形態に係る駆動方法にて駆動した場合、画素電極PTnの電位に生じる異常変化が抑制されている。
ここでは、第1の画素回路の画素電極PTnと第2の画素回路の画素電極PTn+1の間に生じる寄生容量Cssについてのみ説明したが、実際には、図4に示す通り、奇画素電極PToddの両側にはそれぞれ、偶画素電極PTevenが配置され、それぞれの偶画素電極PTevenとの間に寄生容量Cssが存在している。
図2及び図3の横方向に1行に並ぶ複数の画素回路には、2本の走査信号線が接続され、複数の画素回路のうち、2個の画素回路毎に1本のデータ信号線が接続されている。図12に示す従来技術に係る駆動方法において、まず、走査信号線Gnがハイ電圧となり、横方向に1行に並ぶ複数の画素回路のうち、第1の画素回路を含む複数の奇画素回路にそれぞれの表示データに対応する表示制御電圧がそれぞれ供給され、画素電極PTnを含む複数の奇画素電極PToddの電位が変化する。その後、走査信号線Gnがロー電圧に、走査信号線Gn+1がハイ電圧となり、第2の画素回路を含む複数の偶画素回路にそれぞれの表示データに対応する表示制御電圧がそれぞれ供給され、画素電極PTn+1を含む偶画素電極PTevenの電位が変化する。この際、偶画素電極PTevenの電位が変化するのに伴って、主に、奇画素電極PToddの両側にそれぞれ位置する偶画素電極PTevenとのカップリングによって、奇画素電極PToddの電位に異常変化が生じている。すなわち、第1の画素回路の場合、画素電極PTnには、画素電極PTn+1とのカップリングのみならず、画素電極PTn+1と反対側に位置する偶画素電極PTevenとのカップリングも存在するので、これらにより、画素電極PTnの電位には、電圧ΔVの異常変化が発生する。この電圧ΔVは、近似的に、ΔV=4×(Css/Cst)×VLCDで表される。これに対して、当該実施形態に係る駆動方法にて駆動する場合、第1の画素回路に備えられる画素電極は、第1の画素回路の両側に位置する画素回路に備えられる画素電極との間に存在する寄生容量それぞれによる影響を抑制することが出来ている。
また、図5には、理解を簡単とするために、第1及び第2の画素回路の表示データが等しい場合について示されているが、第1及び第2の画素回路の表示データが異なる場合であっても、本発明が適用出来るのは言うまでもない。すなわち、第1書込み期間に、基準電位に対する画素電極PTn+1の電位は、第1の画素回路の表示データに対応する表示制御電圧に変化しているので、第2書込み期間に、画素電極PTn+1に、第2の画素回路の表示データに対応する表示電圧が供給されても、第2書込み期間における画素電極PTn+1の電位の変化は、第1の画素回路の表示データに対応する表示制御電圧と、第2の画素回路の表示データに対応する表示制御電圧との電圧差でしかなく、従来技術に係る駆動方法にて駆動する場合と比較して、抑制されている。第2書込み期間には、画素電極PTnの電位には、画素電極PTn+1の電位の変化に応じて、異常変化が生じるが、画素電極PTn+1の変化が抑制されるので、画素電極PTnの電位に生じる異常変化も抑制される。
図6Aは、当該実施形態に係る液晶表示装置1の表示領域の2個の画素回路の構造の一例を示す平面図である。図6Aに示す2個の画素回路は、後述する通り、ソーストップIPS方式であり、画素電極PTはシングルドメイン型となっている。図6Aは、例えば、図2及び図3に図中上から1行目の左から2番目と3番目に位置する2個の画素回路を示している。
図6Aに示す通り、走査信号線と、TFT20のゲート電極は、実際には、同一膜上に形成されており、この膜をゲート電極膜30とする。ゲート電極膜30は、図中横方向に延伸する部分に加えて、側方に突起している部分を有している。ゲート電極膜30のうち、側方に突起している部分と、その部分から図中下側に位置する図中横方向に延伸する部分を含んで形成される矩形状の領域が、TFT20のゲート電極である。ゲート電極膜30のうち、図中横方向に延伸する部分の一部であって、TFT20のゲート電極ではない部分が、走査信号線である。
ゲート電極膜30の上側には、全面に対してゲート絶縁膜41(図示せず)が形成されており、さらに、ゲート絶縁膜41のうち、TFT20のゲート電極となる領域の上方に、シリコン半導体膜36(図示せず)が形成されている。シリコン半導体膜36の上側には、不純物シリコン半導体膜(図示せず)を介して、ドレイン電極膜31とソース電極膜32がそれぞれ形成されている。ここで、シリコン半導体膜36は、非晶質(アモルファス)シリコンであるが、多結晶シリコン(ポリシリコン)や微結晶シリコンであってもよい。
図2及び図3において、データ信号線は、データ信号線の側方に位置する画素回路のTFT20のドレイン電極と接続しているが、図6Aに示す通り、実際には、データ信号線と、TFT20のドレイン電極は、ドレイン電極膜31に形成されている。
図6Aに示すドレイン電極膜31は、図中縦方向に延伸しており、ゲート電極膜30と平面的に重なり合っている。ドレイン電極膜31のうち、ゲート電極膜30のゲート電極となる領域と平面的に重なりあっている部分が、TFT20のドレイン電極であり、それ以外の部分が、データ信号線となっている。
図6Aには、ドレイン電極膜31が、図中縦方向に延伸する形状をしている例について示しているが、たとえば、ゲート電極膜30と同様に、図中縦方向に延伸する部分に加えて、側方に突起している部分を含んでいる形状などであってもよい。
図6Aに示す通り、ソース電極膜32は、ゲート電極膜30と平面的に重なり合っているTFT20のドレイン電極と、さらに、図中横方向に広がるコンタクト部とを有している。
ドレイン電極膜31及びソース電極膜32の上側には、絶縁膜43(図示せず)、共通電極CT(図示せず)及び絶縁膜44(図示せず)が形成されるが、これについては、後述する。そして、絶縁膜43の上側に、ソース電極膜32を覆うように、画素電極PTが形成される。ソース電極膜32のコンタクト部となる部分の上方に位置する絶縁膜43,44に、コンタクト穴35(図示せず)が設けられており、画素電極PTは、コンタクト穴35を介して、ソース電極膜32と電気的に接続されている。図6Aには、画素電極PTとソース電極膜32の接合箇所が、ソース電極膜32のコンタクト部上に、破線で囲まれている正方形状として示されている。このような構造は、ソース電極と接続される画素電極PTが、共通電極CT(コモン電極)より、TFT基板102の上方に配置されているので、IPS方式のうちソーストップIPS方式と呼ばれている。
画素電極PTは、図6Aに示す通り、矩形状をしており、矩形状の中には、画素電極PTが形成されていないスリットが、図中横方向に並んでいる。図6Aには、図中縦方向に延伸する矩形状のスリットが3本示されている。画像が表示されるときには、画素電極PTと共通電極CTとの間に、表示制御電圧が維持されており、液晶材料には電界が印加される。図6Aに示すスリットにより、液晶材料に印加される電界には、図6Aに示す平面に平行な方向の成分を有することになる。3本のスリットはともに、図中縦方向に延伸する矩形状であり、液晶材料に印加される電界の平面に平行な成分は、主に、図中横方向の成分のみである。それゆえ、画素電極PTはシングルドメイン型と呼ばれている。なお、図6Aには、2個の画素電極PTが示されており、2個の画素電極PTの間の距離を、d1として示されている。
図6Bは、当該実施形態に係る液晶表示装置1の表示領域の2個の画素回路の構造の他の一例を示す平面図である。図6Aに示す2個の画素回路は、ソーストップIPS方式であり、後述する通り、画素電極PTはマルチドメイン型となっている。図6Bは、図6Aと同様に、例えば、図2及び図3に図中上から1行目の左から2番目と3番目に位置する2個の画素回路を示している。
図6Bに示す2個の画素回路の基本的な構造は、図6Aに示す2個の画素回路の基本的な構造と同じであり、ソーストップIPS方式である。図6Bに示す2個の画素回路の構造と、図6Aに示す2個の画素回路の構造との違いは、主に、画素電極PTの形状にある。
図6Bに示す画素電極PTは、図6Aに示す画素電極PTと同様に、矩形状をしているが、矩形状の中に配置されるスリットの形状が異なる。図6Bには、3つのスリットが示されており、3つのスリットは、それぞれ、図中の真ん中に、図中横方向に延びる二等辺三角形の形状と、二等辺三角形の図中の縦方向上下にそれぞれ位置し、二等辺三角形の斜辺に並行に延びる平行四辺形の形状となっている。
前述の通り、液晶材料に印加される電界には、図6Bに示す平面に平行な成分を有することになる。しかし、図6Aに示す3本のスリットとは異なり、図6Bに示す3つのスリットの形状により、液晶材料に印加される電界の平面に平行な成分は、主に、二等辺三角形の斜辺に垂直な2つの方向の成分を有する。電界の平面に並行な成分は、複数の方向の成分を有しているので、画素電極PTはマルチドメイン型と呼ばれている。なお、図6Bには、2個の画素電極PTが示されており、2個の画素電極PTの間の距離を、d2として示されている。
マルチドメイン型の画素電極PTは、一般に、スリットの構造が、シングルドメイン型の画素電極PTと比較して、複雑になるために、画素電極PTの外縁をより広くする必要が生じる。それゆえ、2個の画素電極PTの間の距離は、短くなるのが一般である。例えば、図6Aに示す2個の画素電極の間の距離d1と比較して、図6Bに示す2個の画素電極の間の距離d2は、短くなっている。
前述の通り、2個の画素電極PTの間に存在する寄生容量は、2個の画素電極PTの間の距離に依存し、距離が短いほど、寄生容量は大きくなっている。それゆえ、図6Aに示す2個の画素電極PTの間の寄生容量Cssより、図6Bに示す2個の画素電極PTの間の寄生容量Cssは、大きくなっている。
それゆえ、液晶表示装置1の画素電極PTが、図6Aに示す形状となっている場合よりも、図6Bに示す形状となっている方が、画素電極PTの電位に生じる異常変化は、より大きくなってしまう。それゆえ、本発明を適用する場合、液晶表示装置1の画素電極PTが、図6Bに示す形状であるとき、すなわち、マルチドメイン型であるとき、本発明の効果はさらに高まる。
図7Aは、当該実施形態に係る液晶表示装置1の表示領域のTFT基板102の構造の一例を示す断面図である。図7Aに示すTFT基板102の構造は、ソーストップIPS方式である。
ガラス基板などの透明基板40の上側に、汚染防止膜(図示せず)が形成されており、さらに、前述の通り、ゲート電極膜30、ゲート絶縁膜41及びシリコン半導体膜36が順に、形成されており、シリコン半導体膜36の上側に、ドレイン電極膜31及びソース電極膜32がそれぞれ形成されている。ドレイン電極膜31及びソース電極膜32の上側に、絶縁膜43が形成されており、さらに、共通電極CTが、ソース電極膜32のコンタクト部付近の上方を除いて、形成されている。さらに、共通電極CTの上側に、絶縁膜44が形成されているが、ソース電極膜32のコンタクト部となる部分の上方に位置する絶縁膜43,44は、除去されており、コンタクト穴35を形成している。その上側に、画素電極PTが形成されており、画素電極PTは、コンタクト穴35を介して、ソース電極膜32と電気的に接続されている。
図7Bは、当該実施形態に係る液晶表示装置1の表示領域のTFT基板102の構造の他の一例を示す断面図である。図7Bに示すTFT基板102の構造は、コモントップIPS方式である。
IPS方式のうちソーストップIPS方式が、ソース電極と接続される画素電極PTが、共通電極CT(コモン電極)より、TFT基板102の上方に配置されるのに対して、IPS方式のうちコモントップIPS方式は、共通電極CTが、画素電極PTより、TFT基板102の上方に配置されている。
図7Aと同様に、ガラス基板などの透明基板40の上側に、汚染防止膜(図示せず)が形成されており、さらに、ゲート電極膜30、ゲート絶縁膜45及びシリコン半導体膜36が順に、形成されており、シリコン半導体膜36の上側に、ドレイン電極膜31及びソース電極膜32がそれぞれ形成されている。ソース電極膜32のコンタクト部に重ねて、画素電極PTが形成される。さらにその上側に、順に、絶縁膜46及び共通電極CTが形成されている。
図7Aに示すソーストップIPS方式の液晶表示装置1の場合、図6A及び図6Bに示す画素電極PTのように、画素電極PTにスリットを有している。これに対して、図7Bに示すコモントップIPS方式の液晶表示装置1の場合、画素電極PTは平面形状をしており、その代わりに、共通電極CTにスリットを有している。共通電極CTに設けられるスリットの形状には、図6Aに示すスリットの形状となる場合や、図6Bに示すスリットの形状となる場合などがある。すなわち、共通電極CTには、シングルドメイン型やマルチドメイン型がある。
本発明は、第1及び第2の画素回路それぞれに備えられる第1及び第2の表示電極に、第1及び第2の画素回路の表示データに応じて、表示制御電圧を供給する駆動方法に特徴がある。すなわち、表示制御電圧供給手段が、第1の表示電極に、第1の画素回路の表示データに応じて、表示制御電圧を供給する第1書込み期間に、第2の表示電極にも、該表示制御電圧を供給し、さらに、第1書込み期間に続く第2書込み期間に、第2の表示電極に、第2の画素回路の表示データに応じて、表示制御電圧を供給する。このような駆動方法を施すことにより、表示制御電圧供給手段が、第2の表示電極に表示制御電圧を供給する際に生じる、第1の表示電極の電位の異常変化を抑制することが出来る。
図5には、第1書込み期間に、走査信号線Gn及び走査信号線Gn+1が同時にハイ電圧に変化する場合が示されているが、走査信号線Gnがハイ電圧に変化するタイミングに応じて走査信号線Gn+1がハイ電圧に変化していれば、これに限られることはない。すなわち、表示制御電圧供給手段が、第1の表示電極に、第1の画素回路の表示データに応じて、表示制御電圧を供給している期間のうち、少なくとも一部の期間において、表示制御電圧供給手段が、第2の表示電極にも、該表示制御電圧を供給していればよい。例えば、第1書込み期間の初めに、走査信号線Gnがハイ電圧に変化し、しばらくして、走査信号線Gn+1がハイ電圧に変化してもよい。
また、図5には、第1書込み期間が、第2書込み期間より短い場合について、示されているが、これに限られることがないのは言うまでもない。表示制御電圧供給手段は、第1書込み期間には、第1及び第2の表示電極それぞれに、表示制御電圧を供給するので、例えば、データ信号配線に係る負荷は、1個の表示電極に表示制御電圧を供給する場合よりも大きいと考えられる。それゆえ、第1の表示電極の電位が安定的に収束するまでに時間がより長くなる。そのようなことを考慮して、第1書込み期間が、第2書込み期間より長くなるように、設定してもよい。
本発明は、第1の表示電極と第2の表示電極との間に、より大きい寄生容量が存在するとき、その寄生容量に起因する第1の表示電極の電位の異常変化を抑制することが出来るので、寄生容量が大きい構造に本発明を適用すると、より本発明の効果は高まる。
それゆえ、遠く離れて位置する2個の表示電極よりも、隣り合って並ぶ2個の表示電極に対して、本発明を適用した方が望ましい。さらに、図2において説明したように、表示領域に、図中横方向に1行に並ぶ複数の画素回路があり、その1行に並ぶ複数の画素回路に並行して2本のゲート配線があり、1行に並ぶ複数の画素回路のうち2個の画素回路に1本のデータ信号配線が接続されている表示装置に、本発明を適用するのが、さらに望ましい。
一般に、図12に示す表示パネルの表示領域の構造であると、縦方向に1列に並ぶ複数の画素回路に並行して、1本のデータ信号配線を配置させる必要があり、解像度を上げると、それに比例してデータ信号配線の数が増大し、それに伴い、表示パネルの額縁領域に、データ信号配線の配置するスペースが増大することとなり、狭額縁化との両立を困難としていた。これに対して、図2に示す表示パネルの表示領域の構造であると、ゲート配線の数は2倍になるものの、縦方向に2列に並ぶ複数の画素回路に並行して、1本のデータ信号配線を配置すればよく、データ信号配線の数を半分にすることが可能である。しかし、図12に示す表示パネルと同じ期間で、1画面(フレーム)を表示しようとすると、図2に示す表示パネルの1個の画素回路の表示電極に、表示制御電圧を供給する時間が半分となってしまう。
表示領域の当該構造に、本発明を適用する場合、上記効果に加えて、表示制御電圧供給手段が2個の表示領域各々に表示制御電圧を供給する駆動よりも、表示制御電圧供給手段が、第1書込み期間に、第1及び第2の画素電極に、表示制御電圧を供給することにより、第2書込み期間に、第2の画素電極の電位が収束する時間を短縮することができるので、第2書込み期間を短くすることが出来るという効果がある。
また、本発明は、前述の通り、第1及び第2の表示電極の基準電位が等しい場合であれば、基準電位が、ライン反転駆動される場合であっても、フレーム反転駆動される場合であっても、また、その他の駆動がされる場合であっても、また、基準電位が一定に保たれる場合であっても、適用することが出来る。特に、基準電位が変化した後は、第1及び第2の電極の電位が急激に変化するので、基準電位が変化した直後における駆動に、本発明の効果は高まる。
また、ソーストップ方式の液晶表示装置であって、表示電極がマルチドメイン型である場合には、第1の表示電極と第2の表示電極との間の寄生容量が大きいので、本発明の効果は高まる。
[第2の実施形態]
本発明の第2の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
本発明の第2の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
第1の実施形態に係る表示装置において、第2書込み期間に発生する第1の表示電極の電位の異常変化が抑制されている。しかしながら、第1の表示電極の電位の異常変化である電圧ΔVが、抑制されていても、なお、残存している場合、その電圧ΔVにより、第1の画素回路は表示異常が生じてしまう。これが、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる。すなわち、図2に示す表示パネルの表示領域の場合、奇画素電極PToddの電位に異常変化が生じるので、奇画素回路に表示異常が生じ、それが縦すじとなって人間の目に認識されてしまう。当該実施形態に係る表示装置は、抑制されていても、なお、残存している表示電極の電位の異常変化に起因する表示異常が人間の目に認識されるのを、さらに抑制するものである。
図8は、当該実施形態に係る液晶表示装置1の駆動方法の一部を表す図である。図8には、当該実施形態に係る液晶表示装置1に備えられる2個の画素回路について示されており、2個の画素回路とは、図5と同様に、第1の画素回路及び第2の画素回路である。
図8には、図5と同様に、上から順に、共通電極CT、走査信号線Gn、走査信号線Gn+1、画素電極PTそれぞれの電位の時間変化が示されている。また、図8には、これら2個の画素回路の表示データが等しく、画素電極PTn及び画素電極PTn+1に供給されるべき表示制御電圧も等しい場合について示しているのも、同様である。
図8に示す駆動方法において、図5に示す駆動方法と同様に、2本の走査信号線Gn,Gn+1に、ともにハイ電圧が印加されるが、その後、図5に示す駆動方法と異なり、走査信号線Gn+1にロー電圧が印加され、2本の走査信号線Gnにはハイ電圧が維持される。走査信号線Gn+1がハイ電圧となっている期間を、第3書込み期間と、走査信号線Gn+1がロー電圧に変化してから、走査信号線Gnがロー電圧に変化するまでの期間を、第4書込み期間とする。図8において、第3書込み期間はT3として、第4書込み期間は、T4として示されている。
そして、第3書込み期間には、データ信号駆動回路12より、第2の画素回路の表示データに応じる表示制御電圧が、データ信号線Dnに印加され、第4書込み期間には、データ信号駆動回路12より、第1の画素回路の表示データに応じる表示制御電圧が、データ信号線Dnに印加される。
図5に示す駆動方法においては、第1書込み期間に、2個のTFT20n,20n+1がともにオン状態となり、2個の画素電極PTn,PTn+1に、第1の画素回路の表示データに応じて、表示電圧が供給され、第2書込み期間に、TFT20n+1のみがオン状態に維持され、画素電極PTn+1に、第2の画素回路の表示データに応じて、表示電圧が供給される。
これに対して、図8に示す駆動方法において、第1書込み期間に対応する第3書込み期間に、2個のTFT20n,20n+1がともにオン状態となり、2個の画素電極PTn,PTn+1に、第2の画素回路の表示データに応じて、表示電圧が供給され、第2書込み期間に対応する第4書込み期間に、TFT20n+1のみがオン状態に維持され、画素電極PTn+1に、第2の画素回路の表示データに応じて、表示電圧が供給される。
これにより、図5に示す駆動方法においては、第2書込み期間に、画素電極PTnの電位に生じる異常変化が抑制され、図8に示す駆動方法においては、第4書込み期間に、第2書込み期間に、画素電極PTn+1の電位に生じる異常変化が抑制される。
そして、これら異常変化である電圧ΔVが抑制されても、なお、残存している場合、図5に示す駆動方法においては、画素電極PTnの電位に、図8に示す駆動方法においては、画素電極PTn+1の電位に、異常変化が残存することになる。
当該実施形態に係る液晶表示装置1の表示領域には、複数の画素回路が規則的に配置され、画像が表示される。複数の走査信号線Gnに、順次、ハイ電圧が印加され、対応する画素回路の表示データに応じて、表示制御電圧がそれぞれ、複数のデータ信号線Dnに印加され、対応する画素回路の画素電極PTに対して、当該表示制御電圧が供給される。これにより、1画面(フレーム)の画像の表示がなされている。
当該実施形態に係る液晶表示装置1において、ある画面(フレーム)の画像を表示する際には、図5に示す駆動方法によって、2個の画素電極PTn,PTn+1に、対応する表示制御電圧が供給され、次の画面(フレーム)の画像を表示する際には、図8に示す駆動方法によって、2個の画素電極PTn,PTn+1に、対応する表示制御電圧が供給される。ここで、前者の画面を1番目のフレーム、後者の画面を2番目のフレームとする。
1番目のフレームの表示においては、画素電極PTnの電位に異常変化が、2番目のフレームの表示においては、画素電極PTn+1の電位に異常変化が、生じることとなる。すなわち、1番目のフレームの表示においては、第1の画素回路に表示異常が、2番目のフレームの表示においては、第2の画素回路に表示異常が、生じることとなる。しかし、その後に続く、画面(フレーム)の表示において、画面(フレーム)毎に、図5に示す駆動方法と、図8に示す駆動方法とを繰り返される。それにより、画面(フレーム)毎に、表示異常が生じる画素回路が、第1の画素回路と第2の画素回路の間で、交互に繰り返されることとなり、表示異常が時間平均され、表示異常が人間の目に認識されるのが抑制される。
例えば60Hzといった短い周期で繰り返される表示異常の変化については、人間の目には、時間平均して認識されないので、画面(フレーム)毎に、図5に示す駆動方法と、図8に示す駆動方法が、繰り返されるのが望ましい。しかし、画面(フレーム)毎に繰り返されるのに、限定されることはなく、複数の画面(フレーム)毎に繰り返されてもよい。さらに、図5に示す駆動方法によって表示される画面(フレーム)の数と、図8に示す駆動方法によって表示される画面(フレーム)の数が、必ずしも一致していなくともよい。
第1の表示電極の電位に生じる異常変化が残存し、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、縦すじなどの表示異常が人間の目に認識されるのが抑制される。
第1の表示電極の電位に生じる異常変化が残存し、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、縦すじなどの表示異常が人間の目に認識されるのが抑制される。
[第3の実施形態]
本発明の第3の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
本発明の第3の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
前述の通り、第1の実施形態に係る表示装置において、第1の表示電極の電位の異常変化である電圧ΔVが、抑制されていても、なお、残存している場合、その電圧ΔVにより、第1の画素回路は表示異常が生じてしまう。これが、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となって、人間の目に認識されることとなる。
図9Aは、当該実施形態に係る液晶表示装置1の駆動方法の一部を表す図である。図9Aには、当該実施形態に係る液晶表示装置1に備えられる4個の画素回路について、後述する通常スキャンモードの画像表示の駆動方法が示されている。
ここで、4個の画素回路とは、上記した第1及び第2の画素回路に加えて、第1の画素回路に並んで配置される第3の画素回路と、第2の画素回路に並んで配置される第4の画素回路である。例えば、前述した通り、第1及び第2の画素回路が、図2及び図3の上から1行目の左から1番目及び2番目の画素回路である場合、第3及び第4の画素回路は、それぞれ、図2及び図3の上から2行目の左から1番目及び2番目の画素回路である。すなわち、第3の画素回路は、第1の画素回路と図中縦方向に並んで配置されており、第4の画素回路は、第2の画素回路と図中縦方向に並んで配置されている。
図中上から2行目の左から1番目の画素回路は、奇画素回路であり、第3のスイッチング素子である奇TFT20oddと、第3の表示電極である奇画素電極PToddを備えている。これら奇TFT20odd及び奇画素電極PToddを、それぞれ、TFT20n+2及び画素電極PTn+2とする。同様に、図中上から2行目の左から2番目の画素回路には、第4のスイッチング素子である偶TFT20evenと、第4の表示電極である偶画素電極PTevenと、を備えている。これら偶TFT20even及び偶画素電極PTevenを、それぞれ、TFT20n+3及び画素電極PTn+3とする。また、図2及び図3に示す通り、第1及び第2の画素回路と同様に、TFT20n+2のゲート電極には、第3のゲート配線である走査信号線Gn+2が、TFT20n+3のゲート電極には、第4のゲート配線である走査信号線Gn+3が、それぞれ接続されている。
図13に示す従来技術に係る駆動方法により、制御回路は、図12に示す表示領域の図中上から順に並ぶ走査信号線に対して、図中上から順に、ハイ電圧を印加し、走査信号線がハイ電圧となっている期間、その走査線信号に接続される画素回路の表示データに応じて、表示制御電圧を、接続されるデータ信号線に印加するのが一般的である。このように、表示領域の上から下方向に、画素回路の表示データを書き込む駆動方法を、便宜上、通常スキャンモードとする。これに対して、例えば、通常スキャンモードで表示している画像を、上下反転して表示する場合には、通常スキャンモードの書き込む駆動方法とは逆方向に、すなわち、表示領域の下から上方向に、画素回路の表示データを書き込む駆動方法を、逆スキャンモードとする。
当該実施形態に係る液晶表示装置1において、通常スキャンモードによる画像表示を行う際には、制御回路11は、図2及び図3に示す表示領域の図中上から順に並ぶ走査信号線Gnに対して、図中上から順に、ハイ電圧を印加する。厳密に言えば、図9Aに示す通り、第1の書込み期間に、制御回路11は、2本の走査信号線Gn,Gn+1にともにハイ電圧を印加し、2個の画素電極PTn,PTn+1に対して、第1の画素回路の表示データに応じて、表示制御電圧を供給する。そして、第2の書込み期間に、制御回路11は、走査信号線Gn+1のみハイ電圧に維持し、画素電極PTn+1に対して、第2の画素回路の表示データに応じて、表示制御電圧を供給する。
第1及び第2の書込み期間に、制御回路11が第1及び第2の画素回路に対して施す駆動方法と同様の駆動方法を、第2の書込み期間に続く第3及び第4の書込み期間に、制御回路11が第3及び第4の画素回路に対して施す。すなわち、第3の書込み期間に、制御回路11は、2本の走査信号線Gn+2,Gn+3にともにハイ電圧を印加し、2個の画素電極PTn+2,PTn+3に対して、第3の画素回路の表示データに応じて、表示制御電圧を供給する。そして、第4の書込み期間に、制御回路11は、走査信号線Gn+3のみハイ電圧に維持し、画素電極PTn+4に対して、第4の画素回路の表示データに応じて、表示制御電圧を供給する。
図9Aに示す駆動方法を施すことにより、第1の表示電極である画素電極PTn及び第3の表示電極である画素電極PTn+3それぞれの電位に生じる異常変化が抑制されるが、抑制されていても、なお、異常変化が残存している場合、人間の目に表示異常として認識されてしまう。
図9Bは、当該実施形態に係る液晶表示装置1の駆動方法の一部を表す図である。図9Bには、図9Aとは異なり、当該実施形態に係る液晶表示装置1に備えられる4個の画素回路について、逆スキャンモードの画像表示の駆動方法が示されている。
すなわち、表示領域の下から上方向に、以下、画素回路の表示データが以下のように書き込まれる。まず、第5及び第6の書込み期間に、上記第3及び第4の書込み期間に、制御回路11が第3及び第4の画素回路に対して行う駆動を、制御回路11が第3及び第4の画素回路に対して施す。第6の書込み期間に続く、第7及び第8の書込み期間に、上記第1及び第2の書込み期間に、制御回路11が第1及び第2の画素回路に対して行う駆動を、制御回路11が第1及び第2の画素回路に対して施す。
図9Bに示す駆動方法を施すことにより、図9Aに示す駆動方法を施す場合と同じく、第1の表示電極である画素電極PTn及び第3の表示電極である画素電極PTn+3それぞれの電位に生じる異常変化が抑制されるが、抑制されていても、なお、異常変化が残存している場合、人間の目に表示異常として認識されてしまう。
実際には、画像表示を行う際には、例えば60Hzといった短い周期毎に、制御回路11は、画面(フレーム)全体に位置する複数の画素回路に表示データの書き込みを行っている。すなわち、制御回路11は、通常スキャンモードの画像表示においては、図9Aに示す駆動方法を、逆スキャンモードの画像表示においては、図9Bに示す駆動方法を、第1乃至第4の画素回路に対して繰り返し施している。
それゆえ、当該実施形態に係る液晶表示装置1の制御回路11は、通常スキャンモードの画像表示の際には、図9Aに示す駆動方法を、逆スキャンモードの画像表示の際には、図9Bに示す駆動方法を、第1乃至第4の画素回路に対して施すことにより、通常(逆)スキャンモードから逆(通常)スキャンモードへの切り替えの際に、同じ画素電極PTの電位に、同様の異常変化が残存することとなる。その結果、同じ画素回路に対して表示異常を維持することが出来る。
第2の実施形態において説明したように、60Hzといった短い周期で繰り返される表示異常の変化については、人間の目には認識されない。しかし、当該実施形態のように、通常(逆)スキャンモードの画像表示を長時間行った後に、逆(通常)スキャンモードの画像表示に切り替え、逆(通常)スキャンモードの画像表示を、その後行う場合、同じ画素回路に対して表示異常を維持した方が、人間の目にあまり認識されない。
すなわち、第1の表示電極の電位に生じる異常変化が残存し、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、通常(逆)スキャンモードの画像表示を長時間行い、縦すじなどの表示異常に人間の目が慣れた後、逆(通常)スキャンモードの画像表示へ切り替えた際に、その慣れた表示異常が維持されることにより、人間の目にはあまり認識されずに済む。
すなわち、第1の表示電極の電位に生じる異常変化が残存し、第1の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、通常(逆)スキャンモードの画像表示を長時間行い、縦すじなどの表示異常に人間の目が慣れた後、逆(通常)スキャンモードの画像表示へ切り替えた際に、その慣れた表示異常が維持されることにより、人間の目にはあまり認識されずに済む。
当該実施形態に対する比較例として、通常スキャンモードの画像表示の際、図9Aに示す駆動方法を、逆スキャンモードの画像表示の際に、図9Dに示す駆動方法を施す場合を考える。図9Dに示す駆動方法は、図9Aに示す4本の走査信号線Gn,Gn+1,Gn+2,Gn+3に対して順に行う駆動を、単に時間反転させて、4本の走査信号線Gn+3,Gn+2,Gn+1,Gnに対して順に施している。逆スキャンモードの画像表示の際に、図9Dに示す駆動方法を、制御回路11が第1乃至第4の画素回路に対して施す場合、第2及び第4の画素回路に表示異常が生じる。それゆえ、当該実施形態に係る駆動方法とは異なり、通常(逆)スキャンモードから逆(通常)スキャンモードへの切り替えの際に、異なる画素回路に対して表示異常が生じ、人間の目にその変化が認識されてしまうこととなる。
[第4の実施形態]
本発明の第4の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。当該実施形態に係る液晶表示装置1の駆動方法は、第2及び第3の実施形態に係る駆動方法を組み合わせたものである。
本発明の第4の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。当該実施形態に係る液晶表示装置1の駆動方法は、第2及び第3の実施形態に係る駆動方法を組み合わせたものである。
図9Cは、当該実施形態に係る液晶表示装置1の駆動方法の一部を表す図である。図9Cには、当該実施形態に係る液晶表示装置1に備えられる4個の画素回路について、通常スキャンモードの画像表示の駆動方法の一部が示されている。
図9Cに示す駆動方法を、制御回路11が第1乃至第4の画素回路に対して施す場合、第2及び第4の画素回路に表示異常が生じる。よって、通常スキャンモードの画像表示の際に、制御回路11は、図9A及び図9Cに示す駆動方法を、第1乃至第4の画素回路に対して、画面(フレーム)毎に、繰り返し施す。これにより、第2の実施形態に係る駆動方法と同様に、第1及び第3の画素回路と、第2及び第4の画素回路との間で、表示異常が交互に繰り返すこととなり、表示異常が時間平均され、表示異常が人間の目に認識されるのが抑制される。これに対して、逆スキャンモードの画像表示の際に、制御回路11は、図9B及び図9Dに示す駆動方法を、第1乃至第4の画素回路に対して、画面(フレーム)毎に、繰り返し施す。これにより、同様に、表示異常が人間の目に認識されるのが抑制される。
しかし、抑制されて、なお、表示異常が人間の目に認識される場合がある。にもかかわらず、通常(逆)スキャンモードの画像表示から、逆(通常)スキャンモードの画像表示に切り替える際にも、残存する表示異常のパターンが維持されることとなり、人間の目にはあまり認識されないこととなる。
ここでは、通常スキャンモードの画像表示において、図9A及び図9Cに示す駆動方法を、画面(フレーム)毎に繰り返す場合について説明したが、複数の画面(フレーム)毎に繰り返されてもよいし、図9Aに示す駆動によって表示される画面(フレーム)の数と、図9Cに示す駆動方法によって表示される画面(フレーム)の数が、必ずしも一致していなくともよいのは、第2の実施形態に係る駆動方法と同様である。さらに、逆スキャンモードの画像表示における図9B及び図9Dに示す駆動方法についても、同様である。
[第5の実施形態]
本発明の第5の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
本発明の第5の実施形態に係る表示装置は、IPS方式のうちの一つの方式による液晶表示装置1であって、第1の実施形態に係る液晶表示装置1と、基本的な構成は同じである。当該実施形態に係る液晶表示装置1と、第1の実施形態に係る液晶表示装置1の主な違いは、その駆動方法にある。
第1の実施形態に係る液晶表示装置1において説明した通り、共通電極CTに基準電位が供給される。基準電位が、周期的に、正電位と負電位との2電位を交互に繰り返す、いわゆる交流駆動がなされる。データ信号線Dnと共通電極CTは、絶縁膜43などを介して互いに平面的に重なり合う部分を有しているので、それが寄生容量となり、データ信号線Dnと共通電極CTにはカップリングが生じる。共通電極CTの電位が変化するタイミングに応じて、そのカップリングにより、データ信号線Dnの電位が変化することとなる。それにより、データ信号線Dnなどの配線の電位を所定の電位に維持する必要がある場合に、たとえ、制御回路11が、対応するデータ信号線Dnへの出力端子の電位を、所定の電位となるように制御していたとしても、対応するデータ信号線Dnのうち、制御回路11の出力端子から離れている箇所の電位は、カップリングにより変化する。
図10Aは、当該実施形態に係る液晶表示装置1の駆動方法を表す図である。図10Aには、当該実施形態に係る液晶表示装置1に備えられる2個の画素回路について示されており、2個の画素回路とは、図5と同様に、第1の画素回路及び第2の画素回路である。
図10Aには、上から順に、共通電極CT、制御回路11のデータ信号線Dnへの出力端子、走査信号線Gn、走査信号線Gn+1、第1及び第2の画素回路付近のデータ信号線Dn、それぞれの電位の時間変化が示されている。
図10Aには、理解を簡単とするために、制御回路11がデータ信号線Dnを介して、第1及び第2の画素回路の表示データは等しく、それゆえ、制御回路11が供給するべき表示制御電圧は図に示す時間すべてに亘って一定である場合であり、共通電極CTが変化してもデータ信号線Dnに印加すべき電位は図に示す時間すべてに亘って一定である場合について示している。すなわち、表示データが中間階調となっている場合である。
第1及び第2の画素回路の表示データが中間階調であり、制御回路11がデータ信号線Dnに印加すべき電位は、共通電極CTが変化しても一定であるにも関わらず、図10Aに示す通り、制御回路11がデータ信号線Dnに印加する電位、すなわち、制御回路11のデータ信号線Dnへの出力端子の電位は、共通電極CTの電位が変化するタイミングに応じて、変化している。すなわち、共通電極CTの電位が正電位から負電位に変化するタイミングに応じて、制御回路11のデータ信号線Dnへの出力端子の電位は、第1の画素回路の表示データに対応する電位より高くなっており、反対に、共通電極CTの電位が負電位から正電位に変化するタイミングに応じて、制御回路11のデータ信号線Dnへの出力端子の電位は、第1の画素回路の表示データに対応する電位より低くなっている。
図10Aに示す通り、走査信号線Gn,Gn+1の電位は、図5と同様に変化している。すなわち、共通電極CTの電位が正電位から負電位に変化し、第1書込み期間に、制御回路11は、データ信号線Dnを介して、画素電極PTn及び画素電極PTn+1に、表示制御電圧を供給している。
図10Aに破線で表される曲線は、制御回路11のデータ信号線Dnへの出力端子の電位が一定である場合における、第1及び第2の画素回路付近のデータ信号線Dnの電位を、比較のために表している。
前述の通り、第1及び第2の画素回路にそれぞれ備えられる共通電極CTの電位がともに正(負)電位から負(正)電位に変化するタイミングに応じて、第1及び第2の画素回路付近のデータ信号線Dnの電位は降下(上昇)する。それにより、データ信号線Dnを、制御回路11から第1及び第2の画素回路付近の方へ(第1及び第2の画素回路付近から制御回路11の方へ)、電流が流れ、第1及び第2の画素回路付近のデータ信号線Dnの電位は上昇(降下)する。第1書込み期間に、走査信号線Gn,Gn+1がハイ電圧に変化し、データ信号線Dnに印加された表示制御電圧が、オン状態となるTFT20n,20n+1をそれぞれ介して、画素電極PTn,PTn+1にそれぞれ供給される。
当該実施形態に係る液晶表示装置1において、共通電極CTの電位が正(負)電位から負(正)電位に変化するタイミングに応じて、所定の期間、制御回路11がデータ信号線Dnに印加する電圧は、第1の画素回路の表示データに対応する表示制御電圧より正(負)電圧となっている。これにより、当該表示制御電圧が、第1の画素回路の表示データに対応する表示制御電圧と等しい場合と比較して、第1及び第2の画素回路付近のデータ信号線Dnの電位が、より早く、第1の画素回路の表示データに対応する所望の電位に近づいている。図10Aには、理解を簡単にするために、表示データが中間階調の場合について示されているが、表示データが中間階調と異なる場合であっても、本発明が適用されるのは言うまでもない。また、上記所定の期間をどのぐらいの長さとするか、また、第1の画素データに対する表示制御電圧よりどのぐらい高い(低い)電圧とするかについては、画素電極PTと共通電極CTとの間の容量(容量Cst)の大きさや、データ信号線Dnの内部抵抗、制御回路11の性能などを鑑みて、決定すればよい。
その結果、第1書込み期間に、データ信号線Dnに印加された表示制御電圧が、オンされたTFT20n,20n+1をそれぞれ介して、画素電極PTn,PTn+1にそれぞれ供給されるときに、画素電極PTn,PTn+1の電位をより早く所望の電位に収束させることが可能となる。
よって、走査信号線Gnをハイ電圧にして、画素電極PTに表示制御電圧を供給する期間である書込み期間が従来技術に係る書込み期間と等しい場合は、画素電極PTの電位をより安定的に、所望の電位に収束させることが可能となり、表示品質を向上することが出来る。また、従来技術に係る画素電極PTの電位と同じ程度の精度で収束させればよい場合は、書込み期間を短くすることが出来るので、表示パネルの高精細化が可能である。
前述の通り、図2に示す表示パネルの表示領域の構造だと、図12に示す表示パネルの構造と比較して、データ信号配線の数を半分にすることが可能である。その反面、図12に示す表示パネルと同じ期間で、1画面(フレーム)を表示しようとすると、図12に示す1個の画素電極PTに、表示制御電圧を供給する時間に、図2に示す2個の画素電極PTに、表示制御電圧を供給することとなる。それゆえ、画素電極PTの電位をより早く所望の電位に収束することが出来る当該実施形態に発明は、より高い効果が得られる。また、図7Aに示すソーストップIPS方式の液晶表示装置1と比較して、図7Bに示すコモントップIPS方式の液晶表示装置1は、一般に、画素電極PTと共通電極CTの距離が短くなるので、画素電極PTと共通電極CTとの間の容量が大きくなる。それゆえ、コモントップIPS方式の液晶表示装置1では、画素電極PTの電位を所望の電位に収束するまでに時間を要することとなるが、当該実施形態に係る発明を適用することにより、より早く収束することが出来る。
さらに、当該実施形態に係る液晶表示装置1においては、第1書込み期間に、第1の画素回路の画素電極PTnのみならず、第2の画素回路の画素電極PTn+1にも、制御回路11は、データ信号線Dnを介して、表示制御電圧を供給する。それゆえ、図13に示す従来技術に係る駆動方法と比較して、第1書込み期間における制御回路11の負荷は高くなる。すなわち、第1及び第2の画素回路付近のデータ信号線Dnを所望の電位に維持するのはより困難となる。しかし、制御回路11が、図10Aに示すように駆動することにより、第1及び第2の画素回路付近のデータ信号線Dnの電位をより安定的に制御することが出来ている。
当該実施形態に係る発明は、基準電位が変化する際に生じるデータ信号線Dnの電位の異常変化を抑制することにより、さらに表示品質が向上する表示装置が実現する。基準電位が変化する機会が多いほど、当該発明の効果はより高まる。それゆえ、基準電位がライン反転駆動している場合に、データ信号線Dnの電位が変動する機会が多いので、本発明の効果がより高まる。しかし、基準電位がフレーム反転駆動している場合にも、フレーム全体の基準電位が正(負)電位から負(正)電位に変化するタイミングに応じて、当該実施形態に係る発明を適用すればよい。その他の駆動であっても、基準電位が正(負)電位から負(正)電位に変化する場合には、当該実施形態に係る発明は適用出来る。
以上、本発明の実施形態に係る表示装置について、説明した。本発明の特徴は、表示制御電圧供給手段による駆動方法が、従来技術と異なっている。すなわち、本発明に係る表示装置を製造する際に、プロセス変更など製品設計の制限を増やすことなく、本発明の課題を解決することが出来ている。
本発明の実施形態に係る表示装置について、上記では、IPS方式の液晶表示装置について説明しているが、本発明は、IPS方式の他の方式やVA(Vertically Aligned)方式やTN(Twisted Nematic)方式等、その他の駆動方式の液晶表示装置であってもよいし、他の表示装置であってもよい。図11は、本発明の他の実施形態に係る液晶表示装置1のTFT基板102の等価回路を示す図である。当該液晶表示装置1は、VA方式及びTN方式の液晶表示装置であり、VA方式及びTN方式の場合には、共通電極CT(図示せず)がTFT基板102と対向するフィルタ基板101に設けられており、画素電極PTが平面形状をしている。
なお、図10Bは、本発明の関連技術に係る液晶表示装置の駆動方法を表す図である。図10Bには、図10Aに示す液晶表示装置1と基本的な構成は同じであるが、駆動方法が以下の点で異なっている。
図10Bには、図10Aと同様に、上から順に、共通電極CT、制御回路11のデータ信号線Dnへの出力端子、走査信号線Gn、走査信号線Gn+1、第1及び第2の画素回路付近のデータ信号線Dn、それぞれの電位の時間変化が示されている。図10Aの駆動方法と異なり、図10Bにおいて、走査信号線Gn,Gn+1は、順に、ハイ電圧になっており、図13に示す従来技術に係る駆動方法と同じである。
図10Aに示す場合と同様に、基準電位が変化するタイミングにおいて発生するデータ信号線Dnの電位の変化を抑制し、対応する表示電極の電位をより早く所望の電位に収束させることが可能となる。
1 液晶表示装置、10 コネクタ、11 制御回路、12 データ信号駆動回路、13 走査信号駆動回路、14 基準電圧供給回路、20 TFT、20even 偶TFT、20odd 奇TFT、30 ゲート電極膜、31 ドレイン電極膜、32 ソース電極膜、35 コンタクト穴、36 シリコン半導体膜、40 透明基板、41 ゲート絶縁膜、43,44,45,46 絶縁膜、101 フィルタ基板、102 TFT基板、103 バックライト、Cgs,Css 寄生容量、CL 基準電圧線、CT 共通電極、Dn データ信号線、Gn,Gn+1,Gn+2,Gn+3 走査信号線、PT 画素電極、PTeven 偶画素電極、PTodd 奇画素電極。
Claims (20)
- 第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、
第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、
前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、
前記表示制御電圧供給手段は、第1書込み期間に、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、
前記第1書込み期間に続く第2書込み期間に、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、表示装置。 - 前記第1及び第2書込み期間後、第3書込み期間に、前記表示制御電圧供給手段は、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、
前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチをオン状態に維持するとともに、前記第2のスイッチング素子のスイッチをオフ状態にし、さらに、前記第2のスイッチング素子のスイッチをオフするタイミングに応じて、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項1に記載の表示装置。 - 前記表示制御電圧供給手段は、前記第1及び第2書込み期間に行う制御と、前記第3及び第4書込み期間に行う制御を、交互に繰り返すことにより、前記第1及び第2の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第1及び第2の表示電極に、前記第1及び第2の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項2に記載の表示装置。 - 前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1及び第2のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記データ信号配線に、表示制御電圧を印加することにより、前記第1及び第2のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、請求項1乃至請求項3のいずれかに記載の表示装置。 - 前記表示制御電圧供給手段は、
前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、をさらに備え、
前記第1及び第2のゲート配線に、オン電圧を印加することにより、前記第1及び第2のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、請求項4に記載の表示装置。 - 第3のスイッチング素子及び第3の表示電極を備えるとともに、前記第1の画素回路に並んで配置される第3の画素回路と、
第4のスイッチング素子及び第4の表示電極を備えるとともに、前記第2の画素回路に並んで配置される第4の画素回路と、をさらに備え、
前記表示制御電圧供給手段は、前記第3及び第4のスイッチング素子を介して、それぞれ、前記第3及び第4の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、をさらに備え、
前記表示制御電圧供給手段は、
通常スキャンモードの画像表示においては、前記第2書込み期間に続く第3書込み期間に、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子をオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、
前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段は、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給し、
画像を反転して表示する逆スキャンモードの画像表示においては、
第5書込み期間に、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子のスイッチをオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、
前記第5書込み期間に続く第6書込み期間に、前記表示制御電圧供給手段は、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給し、
前記第6書込み期間に続く第7書込み期間に、前記表示制御電圧供給手段は、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、
前記第7書込み期間に続く第8書込み期間に、前記表示制御電圧供給手段は、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項1に記載の表示装置。 - 前記第1乃至第4のスイッチング素子の出力側が、それぞれ、前記第1乃至第4の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1乃至第4のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記データ信号配線に、表示制御電圧を印加することにより、前記第1乃至第4のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、請求項6に記載の表示装置。 - 前記表示制御電圧供給手段は、
前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、前記第3のスイッチング素子のスイッチに接続される第3のゲート配線と、前記第4のスイッチング素子のスイッチに接続される第4のゲート配線と、をさらに備え、
前記第1乃至第4のゲート配線に、オン電圧を印加することにより、前記第1乃至第4のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、請求項7に記載の表示装置。 - 前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1及び第2のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、
前記第1及び第2の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、
データ信号線に、前記第1の画素回路の表示データに対応する表示電圧と異なる電圧を供給する、
ことを特徴とする、請求項1に記載の表示装置。 - 前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より低い電圧である、
ことを特徴とする、請求項9に記載の表示装置。 - 第1のスイッチング素子及び第1の表示電極を備える第1の画素回路と、
第2のスイッチング素子及び第2の表示電極を備える第2の画素回路と、
前記第1及び第2のスイッチング素子を介して、それぞれ、前記第1及び第2の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備える表示装置の駆動方法であって、
第1書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子をオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第1書込み期間に続く第2書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップとを、
含むことを特徴とする、表示装置の駆動方法。 - 前記第1及び第2書込み期間後、第3書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子をオン状態にするとともに、前記第1の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子のスイッチをオン状態に維持するとともに、前記第2のスイッチング素子のスイッチをオフ状態にし、さらに、前記第2のスイッチング素子のスイッチをオフするタイミングに応じて、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに、
含むことを特徴とする、請求項11に記載の表示装置の駆動方法。 - 前記表示制御電圧供給手段は、前記第1及び第2書込み期間に行うステップと、前記第3及び第4書込み期間に行うステップを、交互に繰り返すことにより、前記第1及び第2の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第1及び第2の表示電極に、前記第1及び第2の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項12に記載の表示装置の駆動方法。 - 請求項11乃至請求項13のいずれかに記載の表示装置の駆動方法であって、
前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1及び第2のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第1及び第2のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、表示装置の駆動方法。 - 請求項14に記載の表示装置の駆動方法であって、
前記表示制御電圧供給手段は、
前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、をさらに備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記第1及び第2のゲート配線に、オン電圧を印加することにより、前記第1及び第2のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、表示装置の駆動方法。 - 請求項11に記載の表示装置の駆動方法であって、
前記表示装置は、
第3のスイッチング素子及び第3の表示電極を備えるとともに、前記第1の画素回路に並んで配置される第3の画素回路と、
第4のスイッチング素子及び第4の表示電極を備えるとともに、前記第2の画素回路に並んで配置される第4の画素回路と、をさらに備え、
前記表示制御電圧供給手段は、前記第3及び第4のスイッチング素子を介して、それぞれ、前記第3及び第4の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、さらにを備え、
通常スキャンモードの画像表示においては、
前記第2書込み期間に続く第3書込み期間に、前記表示制御電圧供給手段が、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子をオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第3書込み期間に続く第4書込み期間に、前記表示制御電圧供給手段が、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに含むとともに、
画像を反転して表示する逆スキャンモードの画像表示においては、
第5書込み期間に、前記表示制御電圧供給手段が、前記第3のスイッチング素子のスイッチをオン状態にするとともに、前記第3の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第3のスイッチング素子のスイッチをオンするタイミングに応じて、前記第4のスイッチング素子のスイッチをオン状態にするとともに、前記第4の表示電極に、前記第3の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第5書込み期間に続く第6書込み期間に、前記表示制御電圧供給手段が、前記第4のスイッチング素子のスイッチをオン状態に維持するとともに、前記第3のスイッチング素子のスイッチをオフ状態にし、さらに、前記第3のスイッチング素子のスイッチをオフするタイミングに応じて、前記第4の表示電極に、前記第4の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第6書込み期間に続く第7書込み期間に、前記表示制御電圧供給手段が、前記第1のスイッチング素子のスイッチをオン状態にするとともに、前記第1の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第1のスイッチング素子のスイッチをオンするタイミングに応じて、前記第2のスイッチング素子のスイッチをオン状態にするとともに、前記第2の表示電極に、前記第1の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第7書込み期間に続く第8書込み期間に、前記表示制御電圧供給手段が、前記第2のスイッチング素子のスイッチをオン状態に維持するとともに、前記第1のスイッチング素子のスイッチをオフ状態にし、さらに、前記第1のスイッチング素子のスイッチをオフするタイミングに応じて、前記第2の表示電極に、前記第2の画素回路の表示データに応じる表示制御電圧を供給するステップと、を含む、
ことを特徴とする、表示装置の駆動方法。 - 請求項11乃至請求項13のいずれかに記載の表示装置の駆動方法であって、
前記第1乃至第4のスイッチング素子の出力側が、それぞれ、前記第1乃至第4の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1乃至第4のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第1乃至第4のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、表示装置の駆動方法。 - 請求項17に記載の表示装置の駆動方法であって、
前記表示制御電圧供給手段は、
前記第1のスイッチング素子のスイッチに接続される第1のゲート配線と、前記第2のスイッチング素子のスイッチに接続される第2のゲート配線と、前記第3のスイッチング素子のスイッチに接続される第3のゲート配線と、前記第4のスイッチング素子のスイッチに接続される第4のゲート配線と、をさらに備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記第1乃至第4のゲート配線に、オン電圧を印加することにより、前記第1乃至第4のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、表示装置の駆動方法。 - 請求項11に記載の表示装置の駆動方法であって、
前記第1及び第2のスイッチング素子の出力側が、それぞれ、前記第1及び第2の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第1及び第2のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、
前記表示制御電圧供給手段が、前記第1及び第2の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第1の画素回路の表示データに対応する表示電圧と異なる電圧を供給するステップを、
さらに含む、ことを特徴とする、表示装置の駆動方法。 - 前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第1の画素回路の表示データに対応する表示電圧より低い電圧である、
ことを特徴とする、請求項19に記載の表示装置の駆動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095719A JP2011227225A (ja) | 2010-04-19 | 2010-04-19 | 表示装置 |
US13/088,482 US20110254827A1 (en) | 2010-04-19 | 2011-04-18 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010095719A JP2011227225A (ja) | 2010-04-19 | 2010-04-19 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011227225A true JP2011227225A (ja) | 2011-11-10 |
Family
ID=44787882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010095719A Pending JP2011227225A (ja) | 2010-04-19 | 2010-04-19 | 表示装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20110254827A1 (ja) |
JP (1) | JP2011227225A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014153709A (ja) * | 2013-02-05 | 2014-08-25 | Beijing Boe Optoelectronics Technology Co Ltd | アレイ基板及び液晶表示パネル |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130011856A (ko) * | 2011-07-22 | 2013-01-30 | 삼성디스플레이 주식회사 | 표시기판 및 그 제조방법 |
JP2015114443A (ja) * | 2013-12-11 | 2015-06-22 | キヤノン株式会社 | 表示装置及び表示装置の制御方法 |
CN103744239A (zh) * | 2013-12-26 | 2014-04-23 | 深圳市华星光电技术有限公司 | 一种内嵌式触控阵列基板结构 |
JP2017187608A (ja) * | 2016-04-05 | 2017-10-12 | 株式会社ジャパンディスプレイ | 表示装置の駆動方法、及び表示装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5376944A (en) * | 1990-05-25 | 1994-12-27 | Casio Computer Co., Ltd. | Liquid crystal display device with scanning electrode selection means |
KR101019416B1 (ko) * | 2004-06-29 | 2011-03-07 | 엘지디스플레이 주식회사 | 쉬프트레지스터 및 이를 포함하는 평판표시장치 |
KR20060089829A (ko) * | 2005-02-04 | 2006-08-09 | 삼성전자주식회사 | 표시 장치 및 그 구동 방법 |
GB2446187A (en) * | 2007-01-30 | 2008-08-06 | Sharp Kk | A bidirectional scan pulse generator for an active matrix LCD display |
TWI408640B (zh) * | 2008-02-22 | 2013-09-11 | Wintek Corp | 顯示器驅動方法 |
US9129576B2 (en) * | 2008-05-06 | 2015-09-08 | Himax Technologies Limited | Gate driving waveform control |
TWI416530B (zh) * | 2009-03-25 | 2013-11-21 | Wintek Corp | 移位暫存器 |
US8115723B2 (en) * | 2009-03-30 | 2012-02-14 | Sitronix Technology Corp. | Driving circuit for display panel |
-
2010
- 2010-04-19 JP JP2010095719A patent/JP2011227225A/ja active Pending
-
2011
- 2011-04-18 US US13/088,482 patent/US20110254827A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014153709A (ja) * | 2013-02-05 | 2014-08-25 | Beijing Boe Optoelectronics Technology Co Ltd | アレイ基板及び液晶表示パネル |
Also Published As
Publication number | Publication date |
---|---|
US20110254827A1 (en) | 2011-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10424600B2 (en) | Liquid crystal display device | |
TWI386882B (zh) | 液晶顯示面板及其驅動方法以及使用該面板及方法之液晶顯示裝置 | |
JP4050100B2 (ja) | アクティブマトリクス基板および表示装置 | |
KR100277182B1 (ko) | 액정표시소자 | |
US20090102824A1 (en) | Active matrix substrate and display device using the same | |
JP5330535B2 (ja) | 表示装置 | |
JP5342004B2 (ja) | 液晶表示装置 | |
US20170255074A1 (en) | Active matrix substrate and display panel | |
JP2011197454A (ja) | 液晶表示装置 | |
US20100045884A1 (en) | Liquid Crystal Display | |
JP5992097B2 (ja) | 液晶表示装置 | |
US20120007843A1 (en) | Tft substrate and liquid crystal display apparatus using the same | |
WO2014027577A1 (ja) | 表示駆動装置及び表示装置 | |
JP2011227225A (ja) | 表示装置 | |
WO2011048850A1 (ja) | 液晶表示装置および液晶表示装置の駆動方法 | |
WO2018181435A1 (ja) | 液晶表示装置 | |
JP4712016B2 (ja) | アクティブマトリクス基板および表示装置 | |
JP2013205628A (ja) | 液晶表示装置 | |
US8384703B2 (en) | Liquid crystal display device | |
JP4152708B2 (ja) | アクティブマトリクス基板およびその製造方法並びに液晶表示装置 | |
CN109324448B (zh) | 阵列基板和液晶显示装置 | |
US10620734B2 (en) | Touch-panel-equipped display device | |
KR20110066749A (ko) | 액정표시장치 | |
JP5477140B2 (ja) | 液晶表示装置 | |
WO2017170069A1 (ja) | 液晶表示装置 |