JP4152708B2 - アクティブマトリクス基板およびその製造方法並びに液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、アクティブマトリクス基板およびその製造方法並びに液晶表示装置に関し、特に、パーソナルコンピュータ用のモニタ、テレビジョンシステム、携帯機器の表示パネルなどとして用いられる液晶表示装置などにおいて好適に用いられるアクティブマトリクス基板およびその製造方法に関する。
【0002】
【従来の技術】
液晶表示装置は、高精細、薄型、軽量および低消費電力等の優れた特長を有する平面表示装置であり、近年、表示性能の向上、生産能力の向上および他の表示装置に対する価格競争力の向上に伴い、市場規模が急速に拡大している。
【0003】
液晶表示装置は、例えば、対向して設けられた一対の基板間に表示媒体層としての液晶層が挟持された構造を有する。画素毎にスッチング素子を備える、いわゆるアクティブマトリクス型液晶表示装置の一方の基板(「アクティブマトリクス基板」と呼ばれる)には、表示信号線(データ線あるいはソースライン)、走査線(ゲートライン)、表示信号電圧(ドレイン電圧)を保持するために設けられる補助容量(CS)を形成するための補助容量配線などが形成される。この基板には、また、走査線ゲートラインから供給されるゲート信号によって駆動されるスイッチング素子や、スイッチング素子に接続された画素電極がマトリクス状に配置される。また、他方の基板(対向基板)には共通電極などが設けられる。液晶表示装置では、画素電極と共通電極とを用いて液晶層に所定の電圧を印加することで液晶層の光変調状態が制御される。このように液晶層の光変調状態を制御することで画像の表示を行うことが可能である。
【0004】
液晶表示装置としては、ドット反転駆動方式を採用したアクティブマトリクス型液晶表示装置が知られている。ドット反転駆動方式とは、互いに隣合う画素に印加される画像信号の極性を反転させるような駆動方式である。
【0005】
例えば、特許文献1に記載されているドット反転駆動方式の液晶表示装置では、画素電極に対向して設けられた共通電極が2つの群に分けられており、それぞれの群の共通電極に対して、互いに極性が逆の異なる信号(共通電圧)が供給される。また、画素ごとに設けられている補助容量を形成する補助容量配線(以下「CS配線」という。)も、共通電極と同様に2つの群に分けられており、それぞれの群のCS配線に対して異なる信号(補助容量対向電圧)が入力される。より具体的には、CS配線は、奇数番目のCS配線の群と偶数番目のCS配線の群とに分けられており、各群のCS配線に対して所定期間ごとに極性が反転する互いに逆相の信号が入力される。
【0006】
アクティブマトリクス型液晶表示装置の製造プロセスにおいては、静電気によるスイッチング素子(典型的には薄膜トランジスタ、以下「TFT」という。)の破壊や断線等の発生を防止するために、静電気対策を取り得るアクティブマトリクス基板を設計することが重要である。
【0007】
従来の静電気対策として典型的な例は、ボトムゲート型TFTを有するアクティブマトリクス基板に、走査線(およびTFTのゲート電極)を形成する導電層(「ゲートメタル」ということもある。)を利用して、パネルの周囲にショートリングを形成し、その後の工程で形成される回路要素(TFTや配線などを含む)のできるだけ多くをこのショートリングに接続することによって、これらの回路要素を同電位に保つというものである。表示領域(「アクティブエリア」ともいう。)内に存在する走査線およびCS配線の全てをショートリングに接続することが好ましい。
【0008】
走査線に走査信号を供給するための端子は、表示領域の外側の端子領域に形成され、ショートリングは端子領域の外側の近傍に形成されるので、各走査線を端子領域の外側まで延長することによって、各走査線をショートリングに直接接続することができる。
【0009】
これに対し、走査線に平行に設けられる複数のCS配線には、従来は全て同じ信号(典型的には共通電極に印加される電圧と同じ)が供給されるので、表示領域に対して、ゲート信号入力側(端子領域が設けられている側)と反対側(ゲート信号非入力側)において、全てのCS配線をCS幹線に接続した上で、このCS幹線をショートリングに接続していた。
【0010】
【特許文献1】
特開平11−119193号公報
【0011】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1に記載されているように、CS配線を2つの群に分け、それぞれの群に対して異なる信号を供給する場合(すなわち、CS配線を2系統で駆動する場合)、2つの群のCS配線は交互に配置されるので、ゲート信号非入力側において、同一の導電層から形成される2つの群のCS配線を系統ごとに1本のCS幹線に接続することが不可能である。
【0012】
従って、CS配線をショートリングに接続する箇所が増加するので、端子領域の配線密度が増加したり、あるいは、ショートリングの切断によって露出される配線の数が増えるなどの問題が生じる。上記特許文献1には、CS配線の静電気対策については言及されていない。
【0013】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、例示した2系統のCS配線を有するアクティブマトリクス基板のように、2系統の配線を有するアクティブマトリクス基板において簡便に静電気対策が取れる構成を提供することにある。
【0014】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板と、前記基板上に、第1方向と前記第1方向と交差する第2方向に沿って配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され前記複数の画素領域を駆動するための信号が入力される複数の端子によって規定される端子領域と、前記複数の画素領域に所定の信号を供給するための複数の第1配線、複数の第2配線、複数の第3配線および複数の第4配線と、前記複数の第2配線に電気的に接続された第5配線と、前記複数の第3配線に電気的に接続された第6配線とを有するアクティブマトリクス基板であって、前記複数の第1配線、前記複数の第2配線および前記複数の第3配線は前記第1方向に延びており、前記複数の第4配線、前記第5配線および前記第6配線は、前記第2方向に平行に延びており、且つ、前記複数の第1配線のそれぞれは、前記端子領域の外側まで延設されており、前記第5配線および前記第6配線の少なくとも一方が前記端子領域の外側まで延設されていることを特徴とする。
【0015】
ある実施形態において、前記複数の画素領域のそれぞれは、少なくとも1つのスイッチング素子と、前記少なくとも1つのスイッチング素子を介して表示信号が供給される画素電極、少なくとも1つの補助容量電極と、前記少なくとも1つの補助容量電極に絶縁層を介して対向し補助容量を構成する補助容量対向電極とを有し、前記複数の第1配線は、それぞれが前記少なくとも1つのスイッチング素子に接続された複数の走査線であって、前記複数の第4配線はそれぞれが前記少なくとも1つのスイッチング素子に接続された複数の表示信号線であって、前記複数の第2配線および前記複数の第3配線は、それぞれが前記補助容量対向電極に接続された補助容量配線である。
【0016】
本発明のアクティブマトリクス基板の製造方法は、上記の構成を備えるアクティブマトリクス基板の製造方法であって、(a)母基板を用意する工程と、(b)前記母基板上に、前記表示領域と、前記端子領域と、前記表示領域および前記端子領域の外側に配置されたショートリングであって、前記複数の第1配線のそれぞれと、前記第5配線および前記第6配線の前記少なくとも一方とに接続されたショートリングを形成する工程と、(c)前記ショートリングと前記端子領域との間で、前記複数の第1配線のそれぞれ、および、前記ショートリングに接続された前記第5配線および前記第6配線の前記少なくとも一方を切断する工程とを包含することを特徴とする。
【0017】
ある好ましい実施形態において、前記ショートリングは、前記複数の第1配線、前記複数の第2配線、前記複数の第3配線および前記第6配線と同一の工程で形成される。
【0018】
本発明の好ましい実施形態によるアクティブマトリクス基板は、基板と、前記基板上に、第1方向と前記第1方向と交差する第2方向に沿って配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され前記複数の画素領域を駆動するための信号が入力される複数の端子によって規定される端子領域とを有し、前記複数の画素領域のそれぞれが、少なくとも1つのスイッチング素子と、前記少なくとも1つのスイッチング素子を介して表示信号が供給される画素電極、第1補助容量電極、および第2補助容量電極と、前記第1補助容量電極に絶縁層を介して対向し第1補助容量を構成する第1補助容量対向電極と、前記第2補助容量電極に絶縁層を介して対向し第2補助容量を構成する第2補助容量対向電極とを有するアクティブマトリクス基板であって、それぞれが前記少なくとも1つのスイッチング素子に接続された複数の走査信号線と、それぞれが前記少なくとも1つのスイッチング素子に接続された複数の表示信号線と、それぞれが前記第1補助容量対向電極に第1補助容量対向電圧を供給する複数の第1補助容量配線と、それぞれが前記第2補助容量対向電極に第2補助容量対向電圧を供給する複数の第2補助容量配線と、前記複数の第1補助容量配線に電気的に接続された第1補助容量幹線と、前記複数の第2補助容量配線に電気的に接続された第2補助容量配線とを有し、前記複数の走査信号線、前記複数の第1補助容量配線および前記複数の第2補助容量配線は前記第1方向に延びており、前記複数の表示信号線、前記第1補助容量幹線および前記第2補助容量幹線は前記第2方向に延びており、且つ、前記複数の走査線のそれぞれは前記端子領域の外側まで延設されており、前記第1補助容量幹線および前記第2補助容量幹線の少なくとも一方は前記端子領域の外側まで延設されている。
【0019】
ある好ましい実施形態において、前記端子領域は、前記基板の前記第1方向と交差する2つの第1端辺の一方の第1端辺と前記表示領域の間、および、前記基板の前記第2方向と交差する2つの第2端辺の一方の第2端辺と前記表示領域との間にのみ形成されている。
【0020】
ある好ましい実施形態において、前記複数の補助容量配線の少なくとも1本が前記端子領域の外側まで延設されており、前記第2補助容量幹線が前記端子領域の外側まで延設されている。
【0021】
ある好ましい実施形態において、前記複数の走査線、前記複数の第1補助容量配線、前記複数の第2補助容量配線および前記第2補助容量幹線は、同じ導電層から形成されている。
【0022】
本発明の好ましい実施形態によるアクティブマトリクス基板の製造方法は、上記の構成を備えるアクティブマトリクス基板の製造方法であって、(a)母基板を用意する工程と、(b)前記母基板上に、前記表示領域と、前記端子領域と、前記表示領域および前記端子領域の外側に配置されたショートリングであって、前記複数の走査線のそれぞれと、前記第1補助容量幹線および前記第2補助容量幹線の前記少なくとも一方とに接続されたショートリングを形成する工程と、(c)前記ショートリングと前記端子領域との間で、前記複数の走査線のそれぞれ、および、前記ショートリングに接続された前記第1補助容量幹線および前記第2補助容量幹線の前記少なくとも一方を切断する工程とを包含する。
【0023】
ある好ましい実施形態において、前記ショートリングは、前記複数の走査線、前記複数の第1補助容量配線、前記複数の第2補助容量配線および前記第2補助容量幹線と同一の工程で形成される。
【0024】
ある好ましい実施形態において、工程(c)は、前記ショートリングと前記端子領域との間で、前記母基板を切断する工程を包含する。あるいは逆に、例えばレーザ光などを用いて配線のみを切断し、ショートリングから電気的に切断しても良い。すなわち、完成したアクティブマトリクス基板はショートリングを備えていても良い。
【0025】
本発明の液晶表示装置は、上記のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を介して前記アクティブマトリクス基板に対向するように配設された対向基板とを有することを特徴とする。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態のアクティブマトリクス基板およびその製造方法を説明する。以下では、スッチング素子としてTFTを備えるアクティブマトリクス型液晶表示装置を例示する。
【0027】
図1は、実施形態1にかかるアクティブマトリクス基板100Aを有する液晶パネル100の構成を模式的に示す図である。液晶パネル100に電源回路や必要に応じてバックライト等を設けることによって液晶表示装置が得られる。
【0028】
液晶パネル100は、液晶表示装置の表示可能領域に対応する表示領域1と、その周囲に設けられた額縁領域R0とを含む。この表示領域1には、複数の画素21(図8参照)がマトリクス状(アレイ状)に配列されている。
【0029】
なお、本明細書においては、アクティブマトリクス基板100Aについても、表示パネル100のそれぞれに対応する領域を表示領域1、額縁領域ROといい、画素21に対応する領域を画素領域ということにする。
【0030】
アクティブマトリクス基板100Aの額縁領域R0には、走査線(ゲート線、GL、12)に走査信号(ゲート信号)を入力する端子が配列された走査線端子部2aと、走査線端子部2aと表示領域1内の走査線とを接続するための走査線部3aと、信号線(ソース線)に表示信号(ソース信号)を入力する端子が配列された信号線端子部2bと、信号線端子部2aと表示領域1内の信号線(SL、14)とを接続するための信号線部3bとを有する。走査線端子部2aと信号線端子部2bとを合せて端子領域2という。
【0031】
液晶パネル100の表示領域1内の等化回路を図8に示す。アクティブマトリクス基板100Aには、画素電極18a,18b、それぞれの画素21に対応して設けられたスイッチング素子としてのTFT16a,16bと、TFT16a,16bのオン/オフを制御するためのゲート線GL、画素電極18a,18bに所定の電圧を供給するためのソース線SL、補助容量配線CSO(奇数番目の補助容量配線),CSE(偶数番目の補助容量配線)などが設けられている。補助容量配線CSOおよび補助容量配線CSEは、補助容量CcsO,CcsEを形成するための補助容量対向電極22aおよび22bのそれぞれに接続されており、これらの電極22aおよび22bに所定の電圧を印加するために用いられる。アクティブマトリクス基板100Aの画素領域は、TFT16a,16bと、画素電極18a,18bと、補助容量CcsO,CcsEによって構成されている。
【0032】
また、アクティブマトリクス基板100Aに対向するように設けられた対向基板(不図示)には、共通電極17が形成されている。この共通電極17と画素電極18a,18bとの間に液晶容量ClcO,ClcEが形成されている。対向基板には、必要に応じてカラーフィルタ等が設けられていてもよい。なお、このような回路構成を有する液晶パネルの動作については後述する。
【0033】
本発明の実施形態にアクティブマトリクス基板の構成を説明する前に、従来の設計手法に基づく構成の例(参考例)を図2、図3および図4を参照しながら説明する。
【0034】
図2に示すアクティブマトリクス基板100Bは、表示領域1内を延びる、奇数番目のCS配線CSO(以下、CSO配線という場合もある、24O)、偶数番目のCS配線CSE(以下、CSE配線という場合もある、24E)、およびゲートラインGL(12)を示している。
【0035】
図2において、参照符号102’は母基板を示し、参照符号102は最終的なアクティブマトリクス基板100Aの外縁を示している。すなわち、母基板102’上に種々の回路要素等が形成された後、102で示す線に沿って、母基板102’が切断され、アクティブマトリクス基板100Aが得られる。なお、図面を単純にするために、CSO配線およびCSE配線は、基板102の外側に示しているが、当然に、ショートリング30よりも内側に設けられている。
【0036】
また、図2おいて、実線で示している配線は、ゲートメタルで形成されており、破線で示している配線は、ソースメタルで形成されている。
【0037】
図2から分かるように、表示領域1内において、実質的に平行な複数のCSO配線24Oと、実質的に平行な複数の偶数番目のCSE配線24Eとが、パネルの横方向(X方向)に沿って延びている。CSO配線24OとCSE配線24Eとは、パネルの縦方向(Y方向)において交互に並んでおり、これらの隣接する一対のCS配線間(すなわちCSO配線24OとCSE配線24Eとの間)にゲートラインGLが設けられている。
【0038】
また、複数の奇数番目のCS配線CSOは、走査線領域3aにおいて共通の幹線26b(以下、CSO幹線と言う場合もある)に電気的に接続されており、複数の偶数番目のCS配線CSEは、走査線領域3aにおいて共通の幹線26a(以下、CSE幹線と言う場合もある)に電気的に接続されている。CSO幹線26b、26dおよびCSE幹線26a、26cは、パネルの縦方向(Y方向)に沿って延び、表示領域1内の複数のCSE配線24EおよびCSO配線24Oの延びる方向(X方向)に交差する方向(ここでは直交する方向)に延びている。これらの幹線26bおよび26aまたは26dおよび26cは、互いに間隔を開けて絶縁され、且つ、隣接するように設けられており、それぞれ別個に信号が供給される。26bと26d、または26aと26cは共通の信号が供給されている。
【0039】
パネル周囲にはショートリング30が表示領域1および端子領域2の外側に配置されており、このショートリング30にゲート信号入力側で走査線GLが端子部2aを経由して接続されている。
【0040】
ゲート信号入力側においては端子部2aを通してゲート信号を入力する必要から端子部2aにACF又はTABが接続できるよう端子ピッチを表示領域1における画素ピッチよりも小さくする必要がある。従ってゲートラインのピッチを狭くする必要がある。しかし、ゲート信号非入力側においてはTABを配置しないためCSO配線24OおよびCSE配線24Eのピッチを狭くする必要はない。ゲートラインの配線密度を1としたとき、図2の構成における配線密度は1である。
【0041】
しかしながら、母基板102’から基板102を切断する際に、ショートリング30まで延設されているCSO配線24OおよびCSE配線24Eが切断されるために、これらの配線が露出されるので、何らかの腐食対策を施す必要が生じる。この領域は、走査線や信号線用の端子領域2が形成されていない領域であり、腐食対策を施す必要が無かった領域なので、工程数が増えてしまう欠点がある。
【0042】
次に、図3に示すアクティブマトリクス基板100Cでは、ショートリング30にゲート信号入力側において、走査線GLおよびCSO配線24O、CSE配線24Eが端子部2aを経由して接続されている。従って、図2に示したように、端子領域2が無い領域でCSO配線24OおよびCSE配線24Eの延設部が切断されることが無い。しかしながら、図2の場合に比べて、ゲート信号入力側における配線密度は2倍となるために、不良率が増える欠点がある。
【0043】
次に、図4に示すアクティブマトリクス基板100Dでは、CSE配線24Eをゲート信号入力側から、CSO配線24Oをゲート信号非入力側からショートリングに接続する構成をとっている。この場合、図2の場合に比べてゲート信号入力側における配線密度は3/2となる。しかしながら、この場合においても、図2の場合と同様に、本来腐食対策が必要なかった領域に腐食対策を施す必要が生じ、工程数が増えるという問題がある。
【0044】
図5に本発明の実施形態によるアクティブマトリクス基板100Aの構成を模式的に示す。
【0045】
アクティブマトリクス基板100Aにおいては、CSE配線24Eとショートリング30との接続はゲート信号入力側(左側)において行っている。ここでは、全てのCSE配線24Eのそれぞれを端子部2aを経由してショートリング30に接続しているが、CSE配線24Eの少なくとも1本をショートリング30に接続すればよい。
【0046】
一方、全てのCSO配線24Oはそれぞれ、ゲート信号非入力側(右側)において幹線26dに接続されており、幹線26dを介して、ショートリング30に接続されている。幹線26dはCSO配線24Oと交差する方向に設けられており、ショートリング30とはソース端子部3aが設けられている端子部2b(図1参照)の外側で接続されている。
【0047】
アクティブマトリクス基板100Aにおいては、ゲート信号入力側では、CSE配線24Eだけがショートリング30に接続されているので、ゲート信号入力側の配線密度は、図4のアクティブマトリクス基板100Dと同じく3/2である。また、CSO配線24Oは幹線26dに接続され、ソース信号入力側の端子部2bを経由してショートリングに接続されているので、余分な腐食対策を必要は無い。
【0048】
本実施形態のアクティブマトリクス基板100Aによれば、ゲート信号入力側の配線密度はCS配線が1系統の場合の3/2におさえられ、且つ、CS配線24(24Oおよび24E)をショートリング30に接続する箇所を端子領域2が設けられている側のみにすることができるので、端子領域2に対する腐食対策(例えば樹脂層の形成)によって、CS配線24の切断部を保護することができる。
【0049】
さらに、図5に示した構成は、ゲート配線GL、CS配線24(24O、24E)およびCS幹線26dをゲートメタルで形成できるという利点がある。
【0050】
ボトムゲート型TFTを採用すると、母基板102’上に形成されるショートリング30は、図6に模式的に示すように、ゲートメタル、ゲート絶縁膜GI、半導体層(i層、n+層)、ソースメタル層、さらに、上層ITO(画素電極を形成する層)が積層された断面構造を有する。最下部に形成されるゲートメタルを用いると、図7に示したように、ゲート配線GL、CS配線24(24O、24E)およびCS幹線26dを同一の工程で形成することができる。さらに、この上に形成されるソースメタルを用いて他のCS幹線を形成することによって、容易に図5に示したアクティブマトリクス基板100Aを製造することができる。
【0051】
以下、図8〜図10を参照しながら、上述のようなアクティブマトリクス基板100を有する液晶パネル100を用いた液晶表示装置の一例について説明する。
【0052】
図8は、液晶パネルの表示領域内における、液晶パネルの等価回路を模式的に示す図である。この液晶パネルは、行および列を有するマトリクス状に配列された画素(ドットと呼ぶことがある。)を有するアクティブマトリクス型の液晶パネルである。図8に示す画素21は、n行m列の画素に対応する。
【0053】
画素21は、第1副画素と第2副画素を有する。図8では、第1副画素に対応する液晶容量をClcOと表記し、第2副画素に対応する液晶容量をClcEと表記している。第1副画素の液晶容量ClcOは、第1副画素電極18aと共通電極17と、これらの間の液晶層によって構成されている。第2副画素の液晶容量ClcEは、第2副画素電極18bと共通電極17と、これらの間の液晶層によって構成されている。第1副画素電極18aはTFT16aを介して信号線14(ソースラインSL)に接続されており、第2副画素電極18bはTFT16bを介して、同じ信号線14に接続されている。TFT16aおよびTFT16bのゲート電極は、共通の走査線12(ゲートラインGL)に接続されている。
【0054】
それぞれの第1副画素および第2副画素に対応して設けられている第1補助容量および第2補助容量は、図8中では、それぞれCcsOおよびCcsEと表記している。第1補助容量CcsOの補助容量電極23aは、TFT16aのドレインに接続されており、第2補助容量CcsEの補助容量電極23bは、TFT16bのドレインに接続されている。なお、補助容量電極の接続形態は図示した例に限られず、それぞれ対応する副画素電極と同じ電圧が印加されるように電気的に接続されていればよい。即ち、副画素電極とそれぞれ対応する補助容量電極とが直接または間接に電気的に接続されていればよく、例えば、それぞれの副画素電極と対応する補助容量電極とを接続してもよい。
【0055】
第1補助容量CcsOの補助容量対向電極22aは、CSO配線(補助容量配線24O(または24E))に接続されており、第2補助容量CcsEの補助容量対向電極22bは、CSE配線(補助容量配線24E(または24O))に接続されている。この構成によって、第1および第2補助容量のそれぞれの補助容量対向電極22aおよび22bに異なる補助容量電圧を供給することが可能になっている。補助容量対向電極と補助容量配線の接続関係は、駆動方法(ドット反転駆動など)に応じて、適宜選択される。なお、補助容量を構成する絶縁層として、例えばゲート絶縁膜を共通に用いることができる。
【0056】
次に、図9を参照しながら、上記構成によって、第1副画素(ClcO)および第2副画素(ClcE)に異なる電圧を印加できる原理を説明する。
【0057】
図9は、図8の画素(n、m)に入力される各種信号の電圧波形とタイミングを示している。(a)は2つのフレームに亘る水平走査期間(H)を示し、(b)はm±1本目の信号線14に供給される表示信号電圧Vs(m±1)の波形(破線)を示し、(c)はm本目の信号線14に供給される表示信号電圧(階調信号電圧)Vs(m)の波形(実線)を示している。(d)はn本目の走査線12に供給される走査信号電圧(Vg(n))の波形を示しており、(e)および(f)はそれぞれ補助容量配線24Oおよび24Eに供給される補助容量対向電圧(VcsO、VcsE)の波形を示している。(g)および(h)は、それぞれ第1副画素の液晶容量ClcOおよび第2副画素の液晶容量ClcEに印加される電圧(VlcO、VlcE)の波形を示している。
【0058】
図9に示した駆動方式は、2Hドット反転+フレーム反転方式の液晶表示装置に本発明を適用した実施形態を示したものである。
【0059】
信号線14に印加される表示信号電圧Vsは、2本の走査線が選択されるたび(2Hごと)に極性が反転し、且つ、隣接する信号線(例えばVmとV(m±1)に印加される表示信号電圧の極性は逆になっている(2Hドット反転)。また、全ての信号線14に表示信号電圧Vsはフレーム毎に極性が反転する(フレーム反転)。
【0060】
ここで、補助容量対向電圧VcsOおよびVcsEの極性が反転する周期は、表示信号電圧の極性が反転する周期(2H)と同じであり、且つ、位相が1/2周期(1H)ずれている。補助容量対向電圧VcsOおよびVcsEは、振幅が同じで、位相が180°異なる波形を有している。
【0061】
図9を参照しながら、液晶容量ClcOおよび液晶容量ClcEに印加される電圧(VlcO、VlcE)が図9のようになる理由を説明する。
【0062】
走査信号電圧Vgがハイレベル(VgH)のときにTFT16aおよび16bnが導通状態となり、信号線14の表示信号電圧Vsが副画素電極18aおよび18bに印加される。液晶容量ClcOおよびClcEのそれぞれの両端に印加される電圧は、それぞれ、副画素電極18aおよび18bの電圧と、共通電極17の電圧(Vcom)との差である。即ち、VlcO=Vs−Vcom(VlcE=Vs−Vcom)である。
【0063】
(n×h−Δt)秒後に、走査線信号電圧VgがON状態である高電圧VgHからOFF状態の低電圧VgL(<Vs)に切り替わると、いわゆる引込み現象の影響で、副画素電極18aおよび18bの電圧がVdだけ下がる。このVd低下分だけ共通電極17の電圧Vcomは表示信号電圧Vsのセンター電位より低い電圧に調整される。この低下分がΔVである。
【0064】
(n×h)秒後、液晶容量ClcOの電圧VlcOは、液晶容量ClcOを構成する副画素電極18aと電気的に接続された、補助容量CcsOの補助容量対向電極の電圧VcsOの影響を受けて変化する。また、液晶容量ClcEの電圧VlcEは、液晶容量ClcEを構成する副画素電極18bと電気的に接続された、補助容量CcsEの補助容量対向電極の電圧VcsEの影響を受けて変化する。ここで、(n×h)秒において、補助容量対向電圧VcsOがVcsOp>0だけ増加し、補助容量対向電圧VcsEがVcsEp>0だけ低下したとする。即ち、補助容量対向電圧VcsOの全振幅(Vp−p)をVcsOpとし、補助容量対向電圧VcsEの全振幅をVcsEpとする。
【0065】
TFT16aのドレインに接続された液晶容量ClcOと補助容量CcsOとの合計の容量をCpixOとすると、
VlcO=Vs−ΔV+VcsOp(CcsO/CpixO)−Vcom
となり、
TFT16bのドレインに接続された液晶容量ClcEと補助容量CcsEとの合計の容量をCpixEとすると、
VlcE=Vs−ΔV−VcsEp(CcsE/CpixE)−Vcom
となる。
【0066】
次に、(n+2)×h秒後((n+3)H時)には、同様に補助容量対向電極の電圧VcsO(またはVcsE)の影響を受けて、VlcOおよびVlcEは、それぞれ、nH時の電圧値に戻る。
【0067】
VlcO=Vs−ΔV−Vcom
VlcE=Vs−ΔV−Vcom
この電圧の変化は、次のフレームにおいてVg(n)がVgHとなるまで繰り返される。その結果、VlcOおよびVlcEのそれぞれの実効値が異なる値となる。
【0068】
すなわち、VlcOの実効値をVlcOrmsとし、VlcEの実効値VlcErmsとすると、
VlcOrms=Vs−ΔV+(1/2)VcsOp(CcsO/CpixO)−Vcom
VlcErms=Vs−ΔV−(1/2)VcsEp(CcsE/CpixE)−Vcom
となる。従って、これら実効値の差をΔVlc=VlcOrms−VlcErmsとすると、
ΔVlc=(1/2){VcsOp(CcsO/CpixO)+VcsEp(CcsE/CpixE)}
となる。
【0069】
2つの副画素が有する液晶容量および補助容量の大きさが等しい(ClcO=ClcE=Clc、CcsO=CcsE=Ccs、CpixO=CpixE=Cpix)とすると、
ΔVlc=(1/2)(VcsOp+VcsEp)(Ccs/Cpix)
となる。図9に示したように、VcsOp=VcsEpで位相が180°異なっている場合には、VcsOp=VcsEp=Vcspとすると、
ΔVlc=Vcsp(Ccs/Cpix)
となり、VlcOの実効値は大きく、VlcEの実効値は小さくなる。
【0070】
なお、VcsOとVcsEの電圧を入れ替えれば、逆にVlcOの実効値を小さく、VlcEの実効値を大きくなるように設定できる。
【0071】
なお、ここでは、フレーム反転駆動を行っているので、次フレームでは、Vsの極性を反転し、Vlc<0となるが、これに同期してVcsOおよびVcsEの極性も反転させれば、同様の結果が得られる。
【0072】
また、ここでは、ドット反転駆動を行うために、隣接する信号線14に供給する表示信号電圧の極性を互いに逆にしているので、画素(n、m)の次フレームの駆動状態は、画素(n、m)の信号線14(m)の両隣りの画素(n、m±1)の駆動状態と同じになる。
【0073】
次に、図10を参照しながら、図9に示した駆動方法によって得られる、あるフレームにおける各画素(液晶容量)に印加される電圧の極性の分布(a)および補助容量対向電圧(補助容量配線)の組合わせ(b)、ならびに、各画素ごとの副画素に印加される実効電圧の分布(c)を説明する。
【0074】
図10(a)に示したように、図9の駆動方法を採用すると、2行ごとに極性が反転し、且つ、隣接する列ごとに極性が反転した、2Hドット反転が実現される。図10(a)に示した次のフレームにおいては、全ての極性が反転する(フレーム反転)。
【0075】
ここで、図10(b)に示したように、それぞれの副画素電極に接続する補助容量の補助容量対向電極を接続する補助容量配線を組み合わせると、図10(c)に示すような実効電圧の分布を形成することができる。なお、図10(b)における各セルの上段は、副画素電極18aと組み合わせて用いられる補助容量対向電極が接続される補助容量配線(24Oまたは24E)を示し、下段は、副画素電極18bと組み合わせて用いられる補助容量対向電極が接続される補助容量配線(24Oまたは24E)を示している。また、図10(c)における各セルの上段は、副画素電極18aが構成する副画素(液晶容量)に対応し、下段は、副画素電極18bが構成する副画素(液晶容量)に対応する。図10(c)において「O」と表記している副画素の実効電圧が高く、「E」と表記している副画素の実効電圧が低い。
【0076】
図10(c)からわかるように、図9の駆動方法を採用すると、2Hドット反転駆動(図10(a))が実現されているとともに、副画素に印加される実効値の大小関係も、行および列方向のそれぞれにおいて、副画素ごとに逆転している。このように、副画素に印加される電圧の実効値の分布の空間周波数が高いと、高品位の表示を行うことが出来る。
【0077】
また、上記の液晶パネルでは、副画素電極18aおよび18bは、それぞれ対応するTFT16aおよび16bを介して、共通の信号線14から表示信号電圧が供給される。TFT16aおよび16bのゲート電極は、共通の走査線12と一体に形成されており、副画素電極18aおよび18bの間に設けられている。副画素電極18aおよび18bは、走査線12に関して対称な位置にあり、この例では、同じ面積を有している。また、補助容量対向電極は、補助容量配線24O,24Eと一体に形成されており、各補助容量配線24O,24Eは、Y方向に隣接する2つの画素に共用されている。
【0078】
なお、上記には、TFT型の液晶表示装置を例示したが、他のスイッチング素子(例えば、MIM素子)を用いてもよい。
【0079】
以上に説明した液晶パネルにおいて、アクティブマトリクス基板100Aを用いているので、CSO配線(24O)およびCSE配線(24E)のそれぞれに対して、図9(e)および(f)に示すような、振幅が同じで、位相が180°異なる、互いに反転した波形を有している補助容量対向電圧VcsOおよびVcsEを適切に供給することができる。従って、画素分割駆動方式における補助容量対向電圧の振幅によって変化する液晶層への印加電圧を適切に制御できる。このように、本実施形態の表示装置では、2系統で駆動されるCS配線群のそれぞれに極性の異なる電圧を印加するドット反転駆動方式において、液晶層に印加する実効電圧を適切に変化させることで、高品位の表示を行なうことができる。
【0080】
なお、図5に示したアクティブマトリクス基板100Aに代えて、図11に示したアクティブマトリクス基板を用いることもできる。図11に示した構成では、ゲート端子領域側においても、CS配線(24)をCS幹線26a、26bに接続し、これらのCS幹線26a、26bを介して、ソース端子領域側でショートリングに接続した構成を有している。この構成を採用すると、ゲート端子領域に配線密度を1とできる利点が得られる。但し、CS幹線26a、26bは、ゲートメタルで形成することができないので、ショートリング30と接続するために、コンタクトホール等を形成する必要がある。
【0081】
また、本発明は上記の実施形態に限られず、特許文献1に記載されているようなCS2系統の液晶表示装置にも好適に適用され得る。
【0082】
【発明の効果】
本発明によると、2系統の配線を有するアクティブマトリクス基板において簡便に静電気対策が取れる構成が提供される。
【図面の簡単な説明】
【図1】本発明の実施形態によるアクティブマトリクス基板100Aを有する液晶パネル100の構成を模式的に示す図である。
【図2】参考例のアクティブマトリクス基板100Bの構成を模式的に示す図である。
【図3】参考例のアクティブマトリクス基板100Cの構成を模式的に示す図である。
【図4】参考例のアクティブマトリクス基板100Dの構成を模式的に示す図である。
【図5】本発明の実施形態によるアクティブマトリクス基板100Aの構成を模式的に示す図である。
【図6】本発明の実施形態によるアクティブマトリクス基板100Aにおけるショートリング30の構成を模式的に示す図であり、(a)は(c)中の6A−6A’線に沿った断面図、(b)は(c)中の6A−6A’線に沿った断面図、(c)は平面図である。
【図7】本発明の実施形態によるアクティブマトリクス基板100Aにおいて、ゲートメタルで形成される配線パターンを模式的に示す図である。
【図8】本発明の実施形態による液晶パネル100の表示領域1内の等化回路を示す図である。
【図9】図8の画素(n、m)に入力される各種信号の電圧波形とタイミングを示す図である。
【図10】(a)は、図9に示した駆動方法によって得られるあるフレームにおける各画素(液晶容量)に印加される電圧の極性の分布を示し、(b)は補助容量対向電圧(補助容量配線)の組合わせを示し、(c)は各画素ごとの副画素に印加される実効電圧の分布を示す。
【図11】本発明の実施形態による他のアクティブマトリクス基板を示す図である。
【符号の説明】
ClcO 液晶容量(第1副画素)
ClcE 液晶容量(第2副画素)
CcsO 第1補助容量
CcsE 第1補助容量
12 走査線
14 信号線
17 共通電極
18a 第1副画素電極
18b 第2副画素電極
16a、16b TFT
16O、16E ドレイン電極延長部
24O 第1補助容量配線
24E 第2補助容量配線
Claims (13)
- 基板と、前記基板上に、第1方向と前記第1方向と交差する第2方向に沿って配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され前記複数の画素領域を駆動するための信号が入力される複数の端子によって規定される端子領域と、前記複数の画素領域に所定の信号を供給するための複数の第1配線、複数の第2配線、複数の第3配線および複数の第4配線と、前記複数の第2配線に電気的に接続された第5配線と、前記複数の第3配線に電気的に接続された第6配線とを有するアクティブマトリクス基板であって、
前記複数の第1配線、前記複数の第2配線および前記複数の第3配線は前記第1方向に延びており、前記複数の第4配線、前記第5配線および前記第6配線は、前記第2方向に平行に延びており、
前記複数の第2配線と前記複数の第3配線とは同一の導電層から形成されており、第2配線と第3配線とが交互に配置されており、
且つ、前記複数の第1配線のそれぞれは、前記端子領域の外側まで延設されており、前記第5配線および前記第6配線の少なくとも一方が前記端子領域の外側まで延設されている、アクティブマトリクス基板。 - 前記複数の画素領域のそれぞれは、少なくとも1つのスイッチング素子と、前記少なくとも1つのスイッチング素子を介して表示信号が供給される画素電極、少なくとも1つの補助容量電極と、前記少なくとも1つの補助容量電極に絶縁層を介して対向し補助容量を構成する補助容量対向電極とを有し、
前記複数の第1配線は、それぞれが前記少なくとも1つのスイッチング素子に接続された複数の走査線であって、前記複数の第4配線はそれぞれが前記少なくとも1つのスイッチング素子に接続された複数の表示信号線であって、前記複数の第2配線および前記複数の第3配線は、それぞれが前記補助容量対向電極に接続された補助容量配線である、請求項1に記載のアクティブマトリクス基板。 - 請求項1または2に記載のアクティブマトリクス基板の製造方法であって、
(a)母基板を用意する工程と、
(b)前記母基板上に、前記表示領域と、前記端子領域と、前記表示領域および前記端子領域の外側に配置されたショートリングであって、前記複数の第1配線のそれぞれと、前記第5配線および前記第6配線の前記少なくとも一方とに接続されたショートリングを形成する工程と、
(c)前記ショートリングと前記端子領域との間で、前記複数の第1配線のそれぞれ、および、前記ショートリングに接続された前記第5配線および前記第6配線の前記少なくとも一方を切断する工程と、
を包含するアクティブマトリクス基板の製造方法。 - 前記ショートリングは、前記複数の第1配線、前記複数の第2配線、前記複数の第3配線および前記第6配線と同一の工程で形成される、請求項3に記載のアクティブマトリクス基板の製造方法。
- 基板と、前記基板上に、第1方向と前記第1方向と交差する第2方向に沿って配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され前記複数の画素領域を駆動するための信号が入力される複数の端子によって規定される端子領域とを有し、
前記複数の画素領域のそれぞれが、少なくとも1つのスイッチング素子と、前記少なくとも1つのスイッチング素子を介して表示信号が供給される画素電極、第1補助容量電極、および第2補助容量電極と、前記第1補助容量電極に絶縁層を介して対向し第1補助容量を構成する第1補助容量対向電極と、前記第2補助容量電極に絶縁層を介して対向し第2補助容量を構成する第2補助容量対向電極とを有するアクティブマトリクス基板であって、
それぞれが前記少なくとも1つのスイッチング素子に接続された複数の走査信号線と、それぞれが前記少なくとも1つのスイッチング素子に接続された複数の表示信号線と、それぞれが前記第1補助容量対向電極に第1補助容量対向電圧を供給する複数の第1補助容量配線と、それぞれが前記第2補助容量対向電極に第2補助容量対向電圧を供給する複数の第2補助容量配線と、前記複数の第1補助容量配線に電気的に接続された第1補助容量幹線と、前記複数の第2補助容量配線に電気的に接続された第2補助容量配線とを有し、
前記複数の走査信号線、前記複数の第1補助容量配線および前記複数の第2補助容量配線は前記第1方向に延びており、前記複数の表示信号線、前記第1補助容量幹線および前記第2補助容量幹線は前記第2方向に延びており、
前記複数の第1補助容量配線と前記複数の第2補助容量配線とは同一の導電層から形成されており、第1補助容量配線と第2補助容量配線とが交互に配置されており、
且つ、前記複数の走査線のそれぞれは前記端子領域の外側まで延設されており、前記第1補助容量幹線および前記第2補助容量幹線の少なくとも一方は前記端子領域の外側まで延設されている、アクティブマトリクス基板。 - 前記端子領域は、前記基板の前記第1方向と交差する2つの第1端辺の一方の第1端辺と前記表示領域の間、および、前記基板の前記第2方向と交差する2つの第2端辺の一方の第2端辺と前記表示領域との間にのみ形成されている、請求項5に記載のアクティブマトリクス基板。
- 前記複数の補助容量配線の少なくとも1本が前記端子領域の外側まで延設されており、前記第2補助容量幹線が前記端子領域の外側まで延設されている、請求項5または6に記載のアクティブマトリクス基板。
- 前記複数の走査線、前記複数の第1補助容量配線、前記複数の第2補助容量配線および前記第2補助容量幹線は、同じ導電層から形成されている、請求項5から7のいずれかに記載のアクティブマトリクス基板。
- 請求項5から8のいずれかに記載のアクティブマトリクス基板の製造方法であって、
(a)母基板を用意する工程と、
(b)前記母基板上に、前記表示領域と、前記端子領域と、前記表示領域および前記端子領域の外側に配置されたショートリングであって、前記複数の走査線のそれぞれと、前記第1補助容量幹線および前記第2補助容量幹線の前記少なくとも一方とに接続されたショートリングを形成する工程と、
(c)前記ショートリングと前記端子領域との間で、前記複数の走査線のそれぞれ、および、前記ショートリングに接続された前記第1補助容量幹線および前記第2補助容量幹線の前記少なくとも一方を切断する工程と、
を包含するアクティブマトリクス基板の製造方法。 - 前記ショートリングは、前記複数の走査線、前記複数の第1補助容量配線、前記複数の第2補助容量配線および前記第2補助容量幹線と同一の工程で形成される、請求項9に記載のアクティブマトリクス基板の製造方法。
- 工程(c)は、前記ショートリングと前記端子領域との間で、前記母基板を切断する工程を包含する、請求項9または10に記載のアクティブマトリクス基板の製造方法。
- 請求項9から11のいずれかに記載のアクティブマトリクス基板の製造方法によって製造されたアクティブマトリクス基板。
- 請求項5から8および12のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を介して前記アクティブマトリクス基板に対向するように配設された対向基板とを有する液晶表示装置。
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