JP4163611B2 - 液晶表示装置 - Google Patents

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Description

本発明は、アクティブ・マトリクス型の表示装置に関し、特にドレイン線を時分割駆動する液晶表示装置に好適なものである。
携帯電話機やノート型コンピユータ、あるいはディスプレイモニター用等の高精細かつカラー表示が可能な表示装置として液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型表示装置が既に実用化または実用化研究段階にある。
この種の表示装置は、画像表示領域を形成する画素を備えた基板を有する。例えば、表示手段として広く使用されている液晶表示装置の一例では、ガラスを好適とする薄膜トランジスタ基板（ＴＦＴ基板）とも呼ばれる第１基板の主面に薄膜トランジスタを有する複数の画素を水平方向と垂直方向に二次元配置したマトリクス状に配列し、各画素に対応したカラーフィルタを有する第２基板（対向基板とも言う）とを貼り合わせ、貼り合わせ間隙に液晶を封止して構成される。尚、カラーフィルタは第１基板側に形成される場合もある。第２基板側に共通電極（コモン電極や対向電極とも称する）を有して両基板間に形成される電界で画素を駆動するものを縦電界型（ＴＮ型）と呼んでいる。
なお、第１基板の表示領域の外側には駆動回路が配置される。この駆動回路は、表示領域にマトリクス配列された画素の画素回路を構成する薄膜トランジスタのゲートに走査信号（選択信号）を印加するゲート線走査回路（ゲート駆動回路とも称する）と、該ゲート線走査回路で選択された薄膜トランジスタのドレイン電極に映像信号を供給する映像信号線出力回路（ドレイン駆動回路とも称する）とを有する。
液晶表示装置の画素駆動方式の他の型に横電界（ＩＰＳ：Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）方式と呼ばれるものがある。これは、画素電極とコモン電極の両方が第１基板側に設けられ、両者の間で発生する電界によって液晶を駆動する方式である。
特に、ＩＰＳ方式の液晶表示装置では、透過率向上のために、そのコモン線はゲート線やストレージ線とは異なる配線層として、比較的抵抗の高い透明配線層（ＩＴＯ等の層）を用い、ゲート線やストレージ線とオーバーラップさせている。また、ドレイン線と他の固定電位間の容量は、意図的には付加されておらず、比較的小さい。
液晶表示装置の駆動回路としては、通常は各ドレイン線は一斉に駆動されるが、ドレインドライバＩＣの出力端子数を減らすために第１基板上に時分割スイッチを設けて、ドレイン線を時分割駆動するものも存在する。この場合、該ドレイン線がフローティングとなる期間が存在する。
なお、この種の液晶表示装置を開示したものとしては、例えば特許文献１、特許文献２を挙げることができる。特許文献１は、容量線の延出部を信号線より幅広にし、かつ、画素電極と遮光機能を持たせた液晶表示装置を開示する。尚、特許文献１ではドレイン線の時分割駆動は行っていない。また、特許文献２はドット反転で時分割駆動を行う液晶表示装置を開示する。
特開２００２−１５１６９９号公報 特開平１１−３２７５１８号公報
時分割駆動では、２本以上のドレイン線を１組として、ドレインドライバＩＣチップからの１つの出力を１水平期間を時分割してそれぞれのドレイン線に電圧を書き込むため、１水平期間の途中でドレイン線が電気的にフローティングとなる期間が存在する。ＩＴＯ層で構成されたコモン線の層（コモン層）は高抵抗であり、コモン線の遠端ではドレイン線がフローティングとなるまでに目標コモン線電圧に到達しない場合がある。このとき、ゲート線がオンレベルで、かつ、ドレイン線がフローティングとなっている間に、コモン線（またはコモン電極）電圧が変動すると、容量結合によりドレイン線の電圧や画素電極の電圧が変動してしまう。したがって、ゲート線がオフレベルになるまでの期間にコモン線電圧が変動すると、容量結合により画素電圧及びドレイン線電圧が変動し、画素電圧が目標電圧からずれ、表示画質の低下を招く原因となる。同様の現象は、ストレージ線が変動する場合も起こりうる。したがって、画素電圧の変動を抑制して高画質の表示を得ることが求められる。
本発明の代表的な構成の一例を列記すれば次の通りである。
（１）、液晶を挟持する一対の基板と、
１方向に延在し、前記１方向と交差する他方向に並設される複数のゲート線と、
前記他方向に延在し、前記１方向に並設される複数のドレイン線と、
前記１方向に延在し、前記他方向に並設される複数のストレージ線と、
前記ゲート線と前記ドレイン線との交差部に対応してマトリクス状に配列された複数の画素とを備えた液晶表示装置であって、
前記画素は、前記ゲート線によって駆動される薄膜トランジスタと、少なくとも２つのコモン電圧の間で駆動されるコモン電極と、前記薄膜トランジスタを介して前記ドレイン線の電圧が印加され前記コモン電極との間の電位差で液晶を駆動する画素電極と、一方の電極が前記画素電極の電位で他方の電極が前記ストレージ線の電位となるストレージ容量とを有し、
前記ドレイン線は２本以上を１組として時分割駆動され、
前記ドレイン線は、前記ドレイン線と前記ゲート線との交差部並びに前記ドレイン線と前記ストレージ線との交差部以外の場所に、少なくとも前記薄膜トランジスタがオンされている間固定されている固定電位との間に付加された付加容量を有する。
（２）、（１）において、前記付加容量は、前記ドレイン線と前記ゲート線との間で形成されている。
（３）、（１）または（２）において、前記付加容量は、前記ドレイン線と前記ストレージ線との間で形成されている。
（４）、（１）から（３）の何れかにおいて、前記一対の基板のうち、一方の基板は前記ドレイン線を有し、他方の基板は前記コモン電極を有する。
（５）、（１）から（３）の何れかにおいて、前記一対の基板のうち、一方の基板は前記ドレイン線と前記コモン電極とを有する。
（６）、（１）から（３）の何れかにおいて、前記１方向に延在し、前記他方向に並設される複数のコモン線を有し、
前記コモン電極は前記コモン線により１ライン毎に独立に駆動される。
（７）、（１）から（３）の何れかにおいて、前記コモン電極は各画素共通に駆動される。
（８）、（１）から（３）の何れかにおいて、前記コモン電極は、各画素毎に独立に駆動される。
（９）、（１）から（３）の何れかにおいて、前記ストレージ線の電位は固定されている。
（１０）、（１）から（３）の何れかにおいて、前記ストレージ線の電位は少なくとも２つのストレージ電圧の間で駆動される。
尚、付加容量の形成方法としては、（ａ）ドレイン線を分岐（あるいは延長）してゲート線と重ねる、（ｂ）ゲート線を分岐（あるいは延長）してドレイン線と重ねる、（ｃ）ドレイン線を分岐（あるいは延長）してストレージ線と重ねる、（ｄ）ストレージ線を分岐（あるいは延長）してドレイン線と重ねる、などの方法が考えられる。
ドレイン線と他の固定電位との間に容量を付加することによって、コモン電極やコモン線との容量結合で生じる画素電極の電圧変動およびドレイン線の電圧変動が低減する。また、コモン線近端部と遠端部での画素電圧差が低減する。この結果、安定した高品質の映像表示を得ることができる。
なお、本発明は上記の構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。また、ＩＰＳ型の液晶表示装置に限らず、ＴＮ型の液晶表示装置にも同様に適用できる。
以下、本発明の液晶表示装置の実施の形態について、実施例の図面を参照して詳細に説明する。
図１は本発明の時分割駆動の液晶表示装置の構成例の説明図である。図１において、画素マトリクス部すなわち表示領域ＭＸＲは、ゲート線ＧＬ（Ｇ１，Ｇ２，・・・・Ｇｎ）と、ドレイン線ＤＬ（Ｄ１，Ｄ２，・・・・Ｄｍ）が交差配置されている。ゲート線ＧＬは、１方向（図１では横方向）に延在し、この１方向と交差する他方向（同じく、縦方向）に複数並設されている。ドレイン線ＤＬは、上記他方向に延在して上記１方向に複数並設されている。ゲート線ＧＬとドレイン線ＤＬとの交差部に対応して、複数の画素がマトリクス状に配列され上記表示領域ＭＸＲが形成されている。各画素は、薄膜トランジスタ（ＴＦＴ）を有しており、この画素の薄膜トランジスタのゲートはゲート線ＧＬに接続され、走査信号により駆動される。
また、画素の薄膜トランジスタのドレインはドレイン線ＤＬに接続されている。そして、各画素は薄膜トランジスタのソースに接続された画素電極を有しており、走査信号により薄膜トランジスタがオンになっている期間に薄膜トランジスタを介してドレイン線ＤＬの電圧（映像信号）が印加される。また、各画素はコモン電極を有しており、画素電極とコモン電極との間の電位差で液晶が駆動される。
コモン電極の構成や、コモン電極に電圧を供給する構成には様々な形式があるが、本実施例ではその一例として、コモン電極がコモン線ＣＬにより１ライン毎に独立に駆動される例を示す。コモン線ＣＬ（Ｃ１，Ｃ２，・・・・Ｃｎ）は、上記１方向に延在し、上記他方向に複数並設されている。
また、図１では図示していないが、本実施例の液晶表示装置は、上記１方向に延在し、上記他方向に並設される複数のストレージ線を有している。そして、各画素は、一方の電極が画素電極の電位で他方の電極がストレージ線の電位となるストレージ容量を有しており、これによって画素に書き込まれた映像信号を比較的長い時間保持できるようになっている。
表示領域ＭＸＲの周辺には、ゲート線ＧＬに走査信号を印加するゲート線走査回路ＧＤＲ、ドレイン線ＤＬに映像信号を供給する映像信号線出力回路ＤＤＲが配置されている。映像信号線出力回路ＤＤＲは、ＩＣチップで構成されており、映像信号線出力回路ＤＤＲの出力線（映像信号線出力）Ｙ１，Ｙ２，・・・・Ｙｌとドレイン線ＤＬとの間には時分割駆動回路ＴＤＣを有し、ドレイン線ＤＬを時分割駆動する。
なお、ここでの時分割数は３としてある。これによって、映像信号線出力回路ＤＤＲのＩＣチップの出力端子数を減らすことができる。時分割駆動回路ＴＤＣは、例えばポリシリコン薄膜トランジスタなどを利用して画素の薄膜トランジスタが形成された基板と同一基板上に一体的に形成し、基板上の内蔵回路とすることができる。ゲート線走査回路ＧＤＲはＩＣチップで構成しても良いし、映像信号線出力回路ＤＤＲとともに１チップ化しても良いし、時分割駆動回路ＴＤＣと同様に基板上に内蔵回路として構成しても良い。これらの内蔵回路は、周辺回路とも呼ばれる。
表示領域ＭＸＲの周辺には、コモン線ＣＬにコモン電圧を印加するコモン線駆動回路ＣＤＲが配置されている。なお、ストレージ線にストレージ電圧を印加するストレージ線駆動回路も有するが、図示していない。
次に、時分割駆動についてさらに詳細に説明する。この時分割駆動回路ＴＤＣは映像信号線出力回路ＤＤＲの１出力毎に並列に３個のスイッチ素子（薄膜トランジスタＴＦＴ）を有し、各薄膜トランジスタＴＦＴの制御電極（ゲート）に互いに位相が異なるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が与えられて、映像信号線出力回路ＤＤＲの１出力を時間軸に沿って分割して３本のドレイン線ＤＬに順次時分割で供給するようになっている。尚、時分割の数は２以上であれば適宜変更しても良い。
図２は図１に示した液晶表示装置の時分割駆動の動作を説明するタイミング図である。図２において、図１と同一参照符号は同一機能部分の波形に対応する。以下、図１の動作を図２を参照して説明する。ここでは、ゲート線Ｇ１，Ｇ２と映像信号線出力Ｙ１に対応するドレイン線Ｄ１，Ｄ２，Ｄ３について、その時分割駆動の動作説明をするが、他のゲート線およびドレイン線についても同様である。
映像信号線出力Ｙ１はドレイン線Ｄ１，Ｄ２，Ｄ３用のデータ（映像信号）を持ち、これらのデータをクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して対応するドレイン線Ｄ１，Ｄ２，Ｄ３に出力する。なお、図２では、このドレイン線Ｄ１，Ｄ２，Ｄ３用のデータをそれぞれのドレイン線の参照符号と同じＤ１，Ｄ２，Ｄ３として示す。すなわち、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の立ち下がりで映像信号線出力Ｙ１のデータをドレイン線Ｄ１，Ｄ２，Ｄ３に取り込む。例えば、データＤ１はクロック信号ＣＬＫ１のハイレベル期間のみを書込み期間Ｔｗとし、クロック信号ＣＬＫ１のローレベル期間では保持期間Ｔｆとなる。この保持期間Ｔｆはフローティング期間である。データＤ２、データＤ３についても同様である。
このような構成とすることで、映像信号線出力本数をドレイン線数の３分の１とすることができ、接続点数の削減による高信頼性と、駆動回路サイズの低減による低コスト化を図ることができる。なお、図２に示したように、コモン線ＣＬは水平ライン（水平走査、ゲート線に対応）毎に独立しており、各コモン線Ｃ１，Ｃ２，・・・は１フレーム毎に極性が反転する。この反転は１水平期間に１ラインずつ順次行われる。このように、コモン電極（あるいはコモン線ＣＬ）は、２つのコモン電圧の間で駆動される。尚、本実施例ではコモン電圧は２種類の電圧としているが、様々な要因により最適値が異なる場合には調整可能にして３種類以上としても良い。
図３は図１における画素部すなわち表示領域ＭＸＲの一部の回路構成を説明する等価回路図である。また、図４は画素への電位書込みのタイミング図である。図３において、図１と同一参照符号は同一機能部分に対応する。ゲート線Ｇ１，Ｇ２，・・・Ｇｎはゲート電圧源Ｅ（Ｇ１），Ｅ（Ｇ２），・・・・Ｅ（Ｇｎ）に接続し、コモン線Ｃ１，Ｃ２，・・・・Ｃｎはコモン電圧源Ｅ（Ｃ１），Ｅ（Ｃ１），・・・・Ｅ（Ｃｎ）に接続し、それぞれが独立に駆動される。ストレージ線ＳＴＬ（ＳＴ１，ＳＴ２，・・・・ＳＴｎ）はストレージ電圧源Ｅ（ＳＴ１），Ｅ（ＳＴ２），・・・・Ｅ（ＳＴｎ）に接続している。またドレイン線Ｄ１，Ｄ２，・・・・Ｄｍは、ドレイン電圧源Ｅ（Ｄ１），Ｅ（Ｄ２），・・・・Ｅ（Ｄｍ）に接続している。
画素回路の構成を画素ＰＸ（１，ｍ）を代表として説明する。画素ＰＸ（１，ｍ）は、ゲート線Ｇ１、コモン線Ｃ１、ストレージ線ＳＴ１およびドレイン線Ｄｍの交差部に薄膜トランジスタＴＦＴ（１，ｍ）を有している。画素ＰＸ（１，ｍ）に係る容量は、画素電極−コモン線間容量Ｃｐ、画素電極−ストレージ線間容量Ｃｓｔ、ドレイン線−コモン線間容量Ｃｄｃ、ドレイン線−ストレージ線間容量Ｃｄｓｔで構成される。
次に、図３の動作を図４を参照して説明する。尚、説明の都合上、図２での動作説明とは逆になってしまうが、時分割駆動回路ＴＤＣではクロック信号ＣＬＫ３，ＣＬＫ２，ＣＬＫ１の順にクロックが入力され、ドレイン線Ｄｍ，Ｄｍ−１，Ｄｍ−２の順に映像信号が時分割で書き込まれると仮定する。
図４の時刻ｔ０で図示しないクロック信号ＣＬＫ３によりゲート線Ｄｍに映像信号の供給が始まる（書込み期間Ｔｗ）。このとき、ゲート線Ｇ１がオンレベル（ＯＮ）になり、画素ＰＸ（１，ｍ）の電位もドレイン線Ｄｍの電圧に追従する。また、交流化のために、コモン線Ｃ１の電位も極性が反転され、目標値に徐々に収束してゆく。
次に、時刻ｔ１で、クロック信号ＣＬＫ３がオフになり、ドレイン線Ｄｍへの電圧書込みが完了し、ドレイン線Ｄｍがフローティングとなる（フローティング期間Ｔｆ）。そして、クロック信号ＣＬＫ２、ＣＬＫ１が順次オンになり、ドレイン線Ｄｍ−１、Ｄｍ−２への電位書込みが順次行われる。しかし、時刻ｔ１では、コモン線Ｃ１は目標電圧にΔＶｃ分だけ達していない。その後、時刻ｔ２でコモン線Ｃ１が目標電圧になる。ドレイン線Ｄｍ−２への書込みが終わった時点である時刻ｔ３でゲート線Ｇ１がオフレベル（ＯＦＦ）となり、ドレイン線Ｄｍの電圧が画素ＰＸ（１，ｍ）の画素電圧として取り込まれる。
時刻ｔ０〜ｔ３まではゲート線Ｇ１がオンレベルであるため、薄膜トランジスタＴＦＴ（１，ｍ）がオンしており、画素ＰＸ（１，ｍ）の電圧は目標の映像信号電圧が書込まれている。しかし、時刻ｔ１でドレイン線Ｄｍがフローティングとなった後、時刻ｔ２でコモン線が目標電圧に到達するまでにコモン線との容量結合により生じるドレイン線Ｄｍの電圧変動ΔＶｄが生じる。これは、次式で与えられる。すなわち、ｎを水平ライン数としたとき、
ΔVd＝ΔVc×（Cp＋Cdc）／（ｎ×（Cdg＋Cdst）＋Cst＋Cp＋Cdc）
実施例１では、上記のドレイン線ＤＬと固定電圧であるストレージ線ＳＴＬとの間に容量Ｃｄｓｔを付加することで、上式の右辺の分母を大きくでき、ΔＶｃに対するΔＶｄを非常に小さくすることが可能となる。例えば、ΔＶｄを数ｍＶにすれば、画面内での輝度傾斜のない、均一で良好な映像表示を得ることができる。また、ゲート線の電位を固定電位とし、ドレイン線とゲート線の間に付加容量を形成することもできる。この場合、上記のＣｄｇを大きくすることに対応する。
尚、ここでいう固定電位というのは、完全に固定されている必要はなく、少なくとも画素の薄膜トランジスタがオンされている間固定されていれば時刻ｔ１からｔ２における電圧変動ΔＶｄを低減させる目的は達成できるため、本明細書ではこのような固定電位とみなせるものも含めて固定電位と称している。よって、ゲート線Ｇのように変動するものであっても良い。また、ストレージ線ＳＴＬの電位も常に固定しておく場合だけでなく、交流化に合わせて変動させるものについても適用可能である。
上記した実施例１はコモン線にＩＴＯを用いたものとして説明したが、ＩＴＯよりも低抵抗の導電材料でコモン線を形成することで、画素電圧の変動をさらに抑制することができる。また、上記実施例は本発明をＩＰＳ方式の液晶表示装置に適用したものであるが、本発明はＴＮ方式の液晶表示装置に適用して、ドレイン線の電圧変動や画素電圧の変動を抑制することもできる。
尚、これまでの説明では、コモン電極（あるいはコモン線）の変動による画素電極の電位変動について説明したが、ストレージ線の電位が変動する場合にもほぼ同様の原理により画素電極の電位変動が生ずる。しかし、本発明の構成によれば、ストレージ線の電位変動による影響についても同様に低減することが可能である。
次に、上記の実施例における付加容量を形成するための具体的な構造例について説明する。まず、本発明を適用するＩＰＳ方式の液晶表示装置の画素構造を説明する。
図５はＩＰＳ方式の液晶表示装置の画素構造のレイアウトを説明する平面図である。また、図６は図５のＡ−Ａ’線に沿った断面図、図７は図５のＢ−Ｂ’線に沿った断面図である。この液晶表示装置の画素は、１方向に延在され、他方向に並設されるゲート線ＧＬ、ストレージ線ＳＴＬ、コモン線ＣＬと、これらに対して交差する如く形成されたドレイン線ＤＬで囲まれた領域に１画素が形成されている。尚、本発明の画素はいわゆるデルタ配置されているが、この場合もマトリクス配置に含まれる。また、ドレイン線ＤＬは蛇行しているが、この場合も本明細書では他方向に延在し、１方向に並設されていると表現している。尚、コモン線ＣＬは一部が分岐して他方向に延在している部分があるが、この部分がコモン電極に相当する。
この画素領域の中にアルミニウム層ＡＬとＩＴＯ層からなる画素電極が形成されている。図において、各個の中に記載されたＡＬ、ＩＴＯ、ＭｏＷなどは構成材料を示す。例えば、画素電極ＰＩＸはＰＩＸ（ＡＬ）とＰＩＸ（ＩＴＯ）からなる。
図５〜図７において、図１および図３と同一参照符号は同一機能部分に対応する。また、ＣＴＨ１，ＣＴＨ２はコンタクトホール、ＳＵＢ１はガラス基板、ＧＩはゲート絶縁膜、ＩＮＳ１，ＩＮＳ２は層間絶縁膜、ＯＣは平坦化膜を示す。ストレージ線ＳＴＬ、ゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬ、画素電極ＰＩＸ（ＰＩＸ（ＡＬ），ＰＩＸ（ＩＴＯ））は、図６および図７に示した積層構造として形成されている。そして、画素領域の一部には、ポリシリコンを活性層とした薄膜トランジスタＴＦＴが形成され、そのゲート電極にはゲート線ＧＬが、ドレイン電極（またはドレイン領域）にはドレイン線ＤＬが、ソース電極（またはソース領域）には画素電極ＰＩＸ（ＡＬ）が接続されている。
本実施例では、画素がデルタ配置であるため、図の縦方向に延在するドレイン線ＤＬが次の行の画素とぶつかる部分で画素の半ピッチ分だけ図の横方向に引き回されて、一部がゲート線ＧＬと重なっている部分（交差部分と称する）がある。この部分が意図せずに形成されている容量Ｃｄｇである。また、通常はストレージ線ＳＴＬは横方向に延びるだけで分岐はしていないのでドレイン線ＤＬとの交差部分はわずかであり、この部分が意図せずに形成されている容量Ｃｄｓｔである。この容量Ｃｄｇ，Ｃｄｓｔは本発明でいう付加容量ではない。
本発明では、この意図せずに形成されている交差部分の容量Ｃｄｇ，Ｃｄｓｔとは別に、付加容量Ｃｄｓｔ・ａを形成している。具体的には、横方向に延在するストレージ線ＳＴＬを縦方向にも分岐（あるいは延長）させて、ドレイン線ＤＬと重畳させることにより、付加容量Ｃｄｓｔ・ａを形成している。これが、意図的に形成された付加容量である。
以下、本発明の付加容量形成の具体例について説明する。これは、図５で示した実施例の変形例に相当する。なお、以下の具体例では理解を容易にするために、付加容量の形成に必要な配線類のみを示し、画素回路の詳細な構成は省略する。まず、図８は比較のために示す従来の画素構造のレイアウトを説明する平面図である。図８に示したように、ドレイン線ＤＬとゲート線ＧＬの交差部にはドレイン線−ゲート線交差容量Ｃｄｇが、またドレイン線ＤＬとストレージ線ＳＴＬの交差部にはドレイン線−ストレージ線交差容量Ｃｄｓｔが形成されているのみで、前記した付加容量を有しない。
図９は本発明による付加容量を形成した画素構造のレイアウトの第１例を説明する平面図である。この第１例では、図８で説明した容量の他に、ゲート線ＧＬの一部をドレイン線ＤＬに沿ってその下層に延長させ、このゲート線の延長部分とドレイン線の間に付加容量Ｃｄｇ・ａを形成する。
図１０は本発明による付加容量を形成した画素構造のレイアウトの第２例を説明する平面図である。この例では、ストレージ線ＳＴＬの一部をドレイン線ＤＬに沿ってその下層に延長させ、このストレージ線の延長部分とドレイン線の間に付加容量Ｃｄｓｔ・ａを形成する。
図１１は本発明による付加容量を形成した画素構造のレイアウトの第３例を説明する平面図である。この例では、ドレイン線ＤＬの一部をストレージ線ＳＴＬに沿ってその上層に延長させ、このドレイン線の延長部分とストレージ線の間に付加容量Ｃｄｓｔ・ａを形成する。
図１２は本発明による付加容量を形成した画素構造のレイアウトの第４例を説明する平面図である。この例では、ドレイン線ＤＬの一部をゲート線ＧＬに沿ってその上層に延長させ、このドレイン線の延長部分とゲート線の間に付加容量Ｃｄｇ・ａを形成する。
図１３は本発明による付加容量を形成した画素構造のレイアウトの第５例を説明する平面図である。この例では、ストレージ線ＳＴＬの一部をドレイン線ＤＬに沿ってその下層に延長させ、このストレージ線の延長部分とドレイン線の間に付加容量Ｃｄｓｔ・ａを形成する。なお、この例では、ストレージ線ＳＴＬの延長部分の幅はドレイン線ＤＬの幅より大きくされている。また、このストレージ線の延長部分は、ドレイン線ＤＬの全域ではなく、その一部分に対応する位置までであり、ドレイン線ＤＬの延長方向両側縁の大部分では画素を透過するバックライトの光を遮光する機能は有しない。
図１４は本発明による付加容量を形成した画素構造のレイアウトの第６例を説明する平面図である。この例では、ストレージ線ＳＴＬの一部をドレイン線ＤＬに沿ってその下層に延長させ、このストレージ線の延長部分とドレイン線の間に付加容量Ｃｄｓｔ・ａを形成する。なお、この例では、延長部分の幅がドレイン線の幅より狭くされている。したがって、ドレイン線ＤＬの延長方向両側縁を透過するバックライトの光を遮光する機能は有しない。
図１５は本発明による付加容量を形成した画素構造のレイアウトの第７例を説明する平面図である。この例の画素はドレイン線ＤＬの延在方向に千鳥状に配置されている（デルタ配置）。そして、この千鳥状の画素配列のために屈曲されているドレイン線ＤＬのゲート線ＧＬ上の一部で当該ゲート線ＧＬ上にさらに延長させて、このドレイン線ＤＬの延長部分とゲート線ＧＬとの間に付加容量Ｃｄｇ・ａを形成した。
図１６は本発明による付加容量を形成した画素構造のレイアウトの第８例を説明する平面図である。この例の画素はドレイン線ＤＬの延在方向に千鳥状に配置されている（デルタ配置）。そして、この千鳥状の画素配列のために屈曲されているドレイン線ＤＬのストレージ線ＳＴＬ上の一部で当該ストレージ線ＳＴＬ上にさらに延長させて、このドレイン線ＤＬの延長部分とストレージ線ＳＴＬとの間に付加容量Ｃｄｓｔ・ａを形成した。
図１７は本発明による付加容量を形成した画素構造のレイアウトの第９例を説明する平面図である。この例は、表示領域の外側に付加容量を形成したものである。すなわち、表示領域の外側に配線されているドレイン線ＤＬの端部に容量形成部ＤＬ・Ｅを形成する。参照符号ＰＸ（ｅ）は表示領域の端部の画素を示す。この容量形成部ＤＬ・Ｅはストレージ線の電位またはゲート電位、あるいは他の適宜の固定電位を有する電極ＦＤとの間に層間絶縁膜等の絶縁層を介在させて付加容量Ｃｄ・ａを形成した。尚、図５〜図１６で説明したように表示領域内で付加容量を形成した場合は水平ラインの数、すなわちｎ個の付加容量を形成することができるので個々の容量が小さくてもｎ倍にできるが、図１７のように表示領域の外側で付加容量を形成する場合は大きめに作る必要がある。
以上説明した各例の構成としたことにより、画素電圧の変動が抑制され、高画質の表示を得ることができる。
尚、図５〜図１７で説明した実施例は互いに矛盾しない限り２つ以上を組み合わせて適用することも可能である。また、各配線のうち何れを上層とし、何れを下層とするかは図示したものに限られるわけではなく、適宜変更が可能である。
さらに、これまで説明してきた実施例ではコモン電極をコモン線ＣＬを用いて１ライン毎に独立に駆動するものについて説明してきたが、前記コモン電極を各画素共通に駆動するようにしてもよい。また、コモン線ＣＬを用いず、対向基板のほぼ全域に共通のコモン電極を形成するようにしても良い。
また、前記コモン電極は、各画素毎に独立に駆動するようにしても良い。例えばＩＰＳ方式の液晶表示装置において、画素内に第２の薄膜トランジスタを設け、この第２の薄膜トランジスタを介してコモン電極にコモン電位を書き込むようにすればよい。このとき、コモン線ＣＬはドレイン線の延在方向に沿って形成すればよい。
また、ストレージ線の電位は固定されていても良いし、少なくとも２つのストレージ電圧の間で駆動されるようにしても良い。
本発明の時分割駆動の液晶表示装置の構成例の説明図である。 図１に示した液晶表示装置の時分割駆動の動作を説明するタイミング図である。 図１における画素部の回路構成を説明する等価回路図である。 画素への電位書込みのタイミング図である。 ＩＰＳ方式の液晶表示装置の画素構造のレイアウトを説明する平面図である。 図５のＡ−Ａ’線に沿った断面図である。 図５のＢ−Ｂ’線に沿った断面図である。 比較のために示す従来の画素構造のレイアウトを説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第１例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第２例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第３例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第４例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第５例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第６例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第７例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第８例を説明する平面図である。 本発明による付加容量を形成した画素構造のレイアウトの第９例を説明する平面図である。
符号の説明
ＧＬ（Ｇ１，Ｇ２，・・・・Ｇｎ）・・・・ゲート線、ＤＬ（Ｄ１，Ｄ２，・・・・Ｄｍ）・・・・ドレイン線、ＣＬ（Ｃ１，Ｃ２，・・・・Ｃｎ）・・・・コモン線、ＴＦＴ・・・・薄膜トランジスタ、ＭＸＲ・・・・表示領域、ＧＤＲ・・・・ゲート線走査回路、ＤＤＲ・・・・映像信号線出力回路、ＣＤＲ・・・・コモン線駆動回路、Ｙ１，Ｙ２，・・・・Ｙｌ・・・・映像信号線出力回路ＤＤＲの出力線（映像信号線出力）、ＴＤＣ・・・・時分割駆動回路、Ｅ（Ｇ１），Ｅ（Ｇ２），・・・・ゲート電圧源、Ｅ（Ｃ１），Ｅ（Ｃ１），・・・・コモン電圧源、（ＳＴ１），Ｅ（ＳＴ２），・・・・ストレージ電圧源、Ｅ（Ｄ１），Ｅ（Ｄ２），・・・・ドレイン電圧源、ＰＸ（１，ｍ）・・・・画素。

Claims (10)

  1. 液晶を挟持する一対の基板と、
    １方向に延在し、前記１方向と交差する他方向に並設される複数のゲート線と、
    前記他方向に延在し、前記１方向に並設される複数のドレイン線と、
    前記１方向に延在し、前記他方向に並設される複数のストレージ線と、
    前記ゲート線と前記ドレイン線との交差部に対応してマトリクス状に配列された複数の画素とを備えた液晶表示装置であって、
    前記画素は、前記ゲート線によって駆動される薄膜トランジスタと、少なくとも２つのコモン電圧の間で駆動されるコモン電極と、前記薄膜トランジスタを介して前記ドレイン線の電圧が印加され前記コモン電極との間の電位差で液晶を駆動する画素電極と、一方の電極が前記画素電極の電位で他方の電極が前記ストレージ線の電位となるストレージ容量とを有し、
    前記ドレイン線は２本以上を１組として時分割駆動され、
    前記ドレイン線は、前記ドレイン線と前記ゲート線との交差部並びに前記ドレイン線と前記ストレージ線との交差部以外の場所に、少なくとも前記薄膜トランジスタがオンされている間固定されている固定電位との間に付加された付加容量を有することを特徴とする液晶表示装置。
  2. 前記付加容量は、前記ドレイン線と前記ゲート線との間で形成されていることを特徴とする請求項１に記載の液晶表示装置。
  3. 前記付加容量は、前記ドレイン線と前記ストレージ線との間で形成されていることを特徴とする請求項１または２に記載の液晶表示装置。
  4. 前記一対の基板のうち、一方の基板は前記ドレイン線を有し、他方の基板は前記コモン電極を有することを特徴とする請求項１から３の何れかに記載の液晶表示装置。
  5. 前記一対の基板のうち、一方の基板は前記ドレイン線と前記コモン電極とを有することを特徴とする請求項１から３の何れかに記載の液晶表示装置。
  6. 前記１方向に延在し、前記他方向に並設される複数のコモン線を有し、
    前記コモン電極は前記コモン線により１ライン毎に独立に駆動されることを特徴とする請求項１から３のうち何れかに記載の液晶表示装置。
  7. 前記コモン電極は各画素共通に駆動されることを特徴とする請求項１から３のうち何れかに記載の液晶表示装置。
  8. 前記コモン電極は、各画素毎に独立に駆動されることを特徴とする請求項１から３のうち何れかに記載の液晶表示装置。
  9. 前記ストレージ線の電位は固定されていることを特徴とする請求項１から３のうち何れかに記載の液晶表示装置。
  10. 前記ストレージ線の電位は少なくとも２つのストレージ電圧の間で駆動されることを特徴とする請求項１から３のうち何れかに記載の液晶表示装置。
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