KR20150001168A - 보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판 - Google Patents

보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판 Download PDF

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Abstract

본 발명은 투과율 저하 없이 금속성 보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 가로 방향으로 배열하는 게이트 배선; 상기 기판 위에서 세로 방향으로 배열하는 데이터 배선; 상기 게이트 배선 및 상기 데이터 배선의 교차 구조에 의해 매트릭스 방식으로 배열된 화소 영역; 상기 화소 영역 내에서 적어도 두 개의 도메인 영역을 정의하도록 형성된 화소 전극; 상기 화소 전극의 복합각 영역에 걸쳐 형성된 보조 공통 배선; 그리고 상기 화소 영역 내에서 상기 화소 전극과 중첩하는 다수 개의 선분들을 포함하며, 상기 보조 공통 배선과 연결된 공통 전극을 포함한다.

Description

보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판{Thin Film Transistor Substrate For Flat Panel Display Having Additional Common Line}
본 발명은 투과율 저하 없이 금속성 보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 단일 화소에서 두 개 이상의 도메인을 구성함에 의해 비 투과 영역이 되는 복합각 영역에 금속성 보조 공통 배선을 구비하여, 투과율 저하 없이 평면 저항 증가를 방지한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정 표시장치는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor : 혹은 "TFT"라 함)를 이용하여 영상 정보를 표시하고 있다. 액정 표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
액정 표시장치는 액정 표시패널, 액정 표시패널에 빛을 조사하는 백 라이트 유닛, 액정 표시패널의 데이터 배선들에 데이터 전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정 표시패널의 게이트 배선들(또는 스캔 배선들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 상기 IC들을 제어하는 제어회로, 그리고 백 라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.
액정 표시장치의 공정 기술과 구동 기술의 비약적인 발전에 힘입어, 액정표시장치의 제조비용은 낮아지고, 화질이 크게 향상되고 있다. 특히, 어느 한 수평 라인에 존재하는 2 개의 서브 픽셀들을 하나의 데이터 배선에 접속시키고, 동일한 극성의 데이터 전압을 상기 2 개의 서브 픽셀들에 공급하는 DRD(Double Rate Driving) 기술이 제안되었다. DRD 기술은 하나의 데이터 배선을 통해 2 개의 서브 픽셀들을 제어할 수 있으므로, 소스 드라이브 IC의 개수를 줄임으로써 제조비용을 줄일 수 있는 장점이 있다. DRD 기술의 경우, 소스 드라이브 IC는 인접한 데이터 라인들에 서로 다른 극성의 데이터 전압들을 공급하는 컬럼 인버전 방식으로 구동되며, 액정 표시패널은 수평 2 도트 인버전으로 구동된다.
도 1은 종래 기술에 의한 액정 표시장치를 나타내는 블록도이다. 도 1을 참조하면, 액정 표시장치는 화소 어레이(PA)가 형성된 액정 표시패널(10), 소스 드라이브 집적회로(Integrated Circuit, 혹은 'IC'라 칭함)(12)들, 게이트 구동회로(13), 및 타이밍 콘트롤러(11)를 구비한다. 액정 표시패널(10)의 아래에는 액정 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정 표시패널(10)은 액정층을 사이에 두고 대향하는 상부 유리 기판과 하부 유리 기판을 포함한다. 액정 표시패널(10)에는 화소 어레이(PA)가 형성된다. 화소 어레이(PA)는 데이터 배선들, 게이트 배선들의 교차 구조에 의해 정의되는 화소 영역들이 매트릭스 형태로 배열된다. 각 화소에서는 박막 트랜지스터와 서브 픽셀들을 이용하여 디지털 비디오 데이터를 표시한다. 화소 어레이(PA)의 하부 유리 기판에는 데이터 배선들, 게이트 배선들, 박막 트랜지스터들, 박막 트랜지스터에 접속된 서브 픽셀의 화소 전극, 및 화소 전극에 접속된 스토리지 커패시터(Storage Capacitor) 등을 포함한다. 화소 어레이(PA)의 서브 픽셀들 각각은 박막 트랜지스터를 통해 데이터전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다.
액정 표시패널(10)의 상부 유리 기판상에는 블랙매트릭스와 컬러필터가 형성된다. 공통전극은 TN(TwiPREd Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 유리 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부 유리 기판 상에 형성된다. 여기서는 수평 전계형 액정 표시 장치에 대하여 설명한다. 액정 표시패널(10)의 상부 유리 기판과 하부 유리 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
액정 표시장치는 투과형 액정 표시장치, 반투과형 액정 표시장치, 반사형 액정 표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정 표장치와 반투과형 액정 표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(12)은 TCP(Tape Carrier Package, 15) 상에 실장되고, TAB(Tape Automated Bonding) 공정에 의해 액정표시패널(10)의 하부 유리기판에 접합되며, 소스 PCB(Printed Circuit Board)(14)에 접속된다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정에 의해 액정표시패널(10)의 하부 유리기판상에 접착될 수도 있다.
소스 드라이브 IC들(12) 각각은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC들(12)은 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터 전압들로 변환하여 화소 어레이(PA)의 데이터 라인들에 공급한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)의 제어 하에 컬럼 인버전(column inversion) 방식으로 데이터 전압들을 데이터 라인들에 출력한다. 컬럼 인버전 방식은 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 라인들 각각에 공급되는 데이터 전압들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 예를 들어, 소스 드라이브 IC들(12)은 도 7과 같이 컬럼 인버전 방식으로 극성이 반전되는 데이터 전압들을 데이터 라인들에 출력할 수 있다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 구동회로(13)는 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP 상에 실장되고, TAB 공정에 의해 액정표시패널(10)의 하부 유리기판에 접합될 수 있다. 또는, 게이트 구동회로(13)는 GIP(Gate In Panel) 공정에 의해 화소 어레이(PA)와 동시에 하부 유리기판상에 직접 형성될 수 있다. 게이트 구동회로(13)는 도 1과 같이 화소 어레이(PA)의 일측에 배치되거나 화소 어레이(PA)의 양측에 배치될 수 있다.
타이밍 콘트롤러(11)는 외부의 시스템 보드로부터 디지털 비디오 데이터와 수직동기신호, 수평동기신호, 데이터 인에이블 신호, 및 도트 클럭과 같은 타이밍 신호들을 입력받는다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 타이밍 신호들에 기초하여 소스 드라이브 IC들(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 소스 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 게이트 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 콘트롤 PCB(16) 상에 실장된다. 콘트롤 PCB(16)와 소스 PCB(14)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(17)을 통해 연결될 수 있다.
도 2는 종래 기술에 의한 수평 전계 방식의 액정 표시 패널에서 화소 어레이의 구조들을 보여주는 개략도이다. 도 2에는 설명의 편의를 위해, 화소 어레이에 형성된 데이터 라인들 중 일부와 게이트 라인들 중 일부만을 도시하였다. 즉, 도 2에는 제1 내지 제4 데이터 라인들(D1, D2, D3, D4)과 그들에 교차되는 제1 내지 제4 게이트 라인들(G1, G2, G3, G4)이 나타나 있다.
도 2를 참조하면, 데이터 라인들, 게이트 라인들의 교차에 의해 정의되는 화소 영역에는 화소 전극들이 형성된다. 데이터 라인들과 게이트 라인들의 교차부들에는 박막 트랜지스터들이 형성된다. 화소 전극들 각각은 박막 트랜지스터에 접속되어 데이터 라인에 인가된 데이터 전압을 공급받는다.
구체적으로, 제j 데이터 라인(Dj)과 제k 게이트 라인(Gk)의 교차부에 형성된 박막 트랜지스터의 소스 전극은 제j 데이터 라인(Dj)에 접속되고 드레인 전극은 제j 데이터 라인(Dj)에 인접하지 않은 화소 전극, 즉 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에 인접한 화소 전극에 접속된다. 한편, 제j 데이터 라인(Dj)과 제k-1 게이트 라인(Gk-1) 또는 제k+1 게이트 라인(Gk+1)의 교차부에 형성된 박막 트랜지스터의 소스 전극은 제j 데이터 라인(Dj)에 접속되며 드레인 전극은 제j 데이터 라인(Dj)에 인접한 화소 전극에 접속된다.
예를 들어, 도 2와 같이 제1 데이터 라인(D1)과 제1 게이트 라인(G1)의 교차부에 형성된 제1 TFT(T1)의 소스 전극은 제1 데이터 라인(D1)에 접속되고 드레인 전극은 제1 데이터 라인(D1)에 인접하지 않고 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)에 접속될 수 있다. 이에 비해, 제1 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 형성된 제2 TFT(T2)의 소스 전극은 제1 데이터 라인(D1)에 접속되고 드레인 전극은 제1 데이터 라인(D1)에 인접하는 제1 화소 전극(PE1)에 접속될 수 있다. 제j 데이터 라인(Dj)과 제k 게이트 라인(Gk)의 교차부에 형성된 TFT와 제j 데이터 라인(Dj)과 제k-1 게이트 라인(Gk-1) 또는 제k+1 게이트 라인(Gk+1)의 교차부에 형성된 TFT의 접속 구조에 대한 자세한 설명은 도 3을 결부하여 후술한다.
또한, 동일한 수평 라인에서 제j 데이터 라인(Dj)에 인접한 화소 전극들 중 어느 하나만 제j 데이터 라인(Dj)에 접속되고, 나머지 하나의 화소 전극은 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에 접속된다. 예를 들어, 도 2와 같이 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 중 제3 화소 전극(PE3)만 제2 데이터 라인(D2)에 접속되고, 제2 화소 전극(PE2)은 제1 데이터 라인(D1)에 접속될 수 있다. 또한, 제3 데이터 라인(D3)에 인접한 제10 화소 전극(PE10)과 제11 화소 전극(PE11) 중 제10 화소 전극(PE10)만 제3 데이터 라인(D3)에 접속되고, 제11 화소 전극(PE11)은 제4 데이터 라인(D4)에 접속될 수 있다.
나아가, 제j 데이터 라인(Dj)과 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1) 사이의 화소 전극들은 제j 데이터 라인(Dj)에만 접속되거나 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에만 접속된다. 예를 들어, 도 2와 같이 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이의 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 제1 데이터 라인(D1)에만 접속될 수 있다. 또한, 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이의 제7 화소 전극(PE7)과 제8 화소 전극(PE8)은 제2 데이터 라인(D2)에만 접속될 수 있다.
도 3은 도 2의 제1 화소 전극을 포함하는 제1 서브 픽셀과 제2 화소 전극을 포함하는 제2 서브 픽셀을 상세히 보여주는 평면 확대도이다. 도 3에서는 설명의 편의를 위해 도 2의 제1 화소 전극(PE1)을 포함하는 제1 서브 픽셀과 제2 화소 전극(PE2)을 포함하는 제2 서브 픽셀만을 예시하였다.
도 3을 참조하면, 데이터 라인(D1, D2)들은 수직 방향(y 축 방향)으로 형성된다. 게이트 라인들(G1, G2)은 데이터 라인들(D1, D2)과 교차되도록 수평 방향(x축 방향)으로 형성된다. 도 3과 같이 IPS 모드로 구현된 경우, 제1 및 제2 화소 전극들(PE1, PE2)은 화소 영역 전면에 형성되나, 공통전극(COM)은 화소 영역에 슬릿(slit) 형태로 형성된다. 이로 인해, 제1 및 제2 화소 전극들(PE1, PE2)과 공통전극(COM)은 수평 전계를 형성할 수 있다. 공통전극(COM)은 기판 전체 표면에 걸쳐 형성되며, 화소 영역에서만 화소 전극들(PE1, PE2)과 중첩되는 슬릿(혹은 선분) 형상을 갖도록 형성된다. 따라서, 공통전극(VcomE)는 기판 전체에 걸쳐 서로 연결된 구조를 갖는다.
데이터 라인들(D1, D2)과 게이트 라인들(G1, G2)의 교차부들에는 TFT들(T1, T2)이 형성된다. 제1 및 제2 화소 전극들(PE1, PE2) 각각은 TFT에 접속되어 데이터 라인에 인가된 데이터 전압을 공급받는다. 예를 들어, 제1 데이터 라인(D1)과 제1 게이트 라인(G1)의 교차부에 형성된 제1 TFT(T1)의 소스 전극(SE1)은 제1 데이터 라인(D1)에 접속되나, 드레인 전극(DE1)은 제1 데이터 라인(D1)에 인접하지 않고, 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)에 접속될 수 있다. 특히, 드레인 전극(DE1)은 제1 콘택홀(CNT1)과 제2 콘택홀(CNT2)에 형성된 제1 콘택 전극(CE1)을 통해 제2 화소 전극(PE2)으로부터 연장된 제1 돌출 전극(STE1)과 접속될 수 있다. 즉, 제1 콘택 전극(CE1)은 제1 콘택홀(CNT1)에서 제1 TFT(T1)의 드레인 전극(DE1)과 접속되고, 제2 콘택홀(CNT2)에서 제1 돌출 전극(STE1)과 접속된다. 제1 돌출 전극(STE1)의 길이는 제1 TFT(T1)의 드레인 전극(DE1)의 길이보다 길게 형성될 수 있다.
또한, 제1 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 형성된 제2 TFT(T2)의 소스 전극(SE2)은 제2 데이터 라인(D2)에 접속되고, 드레인 전극(DE2)은 제1 데이터 라인(D1)에 인접한 제1 화소 전극(PE1)에 접속될 수 있다. 제2 TFT(T2)의 드레인 전극(DE2)은 제1 화소 전극(PE1)으로부터 연장된 제2 돌출 전극(STE2)과 제4 콘택홀(CNT4)과 제5 콘택홀(CNT5)에 형성된 제2 콘택 전극(CE2)을 통해 접속될 수 있다. 즉, 제2 콘택 전극(CE2)은 제4 콘택홀(CNT4)에서 제2 TFT(T2)의 드레인 전극(DE2)과 접속되고, 제5 콘택홀(CNT5)에서 제2 돌출 전극(STE2)과 접속된다. 이 경우, 제2 돌출 전극(STE2)의 길이는 제1 돌출 전극(PRE1)의 길이보다 짧고, 제2 TFT(T2)의 드레인 전극(DE2)의 길이보다 짧게 형성될 수도 있다.
또한, 도 3과 같이 제1 돌출 전극(STE1)의 일부는 제1 TFT(T1)의 드레인 전극(DE1)의 일부와 중첩되고, 제2 돌출 전극(STE2)의 일부는 제2 TFT(T2)의 드레인 전극(DE2)의 일부와 중첩될 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 돌출 전극(PRE1)은 제1 TFT(T1)의 드레인 전극(DE1)과 전혀 중첩되지 않도록 형성될 수도 있고, 제2 돌출 전극(PRE2)은 제2 TFT(T2)의 드레인 전극(DE2)과 전혀 중첩되지 않도록 형성될 수도 있다.
이상과 같이 종래 기술에 의한 수평전계형 액정 표시패널에서는 공통전극(COM)이 기판 전체에 걸쳐 서로 연결된 일체형으로 형성된다. 특히, 공통전극(COM)은 광 투과성이 우수한 투명 도전물질을 포함한다. 투명 도전 물질의 대표적인 예로는, 인듐-주석 산화물(Indium-Tin-Oxide) 혹은 인듐-아연 산화물(Indium-Zinc-Oxide)를 사용한다. 이와 같은 산화물은 저항값이 높은 편이어서, 대면적으로 구현할 경우, 공통전극의 전체 저항이 높아질 수 있다. 이로 인해, 전체 화면적에 걸쳐 영상 데이터의 밝기가 일정하지 않은 얼룩 불량이 발생할 수 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 공통 전극의 면 저항을 저감하는 보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 복합각 구조를 갖는 수평 전계 방식의 액정 표시장치에서, 금속성 보조 공통 배선을 구비하여, 투과율 저하 없이 평면 저항 증가를 방지한 평판 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 가로 방향으로 배열하는 게이트 배선; 상기 기판 위에서 세로 방향으로 배열하는 데이터 배선; 상기 게이트 배선 및 상기 데이터 배선의 교차 구조에 의해 매트릭스 방식으로 배열된 화소 영역; 상기 화소 영역 내에서 적어도 두 개의 도메인 영역을 정의하도록 형성된 화소 전극; 상기 화소 전극의 복합각 영역에 걸쳐 형성된 보조 공통 배선; 그리고 상기 화소 영역 내에서 상기 화소 전극과 중첩하는 다수 개의 선분들을 포함하며, 상기 보조 공통 배선과 연결된 공통 전극을 포함한다.
상기 데이터 배선들 중에서 이웃하는 두 개의 데이터 배선 사이에는 상기 화소 영역들 중에서, 두 개 열의 화소 영역들이 배치되는 것을 특징으로 한다.
상기 보조 공통 배선은 상기 게이트 배선과 동일한 물질을 포함하고, 상기 게이트 배선과 동일한 층에 배치되며, 상기 게이트 배선과 평행하게 배열되는 것을 특징으로 한다.
상기 게이트 배선 및 상기 보조 공통 배선 위에 도포된 게이트 절연막; 상기 게이트 절연막 위에 형성된 반도체 층, 소스 전극 및 드레인 전극; 그리고 상기 소스 전극 및 상기 드레인 전극 위에 도포된 제1 보호막을 더 포함하고, 상기 화소 전극은 상기 제1 보호막 위에서 형성되며 상기 드레인 전극과 접촉하는 것을 특징으로 한다.
상기 화소 전극 위에 도포된 제2 보호막을 더 포함하고, 상기 공통 전극은 상기 제2 보호막, 상기 제1 보호막 및 상기 게이트 절연막을 관통하는 콘택홀을 통해 상기 보조 공통 배선과 접촉하는 것을 특징으로 한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 게이트 금속과 동일한 물질로 기판을 가로지르는 복수 개의 보조 공통 배선을 더 구비함으로써, 공통 전극의 면 저항을 낮추는 효과를 얻을 수 있다. 따라서, 대면적 평판 표시장치에서 대면적 표시 패널 전체에 걸쳐서 균일한 휘도를 확보한 양질의 화면 특성을 제공할 수 있다. 또한, 본 발명에서는 단일 화소에서 두 개 이상의 도메인을 구성함에 의해 비 투과 영역이 되는 복합각 영역에 금속성 보조 공통 배선을 배치하기 때문에, 투과율 저하 없이 평면 저항 증가를 방지한 평판 표시장치용 박막 트랜지스터 기판을 제공할 수 있다.
도 1은 종래 기술에 의한 액정 표시장치를 나타내는 블록도.
도 2는 종래 기술에 의한 수평 전계 방식의 액정 표시 패널에서 화소 어레이의 구조들을 보여주는 개략도.
도 3은 도 2의 제1 화소 전극을 포함하는 제1 서브 픽셀과 제2 화소 전극을 포함하는 제2 서브 픽셀을 상세히 보여주는 평면 확대도.
도 4는 본 발명의 실시 예에 의한 수평 전계형 액정 표시장치의 박막 트랜지스터 기판의 구조를 나타내는 개략도.
도 5는 도 4의 제1 화소 전극을 포함하는 제1 서브 픽셀과 제2 화소 전극을 포함하는 제2 서브 픽셀을 상세히 보여주는 평면 확대도.
도 6은 도 5에서 절취선 I-I'과 Ⅱ-Ⅱ'로 자른 단면 구조를 나타내는 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
이하, 도 4 내지 도 6을 참조하여, 본 발명의 실시 예를 설명한다. 도 4는 본 발명의 실시 예에 의한 수평 전계형 액정 표시장치의 박막 트랜지스터 기판의 구조를 나타내는 개략도이다.
도 4는 설명의 편의를 위해, 화소 어레이에 형성된 데이터 라인들 중 일부와 게이트 라인들 중 일부만을 도시하였다. 즉, 도 4에는 제1 내지 제4 데이터 라인들(D1, D2, D3, D4)과 그들에 교차되는 제1 내지 제4 게이트 라인들(G1, G2, G3, G4)이 나타나 있다.
도 4를 참조하면, 데이터 라인들, 게이트 라인들의 교차에 의해 정의되는 화소 영역에는 화소 전극들이 형성된다. 데이터 라인들과 게이트 라인들의 교차부들에는 박막 트랜지스터들이 형성된다. 화소 전극들 각각은 박막 트랜지스터에 접속되어 데이터 라인에 인가된 데이터 전압을 공급받는다.
구체적으로, 제j 데이터 라인(Dj)과 제k 게이트 라인(Gk)의 교차부에 형성된 박막 트랜지스터의 소스 전극은 제j 데이터 라인(Dj)에 접속되고 드레인 전극은 제j 데이터 라인(Dj)에 인접하지 않은 화소 전극, 즉 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에 인접한 화소 전극에 접속된다. 한편, 제j 데이터 라인(Dj)과 제k-1 게이트 라인(Gk-1) 또는 제k+1 게이트 라인(Gk+1)의 교차부에 형성된 박막 트랜지스터의 소스 전극은 제j 데이터 라인(Dj)에 접속되며 드레인 전극은 제j 데이터 라인(Dj)에 인접한 화소 전극에 접속된다.
예를 들어, 도 4와 같이 제1 데이터 라인(D1)과 제1 게이트 라인(G1)의 교차부에 형성된 제1 TFT(T1)의 소스 전극은 제1 데이터 라인(D1)에 접속되고 드레인 전극은 제1 데이터 라인(D1)에 인접하지 않고 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)에 접속될 수 있다. 이에 비해, 제1 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 형성된 제2 TFT(T2)의 소스 전극은 제1 데이터 라인(D1)에 접속되고 드레인 전극은 제1 데이터 라인(D1)에 인접하는 제1 화소 전극(PE1)에 접속될 수 있다. 제j 데이터 라인(Dj)과 제k 게이트 라인(Gk)의 교차부에 형성된 TFT와 제j 데이터 라인(Dj)과 제k-1 게이트 라인(Gk-1) 또는 제k+1 게이트 라인(Gk+1)의 교차부에 형성된 TFT의 접속 구조에 대한 자세한 설명은 도 5를 결부하여 후술한다.
또한, 동일한 수평 라인에서 제j 데이터 라인(Dj)에 인접한 화소 전극들 중 어느 하나만 제j 데이터 라인(Dj)에 접속되고, 나머지 하나의 화소 전극은 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에 접속된다. 예를 들어, 도 4와 같이 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 중 제3 화소 전극(PE3)만 제2 데이터 라인(D2)에 접속되고, 제2 화소 전극(PE2)은 제1 데이터 라인(D1)에 접속될 수 있다. 또한, 제3 데이터 라인(D3)에 인접한 제10 화소 전극(PE10)과 제11 화소 전극(PE11) 중 제10 화소 전극(PE10)만 제3 데이터 라인(D3)에 접속되고, 제11 화소 전극(PE11)은 제4 데이터 라인(D4)에 접속될 수 있다.
나아가, 제j 데이터 라인(Dj)과 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1) 사이의 화소 전극들은 제j 데이터 라인(Dj)에만 접속되거나 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에만 접속된다. 예를 들어, 도 4와 같이 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이의 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 제1 데이터 라인(D1)에만 접속될 수 있다. 또한, 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이의 제7 화소 전극(PE7)과 제8 화소 전극(PE8)은 제2 데이터 라인(D2)에만 접속될 수 있다.
한편, 수평전계 방식의 액정 표시장치에서는, 도 4에서와 같이, 공통 전극(COM)은 선분 혹은 슬릿 형상을 갖고, 화소 영역 내에서 화소 전극(PE1, PE2,...)과 중첩되도록 형성된다. 각 화소 영역 내에 형성된 화소 전극들(PE1, PE2,...)은 서로 연결되어 기판 전체 면적에 걸쳐 하나의 구성체로 형성된다.
특히, 본 발명에서는, 투명 도전 물질인 인듐-주석 산화물 혹은 인듐-아연 산화물과 같이 비 저항이 금속물질보다 높은 물질로 공통 전극(COM)을 형성할 경우, 면 저항을 낮추기 위해, 금속 물질로 형성한 보조 공통 배선(Acom)을 더 포함한다. 보조 공통 배선(Acom)은 게이트 배선과 같은 물질로 형성할 수 있다.
하지만, 게이트 배선과 같은 금속 물질은 광 투과도가 낮다. 따라서, 보조 공통 배선(Acom)으로 인해 광 투과도가 저하되는 것을 방지하기 위해, 개구 영역이 아닌 곳에 보조 공통 배선(Acom)을 배치하는 것이 필요하다. 본 발명에서는 복합각을 갖는 멀티 도메인 화소 구조를 갖는 경우, 비 표시 영역에 해당하는 복합각 영영에 보조 공통 배선(Acom)을 배치하는 것을 특징으로 한다. 보조 공통 배선(Acom)의 구체적인 배치 관계에 대해서는 도 5를 더 참조하여 설명한다.
도 5는 도 4의 제1 화소 전극을 포함하는 제1 서브 픽셀과 제2 화소 전극을 포함하는 제2 서브 픽셀을 상세히 보여주는 평면 확대도이다. 도 5에서는 설명의 편의를 위해 도 2의 제1 화소 전극(PE1)을 포함하는 제1 서브 픽셀과 제2 화소 전극(PE2)을 포함하는 제2 서브 픽셀만을 예시하였다.
도 5를 참조하면, 데이터 라인(D1, D2)들은 수직 방향(y 축 방향)으로 형성된다. 게이트 라인들(G1, G2)은 데이터 라인들(D1, D2)과 교차되도록 수평 방향(x축 방향)으로 형성된다. 도 5와 같이 IPS 모드로 구현된 경우, 제1 및 제2 화소 전극들(PE1, PE2)은 화소 영역 전면에 형성되나, 공통전극(COM)은 화소 영역에 슬릿(slit) 형태로 형성된다. 이로 인해, 제1 및 제2 화소 전극들(PE1, PE2)과 공통전극(COM)은 수평 전계를 형성할 수 있다. 공통전극(COM)은 기판 전체 표면에 걸쳐 형성되며, 화소 영역에서만 화소 전극들(PE1, PE2)과 중첩되는 슬릿(혹은 선분) 형상을 갖도록 형성된다. 따라서, 공통전극(COM)은 기판 전체에 걸쳐 서로 연결된 구조를 갖는다.
데이터 라인들(D1, D2)과 게이트 라인들(G1, G2)의 교차부들에는 TFT들(T1, T2)이 형성된다. 제1 및 제2 화소 전극들(PE1, PE2) 각각은 TFT에 접속되어 데이터 라인에 인가된 데이터 전압을 공급받는다. 예를 들어, 제1 데이터 라인(D1)과 제1 게이트 라인(G1)의 교차부에 형성된 제1 TFT(T1)의 소스 전극(SE1)은 제1 데이터 라인(D1)에 접속되나, 드레인 전극(DE1)은 제1 데이터 라인(D1)에 인접하지 않고, 제2 데이터 라인(D2)에 인접한 제2 화소 전극(PE2)에 접속될 수 있다. 특히, 드레인 전극(DE1)은 제1 콘택홀(CNT1)과 제2 콘택홀(CNT2)에 형성된 제1 콘택 전극(CE1)을 통해 제2 화소 전극(PE2)으로부터 연장된 제1 돌출 전극(STE1)과 접속될 수 있다. 즉, 제1 콘택 전극(CE1)은 제1 콘택홀(CNT1)에서 제1 TFT(T1)의 드레인 전극(DE1)과 접속되고, 제2 콘택홀(CNT2)에서 제1 돌출 전극(STE1)과 접속된다. 제1 돌출 전극(STE1)의 길이는 제1 TFT(T1)의 드레인 전극(DE1)의 길이보다 길게 형성될 수 있다.
또한, 제1 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 형성된 제2 TFT(T2)의 소스 전극(SE2)은 제2 데이터 라인(D2)에 접속되고, 드레인 전극(DE2)은 제1 데이터 라인(D1)에 인접한 제1 화소 전극(PE1)에 접속될 수 있다. 제2 TFT(T2)의 드레인 전극(DE2)은 제1 화소 전극(PE1)으로부터 연장된 제2 돌출 전극(STE2)과 제4 콘택홀(CNT4)과 제5 콘택홀(CNT5)에 형성된 제2 콘택 전극(CE2)을 통해 접속될 수 있다. 즉, 제2 콘택 전극(CE2)은 제4 콘택홀(CNT4)에서 제2 TFT(T2)의 드레인 전극(DE2)과 접속되고, 제5 콘택홀(CNT5)에서 제2 돌출 전극(STE2)과 접속된다. 이 경우, 제2 돌출 전극(STE2)의 길이는 제1 돌출 전극(PRE1)의 길이보다 짧고, 제2 TFT(T2)의 드레인 전극(DE2)의 길이보다 짧게 형성될 수도 있다.
또한, 도 5와 같이 제1 돌출 전극(STE1)의 일부는 제1 TFT(T1)의 드레인 전극(DE1)의 일부와 중첩되고, 제2 돌출 전극(STE2)의 일부는 제2 TFT(T2)의 드레인 전극(DE2)의 일부와 중첩될 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 돌출 전극(PRE1)은 제1 TFT(T1)의 드레인 전극(DE1)과 전혀 중첩되지 않도록 형성될 수도 있고, 제2 돌출 전극(PRE2)은 제2 TFT(T2)의 드레인 전극(DE2)과 전혀 중첩되지 않도록 형성될 수도 있다.
특히, 보조 공통 배선(Acom)이 복합각 영역(CA)에 걸쳐서 형성된다. 복합각 영역(CA)은 화소 영역에서 상부 도메인과 하부 도메인이 만나는 영역이다. 이 영역에서는 액정 배열이 균일하지 않아서, 실질적으로 액정이 구동되지 않는 비 투과 영역이다. 보조 공통 배선(Acom)에 배치함으로써, 전체적인 투과율에는 전혀 영향을 주지 않는다.
또한, 보조 공통 배선(Acom)은 공통 전극(COM)과 전기적으로 연결되어야 그 기능을 발휘할 수 있다. 보조 공통 배선(Acom)과 공통 전극(COM)은 서로 다른 층에 형성된다. 즉, 보조 공통 배선(Acom)은 게이트 배선들(G1, G2)과 동일한 금속으로 동일한 층에 형성하는 것이 바람직하다. 따라서, 보조 공통 배선(Acom)과 공통 전극(COM)은 절연막을 사이에 두고 서로 다른 층에 배치된다.
보조 공통 배선(Acom)과 공통 전극(COM)을 서로 접촉하기 위해서는, 절연막을 관통하는 제3 콘택홀(CNT3)을 통해 연결하는 것이 바람직하다. 또한, 보조 공통 배선(Acom)과 공통 전극(COM)을 연결하는 제3 콘택홀(CNT)이 형성되는 위치 역시, 표시 장치의 투과율을 저하하지 않는 곳에 배치하는 것이 바람직하다.
데이터 배선들(D1, D2)이 형성되지 않는 곳, 즉, 이웃하는 두 개의 데이터 배선들(D1, D2) 사이에는 아무런 배선이 배치되지 않고, 블랙 매트릭스에 의해 이웃하는 화소들을 구분하는 영역이 된다. 특히, 이 부분에는 공통 전극(COM)이 배치되어 있다. 따라서, 이 부분에서 공통 전극(COM)과 보조 공통 배선(Acom)을 서로 연결하는 제3 콘택홀(CNT3)을 형성하는 것이 바람직하다. 제3 콘택홀(CNT3)을 통한 공통 전극(COM)과 보조 공통 배선(Acom)의 연결 구조에 대해서는 단면도인 도 6을 참조하여 더 상세히 설명한다.
도 6은 도 5에서 절취선 I-I'과 Ⅱ-Ⅱ'로 자른 단면 구조를 나타내는 단면도이다. 도 5 및 6을 참조하면, 하부 기판(SUB) 상에는 게이트 라인, 제1 TFT(T1)의 게이트 전극(GE1) 및 게이트 배선(G1, G2)을 포함하는 게이트 금속 패턴이 형성된다. 특히, 본 발명에서 게이트 금속 패턴은, 화소 영역 내에서 추후에 형성될 화소 전극의 복합각 영역(CA)에 보조 공통 배선(Acom)을 더 포함한다.
게이트 금속 패턴을 덮는 게이트 절연막(GI)이 하부 기판(SUB)의 전면(全面)에 형성된다. 게이트 절연막(GI) 상에는 반도체 패턴(SEM)이 형성되고, 반도체 패턴 상에는 데이터 라인, 제1 TFT(T1)의 소스 전극(SE1)과 드레인 전극(DE1), 제2 TFT(T2)의 소스 전극(SE2)과 드레인 전극(DE2)을 포함하는 소스/드레인 금속 패턴이 형성된다. 반도체 패턴(SEM) 중에서 소스 전극(SE2)과 드레인 전극(DE) 사이에 노출된 영역이 채널 층의 기능을 한다.
소스/드레인 금속 패턴을 덮는 제1 보호막(PA1)이 하부 기판(SUB)의 전면(全面)에 형성된다. 제1 보호막(PA1)을 형성한 후, 제1 보호막(PA1)을 관통하여 제1 TFT(T1)의 드레인 전극(DE1)을 노출시키는 제1 콘택홀(CNT1)을 형성한다. 또한, 제1 보호막(PA1)을 관통하여 제2 TFT(T2)의 드레인 전극(DE2)을 노출시키는 제2 콘택홀(CNT2)을 형성한다.
제1 보호막(PA1) 위에 투명 도전 물질을 도포하고, 패턴하여 제1 콘택홀(CNT1)을 통해 제1 TFT(T1)의 드레인 전극(DE1)과 접촉하는 제2 화소 전극(PE2)을 형성한다. 특히, 제2 화소 전극(PE2)에서 분기된 제1 돌출 전극(STE1)이 드레인 전극(DE1)과 접촉하는 것이 바람직하다. 또한, 제2 콘택홀(CNT2)을 통해 제2 TFT(T2)의 드레인 전극(DE2)과 접촉하는 제1 화소 전극(PE1)을 형성한다. 마찬가지로, 제1 화소 전극(PE1)에서 분기된 제2 돌출 전극(STE2)이 드레인 전극(DE2)과 접촉하는 것이 바람직하다. 화소 전극들(PE1, PE2, ...)들이 형성된 기판(SUB) 전체 표면 위에 제2 보호막(PA2)을 도포한다.
제2 보호막(PA2), 제1 보호막(PA1) 그리고 게이트 절연막(GI)을 패턴하여, 이웃하는 2개의 데이터 배선들 사이에 배치된, 두 개의 화소 전극들 사이에 위치하는 공통 전극(COM)의 일부분을 노출하는 제3 콘택홀(CNT3)을 형성한다. 특히, 제3 콘택홀(CNT3)은 화소 전극들 사이에 배치되는 블랙 매트릭스 영역 내부에 위치하도록 배치하는 것이 바람직하다.
제2 보호막(PA2) 위에 다시 투명 도전 물질을 도포하고 패턴하여, 공통 전극(COM)을 형성한다. 특히, 공통 전극(COM)은, 화소 영역 내부에서는 화소 전극(PE1, PE2, ...)들과 중첩된 선분 형태를 갖도록 형성하는 것이 바람직하다. 한편, 공통 전극(COM)은 제3 콘택홀(CNT3)을 통해 게이트 배선 물질로 형성한 보조 공통 배선(Acom)과 직접 접촉하여 전기적으로 연결하는 것이 바람직하다.
한편, 도 5 및 도 6에서는 설명의 편의를 위해 도 4의 제1 화소 전극(PE1)을 포함하는 제1 서브 픽셀과 제2 화소 전극(PE2)을 포함하는 제2 서브 픽셀만을 예시하였다. 하지만, 도 4의 제7 화소 전극(PE7)을 포함하는 제7 서브 픽셀과 제8 화소 전극(PE8)을 포함하는 제8 서브 픽셀은 화소 전극들과 접속되는 TFT들, 제1 돌출 전극(STE1), 및 제2 돌출 전극(STE2)의 형성 위치만이 다를 뿐, 도 5 및 도 6에서 설명한 바와 실질적으로 동일하게 형성될 수 있다.
즉, 제7 화소 전극(PE7)과 접속되는 제7 TFT(T7)의 접속 구성은 제j 데이터 라인(Dj)과 제k 게이트 라인(Gk)의 교차부에 형성된 TFT로서, 소스 전극은 제j 데이터 라인(Dj)에 접속되고 드레인 전극은 제j 데이터 라인(Dj)에 인접하지 않은 화소 전극, 즉 제j-1 데이터 라인(Dj-1) 또는 제j+1 데이터 라인(Dj+1)에 인접한 화소 전극에 접속되는 TFT로 예시된 도 4의 제1 TFT(T1)와 유사하게 형성될 수 있다. 제8 화소 전극(PE8)과 접속되는 제8 TFT(T8)의 접속 구성은 제j 데이터 라인(Dj)과 제k-1 게이트 라인(Gk-1) 또는 제k+1 게이트 라인(Gk+1)의 교차부에 형성된 TFT로서, 소스 전극은 제j 데이터 라인(Dj)에 접속되며 드레인 전극은 제j 데이터 라인(Dj)에 인접한 화소 전극에 접속되는 TFT로 예시된 도 2의 제2 TFT(T2)와 유사하게 형성될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
10: 액정표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 집적회로 13: 게이트 구동회로

Claims (5)

  1. 기판;
    상기 기판 위에서 가로 방향으로 배열하는 게이트 배선;
    상기 기판 위에서 세로 방향으로 배열하는 데이터 배선;
    상기 게이트 배선 및 상기 데이터 배선의 교차 구조에 의해 매트릭스 방식으로 배열된 화소 영역;
    상기 화소 영역 내에서 적어도 두 개의 도메인 영역을 정의하도록 형성된 화소 전극;
    상기 화소 전극의 복합각 영역에 걸쳐 형성된 보조 공통 배선; 그리고
    상기 화소 영역 내에서 상기 화소 전극과 중첩하는 다수 개의 선분들을 포함하며, 상기 보조 공통 배선과 연결된 공통 전극을 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 데이터 배선들 중에서 이웃하는 두 개의 데이터 배선 사이에는 상기 화소 영역들 중에서, 두 개 열의 화소 영역들이 배치되는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 보조 공통 배선은 상기 게이트 배선과 동일한 물질을 포함하고,
    상기 게이트 배선과 동일한 층에 배치되며,
    상기 게이트 배선과 평행하게 배열되는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 게이트 배선 및 상기 보조 공통 배선 위에 도포된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 반도체 층, 소스 전극 및 드레인 전극; 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 도포된 제1 보호막을 더 포함하고,
    상기 화소 전극은 상기 제1 보호막 위에서 형성되며 상기 드레인 전극과 접촉하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 화소 전극 위에 도포된 제2 보호막을 더 포함하고,
    상기 공통 전극은 상기 제2 보호막, 상기 제1 보호막 및 상기 게이트 절연막을 관통하는 콘택홀을 통해 상기 보조 공통 배선과 접촉하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
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