KR20150070776A

KR20150070776A - 표시 장치

Info

Publication number: KR20150070776A
Application number: KR1020130157372A
Authority: KR
Inventors: 정형기; 송영구; 홍기표
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-12-17
Filing date: 2013-12-17
Publication date: 2015-06-25
Also published as: KR102283806B1; US9778521B2; US20150168772A1

Abstract

표시 장치의 화소들 각각은, 제1 화소 영역에 배치된 제1 화소 전극, 제2 화소 영역에 배치된 제2 화소 전극, 상기 제1 화소 영역 및 상기 제2 화소 영역 사이의 제1 경계 영역의 소정의 영역에 배치된 블랙 매트릭스, 제1 방향으로 배열된 상기 제1 화소 영역들 사이 및 상기 제2 화소 영역들 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 차폐 전극, 및 상기 차폐 전극으로부터 상기 제1 방향으로 분기되어 상기 제1 경계 영역에서 상기 블랙 매트릭스를 사이에 두고 배치된 제1 및 제2 서브 차폐 전극들을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 블랙 매트릭스의 배치 영역을 감소시켜 표시 신뢰성을 향상시킬 수 있는 표시 장치에 관한 것이다.

최근 액정표시장치(Liquid Crystal Display), 유기전계발광 표시장치(Organic Light Emitting Diode), 전기습윤 표시장치(Electro Wetting Display Device), 전기영동 표시장치(Electrophoretic Display Device), 및 나노 크리스탈 디스플레이(Nano Crystal Display: NCD) 등 다양한 표시장치가 개발되고 있다.

일반적으로, 표시장치들 중 액정 표시 장치는 제1 기판, 제1 기판과 대향하는 제2 기판, 및 제1 및 제2 기판들 사이에 개재된 액정층을 포함하는 표시 패널을 포함한다. 제1 기판에는 액정층을 구동하기 위한 복수의 화소 전극들이 배치된다. 제2 기판에는 공통 전극이 배치된다.

화소 전극에 인가된 데이터 전압 및 공통 전극에 인가된 공통 전압에 의해 화소 전극과 공통 전극 사이에 전계가 형성된다. 화소 전극과 공통 전극 사이에 형성된 전계에 의해 액정층의 액정 분자들이 재배열됨으로써 액정층을 투과하는 광의 양이 조절되어 영상이 표시된다.

본 발명의 목적은 블랙 매트릭스의 배치 영역을 감소시켜 표시 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 표시 장치는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 패널을 포함하고, 상기 화소들 각각은, 제1 화소 영역에 배치된 제1 화소 전극, 제2 화소 영역에 배치된 제2 화소 전극, 상기 제1 화소 영역 및 상기 제2 화소 영역 사이의 제1 경계 영역의 소정의 영역에 배치된 블랙 매트릭스, 제1 방향으로 배열된 상기 제1 화소 영역들 사이 및 상기 제2 화소 영역들 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 차폐 전극, 및 상기 차폐 전극으로부터 상기 제1 방향으로 분기되어 상기 제1 경계 영역에서 상기 블랙 매트릭스를 사이에 두고 배치된 제1 및 제2 서브 차폐 전극들을 포함한다.

상기 데이터 라인들 각각은 상기 차폐 전극이 배치되는 영역으로 정의된 상기 제2 경계 영역에 배치되며, 상기 차폐 전극은 상기 제2 방향에서 상기 데이터 라인들 각각의 폭보다 큰 폭을 갖는다.

상기 화소들 각각은, 대응하는 게이트 라인, 대응하는 데이터 라인, 및 상기 제1 화소 전극에 연결된 제1 트랜지스터, 상기 대응하는 게이트 라인, 상기 대응하는 데이터 라인, 및 상기 제2 화소 전극에 연결된 제2 트랜지스터, 및 상기 대응하는 게이트 라인, 상기 제2 화소 전극, 및 상기 대응하는 데이터 라인과 동일층에 배치된 스토리지 라인에 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 내지 제3 트랜지스터들은 상기 제1 경계 영역에 배치된다.

상기 표시 패널은, 상기 제1 내지 제3 트랜지스터들 상에 배치되고, 상기 제2 방향으로 연장되어 상기 제1 및 제2 화소 영역들과 오버랩되는 복수의 컬러 필터들, 및 상기 차폐 전극 및 상기 제1 및 제2 서브 차폐 전극들 상에 배치된 절연막을 포함하고, 상기 차폐 전극 및 상기 제1 및 제2 서브 차폐 전극들은 상기 컬러 필터들 상에 배치되고, 상기 제1 및 제2 화소 전극들 및 상기 블랙 매트릭스는 상기 제2 절연막 상에 배치된다.

상기 제1 트랜지스터는, 상기 대응하는 게이트 라인으로부터 분기된 제1 게이트 전극, 상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극, 및 상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제1 컨택홀을 통해 상기 제1 화소 전극으로부터 분기된 제1 연결 전극에 연결된 제1 드레인 전극을 포함하고, 상기 제1 서브 차폐 전극은 상기 제1 컨택홀에 인접하게 연장되며, 상기 제1 연결 전극과 오버랩되지 않도록 배치되고, 상기 제1 방향에서 상기 제1 서브 차폐 전극의 단부는 상기 제2 방향과 평행하게 형성된다.

상기 제2 트랜지스터는, 상기 대응하는 게이트 라인으로부터 분기된 제2 게이트 전극, 상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극, 및 상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극으로부터 분기된 제2 연결 전극에 연결된 제2 드레인 전극을 포함하고, 상기 제2 차폐 전극은 상기 제2 컨택홀에 인접하게 연장되며, 상기 제1 연결 전극과 오버랩되지 않도록 배치되고, 상기 제1 방향에서 상기 제2 서브 차폐 전극의 단부는 상기 제2 방향과 평행하게 형성된다.

상기 스토리지 라인은 상기 제2 방향으로 연장되어 상기 제1 화소 전극의 중앙부 및 상기 제2 화소 전극의 중앙부와 오버랩되며, 상기 제1 화소 영역 및 상기 제1 경계영역의 경계와 상기 제2 화소 영역 및 상기 제1 경계영역의 경계에서 상기 제2 방향으로 소정의 길이만큼 연장된 후, 상기 제1 경계 영역에서 상기 제2 방향으로 연장된다.

상기 제3 트랜지스터는, 상기 대응하는 게이트 라인으로부터 분기된 제3 게이트 전극, 상기 스토리지 라인으로부터 분기된 제3 소스 전극, 및 상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극에 연결된 제3 드레인 전극을 포함한다.

본 발명의 다른 실시 예에 따른 표시 장치는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 패널을 포함하고, 상기 화소들 각각은, 제1 화소 영역에 배치된 제1 화소 전극, 제2 화소 영역에 배치된 제2 화소 전극, 대응하는 게이트 라인, 대응하는 데이터 라인, 및 상기 제1 화소 전극에 연결된 제1 트랜지스터, 상기 대응하는 게이트 라인, 상기 대응하는 데이터 라인, 및 상기 제2 화소 전극에 연결된 제2 트랜지스터, 상기 대응하는 게이트 라인, 상기 제2 화소 전극, 및 상기 대응하는 데이터 라인과 동일층에 배치된 스토리지 라인에 연결된 제3 트랜지스터, 제1 방향으로 배열된 상기 제1 화소 영역들 사이 및 상기 제2 화소 영역들 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 차폐 전극, 및 상기 제1 화소 영역 및 상기 제2 화소 영역 사이의 제1 경계 영역의 소정의 영역에 선택적으로 배치된 블랙 매트릭스를 포함하고, 상기 제1 내지 제3 트랜지스터들은 상기 제1 경계 영역에 배치된다.

본 발명의 표시 장치는 블랙 매트릭스의 배치 영역을 감소시켜 표시 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 제1 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 화소의 레이 아웃이다.
도 3은 도 2에 도시된 I-I'선의 단면도이다.
도 4는 도 2에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 5는 도 2에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 6은 도 2에 도시된 화소의 등가 회로도이다.
도 7은 본 발명의 제2 실시 예에 따른 표시 장치의 화소의 레이 아웃이다.
도 8은 본 발명의 제3 실시 예에 따른 표시 장치의 화소의 레이 아웃이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.

도 1은 본 발명의 제1 실시 예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.

표시 패널(100)은 복수의 화소들(PX11~PXnm), 복수의 게이트 라인들(GL1~GLn), 및 복수의 데이터 라인들(DL1~DLm)을 포함한다. 표시 패널(100)의 평면상의 영역은 표시 영역(DA) 및 표시 영역(DA) 주변의 비 표시 영역(NDA)을 포함한다.

화소들(PX11~PXnm)은 매트릭스 형태로 배열되어 표시 영역(DA)에 배치된다. 예를 들어 화소들(PX11~PXnm)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.

게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배치된다. 게이트 라인들(GL1~GLn)은 게이트 구동부(200)에 연결되어 순차적인 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL1~DLm)은 데이터 구동부(300)에 연결되어 아날로그 형태의 데이터 전압들을 수신할 수 있다.

화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn)을 통해 제공받은 게이트 신호들에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압들을 제공받는다. 화소들(PX11~PXnm)은 데이터 전압들에 대응하는 계조를 표시한다.

게이트 구동부(200)는 구동 회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 제공된 게이트 제어 신호에 응답하여 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 제공된다. 그 결과 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.

게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.

그러나, 이에 한정되지 않고, 게이트 구동부(200)는 복수의 게이트 구동 칩들을 포함할 수 있다. 게이트 구동 칩들은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장되거나 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 연결될 수 있다.

데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 제공받는다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 제공한다.

데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 연결된다. 즉, 데이터 구동부(300)는 테이프 캐리어 패키지 방식으로 표시 패널(100)에 연결될 수 있다.

그러나 이에 한정되지 않고, 소스 구동칩들(310_1~310_k)은 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 칩 온 글래스 방식으로 실장될 수 있다.

도 2는 도 1에 도시된 화소의 레이 아웃이다.

도 2에는 하나의 화소(PXij)만을 도시하였으나, 도 1에 도시된 다른 화소들 역시 동일한 구성을 가질 것이다. 이하, 설명의 편의를 위해 하나의 화소(PXij)의 구성이 설명될 것이다.

도 2를 참조하면, 화소(PXij)는 대응하는 게이트 라인(GLi) 및 대응하는 데이터 라인(DLj)에 연결된다. 게이트 라인(GLi)은 제1 방향(D1)으로 연장된다. 데이터 라인(DLj)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 제1 방향(D1)은 행 방향에 대응되고, 제2 방향(D2)은 열 방향에 대응된다.

화소(PXij)는 제1 서브 화소 및 제2 서브 화소를 포함한다. 제1 서브 화소는 제1 트랜지스터(T1) 및 제1 화소 전극(PE1)을 포함한다. 제2 서브 화소는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 화소 전극(PE2)을 포함한다.

제1 서브 화소에서 영상이 표시되는 영역은 제1 화소 영역(PA1)으로 정의될 수 있다. 제2 서브 화소에서 영상이 표시되는 영역은 제2 화소 영역(PA2)으로 정의될 수 있다. 제1 화소 전극(PE1)은 제1 화소 영역(PA1)에 배치된다. 제2 화소 전극(PE2)은 제2 화소 영역(PA2)에 배치된다.

화소(PXij)의 제1 화소 영역(PA1)과 제2 화소 영역(PA2) 사이의 영역은 제1 경계 영역(BA1)으로 정의될 수 있다. 제1 경계 영역(BA1)은 제1 방향(D1)으로 연장된다. 게이트 라인(GLi) 및 제1 내지 제3 트랜지스터들(T1,T2,T3)은 제1 경계 영역(BA1)에 배치된다.

화소들 사이의 영역은 제2 경계 영역(BA2) 및 제3 경계 영역(BA3)을 포함한다. 제2 경계 영역(BA2)은 제1 방향(D1)으로 배열된 화소들 사이에 배치되어 제2 방향(D2)으로 연장된다. 구체적으로 제2 경계 영역(BA2)은 제1 방향(D1)으로 배열된 제1 화소 영역들(PA1) 사이 및 제2 화소 영역들(PA2) 사이에 배치되어 제2 방향(D2)으로 연장된다. 데이터 라인들(DLj,DLj+1)은 제2 경계 영역(BA2)에 배치된다.

제3 경계 영역(BA3)은 제2 방향(D2)으로 배열된 화소들 사이에 배치되어 제1 방향(D1)으로 연장된다. 예를 들어, 제3 경계 영역(BA3)은 제2 방향(D2)에서 화소(PXij)의 제1 화소 영역(PA1) 및 화소(PXij)와 인접한 다른 화소의 제2 화소 영역(PA2) 사이에 배치되어 제1 방향(D1)으로 연장된다.

제1 경계 영역(BA1)과 및 제2 경계 영역(BA2)은 서로 교차할 수 있다. 제1 경계 영역(BA1)과 및 제2 경계 영역(BA2)의 교차 영역에서 게이트 라인(GLi) 및 데이터 라인들(DLj,DLj+1)이 서로 교차할 수 있다.

제1 서브 화소의 제1 트랜지스터(T1)는 게이트 라인(GLi)으로부터 분기된 제1 게이트 전극(GE1), 데이터 라인(DLj)으로부터 분기된 제1 소스 전극(SE1), 및 제1 화소 전극(PE1)에 연결된 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 연장되어 제1 컨택홀(H1)을 통해 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)에 전기적으로 연결된다.

제2 서브 화소의 제2 트랜지스터(T2)는 게이트 라인(GLi)으로부터 분기된 제2 게이트 전극(GE2), 데이터 라인(DLj)으로부터 분기된 제2 소스 전극(SE2), 및 제2 화소 전극(PE2)에 연결된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 연장되어 제2 컨택홀(H2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)에 전기적으로 연결된다.

제2 서브 화소의 제3 트랜지스터(T3)는 게이트 라인(GLi)으로부터 분기된 제3 게이트 전극(GE3), 스토리지 라인(SL)으로부터 분기된 제3 소스 전극(SE3), 및 제2 화소 전극(PE2)에 연결된 제3 드레인 전극(DE3)을 포함한다. 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)으로부터 연장되어 형성될 수 있다. 제3 드레인 전극(DE3)은 연장되어 제2 컨택홀(H2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)에 전기적으로 연결된다.

스토리지 라인(SL)은 제2 방향(D2)으로 연장되어 제1 화소 전극(PE1)의 중앙부 및 제2 화소 전극(PE2)의 중앙부와 오버랩된다. 또한, 스토리지 라인(SL)은 제1 화소 영역(PA1) 및 제1 경계영역(BA1)의 경계와 제2 화소 영역(PA2) 및 제1 경계영역(BA1)의 경계에서 제2 방향(D2)으로 소정의 길이만큼 연장된 후, 제1 경계 영역(BA1)에서 제2 방향(D2)으로 연장된다. 스토리지 라인(SL)은 데이터 라인들(DLj,DLj+1)과 동일한 층에 배치되며, 스토리지 전압을 인가받는다.

표시 영역(DA)에 제2 방향(D2)으로 연장된 복수의 컬러 필터들(CF)이 배치된다. 컬러 필터들(CF)은 각각 제2 방향(D2)으로 배열된 화소들과 오버랩된다. 구체적으로 컬러 필터들(CF)은 각각 제2 방향(D2)으로 배열된 제1 및 제2 화소 영역들(PA1,PA2)에 오버랩되도록 배치된다. 컬러 필터들(CF)은 제1 방향(D1)에서 서로 인접하도록 배치되어 서로 접촉될 수 있다.

제1 화소 전극(PE1)은 제1 줄기부(PE1a) 및 제1 줄기부(PE1a)로부터 방사형으로 돌출되어 연장된 복수의 제1 가지부들(PE1b)을 포함한다. 제1 줄기부(PE1a)는 다양한 형상으로 제공될 수 있다. 예시적인 실시 예로서 도 2에 도시된 바와 같이 제1 줄기부(PE1a)는 십자형상을 가질 수 있다. 이러한 경우, 화소(PXij)의 제1 화소 영역(PA1)은 제1 줄기부(PE1a)에 의해 4개의 도메인들로 구분될 수 있다.

제1 화소 영역(PA1)에서 십자형상의 제1 줄기부(PE1a) 중 제2 방향(D2)으로 연장된 제1 줄기부(PE1a)는 스토리지 라인(SL)과 오버랩될 수 있다.

제1 가지부들(PE1b)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 연장될 수 있다. 제1 가지부들(PE1b)은 제1 줄기부(PE1a)에 의해 구획된 각각의 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 제1 가지부들(PE1b)은 마이크로미터 단위의 거리로 서로 이격되어 복수의 미세 슬릿들을 형성한다.

표시 패널(100)은 서로 마주보는 두 개의 기판 사이에 배치된 액정층을 포함할 수 있다. 복수의 미세 슬릿들에 의해 제1 화소 영역(PA1)에서 액정층의 액정분자들은 도메인별로 서로 다른 방향으로 프리틸트 된다. 따라서 액정 분자의 배향 방향이 서로 다른 네 개의 도메인이 액정층에 형성된다. 이와 같이 액정분자가 기울어지는 방향을 다양하게 하면 액정층을 포함하는 표시 장치(100)의 기준 시야각이 커질 수 있다.

제1 화소 전극(PE1)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 제1 화소 전극(PE1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.

제2 화소 전극(PE2)은 제2 줄기부(PE2a) 및 제2 줄기부(PE2a)로부터 방사형으로 돌출되어 연장된 복수의 제2 가지부들(PE2b)을 포함한다. 제2 화소 영역(PA2)에서 십자형상의 제2 줄기부(PE2a) 중 제2 방향(D2)으로 연장된 제2 줄기부(PE2a)는 스토리지 라인(SL)과 오버랩될 수 있다.

제2 화소 전극(PE2)의 평면상의 면적은 제1 화소 전극(PE1)의 평면상의 면적보다 크다. 면적 차이를 제외하고 제2 화소 전극(PE2)의 형상은 실질적으로 제1 화소 전극(PE1)의 형상과 동일하다. 또한, 제2 화소 전극(PE2)은 제1 화소 전극(PE1)과 동일한 물질로 형성될 수 있다. 따라서, 이하, 제2 화소 전극(PE2)의 구성에 대한 설명은 생략한다.

차폐 전극(SHE)은 제2 방향(D2)으로 연장되어 제2 경계 영역(BA2)에 배치된다. 차폐 전극(SHE)은 제1 방향(D1)에서 데이터 라인들(DLj,DLj+1) 각각의 폭보다 큰 폭을 갖는다. 실질적으로 차폐 전극(SHE)은 제2 경계 영역(BA2)에 오버랩되도록 배치된다. 차폐 전극(SHE)은 제2 경계 영역(BA2)에서 광을 차단하는 역할을 한다. 이러한 구성은 이하 상세히 설명될 것이다.

차폐 전극(SHE)은 화소 전극(PE)과 동일한 물질을 포함한다. 즉, 차폐 전극(SHE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.

차폐 전극(SHE)으로부터 제1 방향(D1)으로 분기된 제1 서브 차폐 전극(SHE1) 및 제2 서브 차폐 전극(SHE2)이 제1 경계 영역(BA1)의 소정의 영역에 배치된다.

제1 서브 차폐 전극(SHE1)은 제1 컨택홀(H1)에 인접하게 배치된다. 또한, 제1 서브 차폐 전극(SHE1)은 제1 연결 전극(CNE1)과 오버랩되지 않도록 배치된다. 제1 방향(D1)에서 제1 서브 차폐 전극(SHE1)의 단부는 제1 방향(D1)과 수직하게 형성된다. 즉, 제1 방향(D1)에서 제1 서브 차폐 전극(SHE1)의 단부는 제2 방향(D2)과 평행하게 형성된다.

제2 서브 차폐 전극(SHE2)은 제2 컨택홀(H2)에 인접하게 배치된다. 또한, 제2 서브 차폐 전극(SHE2)은 제2 연결 전극(CNE2)과 오버랩되지 않도록 배치된다. 제1 방향(D1)에서 제2 서브 차폐 전극(SHE2)의 단부는 제1 방향(D1)과 수직하게 형성된다. 즉, 제1 방향(D1)에서 제2 서브 차폐 전극(SHE2)의 단부는 제2 방향(D2)과 평행하게 형성된다.

제1 및 제2 서브 차폐 전극들(SHE1,SHE2)은 차폐 전극(SHE)과 동일한 물질로 형성된다. 즉, 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)은 투명 도전성 물질을 포함한다.

제1 경계 영역(BA1)의 소정의 영역에 블랙 매트리스(BM)가 배치된다. 구체적으로 블랙 매트릭스(BM)는 제1 경계 영역(BA1)에서 제1 서브 차폐 전극(SHE1)과 제2 서브 차폐 전극(SHE2) 사이에 배치된다. 즉, 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)은 블랙 매트릭스(BM)를 사이에 두고 배치된다.

제1 경계 영역(BA1)에서 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)과 블랙 매트릭스(BM)는 광을 차단하는 역할을 한다. 이러한 구성은 이하 상세히 설명될 것이다.

도 3은 도 2에 도시된 I-I'선의 단면도이다. 도 4는 도 2에 도시된 Ⅱ-Ⅱ'선의 단면도이다. 도 5는 도 2에 도시된 Ⅲ-Ⅲ'선의 단면도이다.

도 3, 도 4, 및 도 5를 참조하면, 화소(PX1j)는 제1 기판(110), 제1 기판(110)과 마주보는 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함한다.

제1 기판(110)은 제1 베이스 기판(111), 및 제1 베이스 기판(111) 상에 배치된 제1 트랜지스터(T1), 컬러 필터(CF), 차폐 전극(SHE), 제1 화소 전극(PE1), 및 블랙 매트릭스(BM)를 포함한다.

제2 및 제3 트랜지스터들(T2,T3)의 단면 구성은 제1 트랜지스터(T1)와 실질적으로 동일하다. 따라서, 이하 제1 트랜지스터(T1)의 단면 구성이 상세히 설명되고, 제2 및 제3 트랜지스터들(T2,T3)의 단면 구성에 대한 설명은 생략된다.

제1 베이스 기판(111) 상에 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)이 배치된다. 제1 베이스 기판(111)은 투명 또는 불투명한 절연 기판일 수 있다. 예를 들어, 제1 베이스 기판(111)은 실리콘 기판, 유리 기판, 및 플라스틱 기판일 수 있다.

제1 베이스 기판(111) 상에 제1 게이트 전극(GE1)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1)은 게이트 절연막으로 정의될 수 있다. 제1 절연막(INS1)은 무기 물질을 포함하는 무기 절연막일 수 있다.

제1 게이트 전극(GE1)을 덮고 있는 제1 절연막(INS1) 상에 제1 트랜지스터(T1)의 제1 반도체 층(SM1)이 배치된다. 도시하지 않았으나, 제1 반도체 층(SM1)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.

제2 경계 영역(BA2)에서 제1 절연막(INS1) 상에 데이터 라인들(DLj,DLj+1)이 배치된다. 제1 화소 영역(PA1)에서 제1 화소 전극(PE1)의 제1 줄기부(PE1a)와 오버랩되도록 제1 절연막(INS1) 상에 스토리지 라인(SL)이 배치된다.

제1 반도체 층(SM1) 및 제1 절연막(INS1) 상에 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 서로 이격되어 배치된다. 제1 반도체 층(SM1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에서 전도 채널(conductive channel)을 형성한다.

제1 절연막(INS1) 상에 제1 트랜지스터(T1), 데이터 라인들(DLj,DLj+1), 및스토리지 라인(SL)을 덮도록 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2)은 패시베이션(passivation)막으로 정의될 수 있다. 제2 절연막(INS2)은 무기물질을 포함하는 무기 절연막일 수 있다. 제2 절연막(INS2)은 노출된 제1 반도체 층(SM1)의 상부를 커버 한다.

제2 절연막(INS2) 상에 컬러 필터들(CF)이 배치된다. 전술한 바와 같이 컬러 필터들(CF)은 제2 방향(D2)으로 연장되어 제2 방향(D2)에 배열된 제1 및 제2 화소 영역들(PA1,PA2)에 오버랩된다. 도시된 바와 같이, 컬러 필터들(CF)은 제2 경계 영역(BA2)에서 서로 접촉되도록 배치될 수 있다.

컬러 필터(CF)는 화소를 투과하는 광에 색을 제공한다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있다. 컬러 필터들(CF)은 제1 방향(D1)으로 적색, 녹색, 및 청색 컬러 필터 순서로 배치될 수 있다.

제2 경계 영역(BA2)에서 컬러필터(CF) 상에 차폐 전극(SE)이 배치된다. 차폐 전극(SE)의 폭은 데이터 라인들(DLj,DLj+1) 각각의 폭보다 크며 제2 비화소 영역(NPA2)과 오버랩되도록 배치될 수 있다.

제1 경계 영역(BA1)에서 컬러필터(CF) 상에 차폐 전극(SHE)으로부터 분기된 제1 서브 차폐 전극(SHE1) 및 제2 서브 차폐 전극(SHE2)이 배치된다.

차폐 전극(SE), 및 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)을 덮도록 컬러 필터(CF) 상에 제3 절연막(INS3)이 배치된다. 제3 절연막(INS3)은 무기 물질을 포함하는 무기 절연막일 수 있다.

제3 절연막(INS3), 컬러 필터(CF), 및 제2 절연막(INS2)을 관통하여 제1 드레인 전극(DE1)의 소정의 영역을 노출시키는 제1 컨택홀(CH1)이 형성된다. 제1 화소 영역(PA1)에서 제3 절연막(INS3) 상에 제1 화소 전극(PE1)이 배치된다. 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)에 전기적으로 연결된다.

제1 서브 차폐 전극(SHE1)과 제2 서브 차폐 전극(SHE2) 사이의 제1 경계 영역(BA1)에서 제3 절연막(INS3) 상에 블랙 매트릭스(BM)가 배치된다. 구체적으로, 도 3 및 도 5에 도시된 바와 같이, 블랙 매트릭스(BM)는 제1 서브 차폐 전극(SHE1)과 제2 서브 차폐 전극(SHE2)이 배치되지 않은 제1 경계 영역(BA1)에서 제3 절연막(INS3) 상에 배치된다.

블랙 매트릭스(BM)는 제1 서브 차폐 전극(SHE1)과 제2 서브 차폐 전극(SHE2) 사이의 제1 경계 영역(BA1)에서 불필요한 광을 차단한다. 또한, 블랙 매트릭스(BM)는 제1 서브 차폐 전극(SHE1)과 제2 서브 차폐 전극(SHE2) 사이의 제1 경계 영역(BA1)과 인접한 제1 및 제2 화소 영역들(PA1,PA2)의 가장 자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛 샘을 차단한다.

단면으로 도시하지 않았으나, 블랙 매트릭스(BM)는 제3 경계 영역(BA3)에도 배치될 수 있다. 따라서, 블랙 매트릭스(BM)는 제3 경계 영역(BA3)에서 불필요한 광을 차단할 수 있다.

블랙 매트릭스(BM) 상에 블랙 컬럼 스페이서(BCS)가 배치된다. 블랙 컬럼 스페이서(BCS)는 제1 트랜지스터(T1)의 제1 반도체 층(SM1)에 의해 형성된 전도 채널에 오버랩되도록 배치된다.

도 3에는 제1 트랜지스터(T1)의 단면만이 도시되었으나, 실질적으로 블랙 컬럼 스페이서(BCS)는 제2 트랜지스터(T2)의 제2 반도체 층(SM2)에 의해 형성된 전도 채널과도 오버랩되도록 배치된다. 즉, 블랙 컬럼 스페이서(BCS)는 제1 및 제2 트랜지스터들(T1,T2)의 전도 채널들에 오버랩될수 있는 크기를 갖고, 제1 및 제2 트랜지스터들(T1,T2)의 전도 채널에 오버랩되도록 배치된다.

블랙 컬럼 스페이서(BCS)는 블랙 매트릭스(BM)와 동일한 물질로 동시에 형성될 수 있다. 따라서, 블랙 컬럼 스페이서(BCS)는 블랙 매트릭스(BM)와 같이 광을 차단할 수 있다. 또한, 블랙 컬럼 스페이서(BCS)는 제1 기판(110)과 제2 기판(120) 사이의 거리로 정의되는 셀갭을 유지하는 역할을 한다.

제2 기판(120)은 제2 베이스 기판(121) 및 화소 전극(PE)과 마주보도록 제2 베이스 기판(121)의 하부에 배치된 공통 전극(CE)을 포함한다. 제2 베이스 기판(121)은 투명 또는 불투명한 절연 기판 일 수 있다.

공통 전극(CE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.

도시하지 않았으나, 표시 패널(110)에 광을 제공하기 위한 백라이트 유닛이 표시 패널(110)의 하부에 배치될 수 있다.

제1 트랜지스터(T1)를 통해 제1 화소 전극(PE1)에 데이터 전압이 인가된다. 공통 전극(CE)에는 공통 전압이 인가된다. 데이터 전압 및 공통 전압의 전압 차이에 의해 제1 화소 전극(PE1)과 공통 전극(CE) 사이에 전계가 형성된다.

제1 화소 전극(PE1)과 공통 전극(CE) 사이에 형성된 전계에 의해 액정층(LC)의 액정 분자들이 구동된다. 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시된다.

화소(PXij)의 제1 서브 화소와 제2 서브 화소의 구동은 이하, 도 6을 참조하여 상세히 설명될 것이다.

공통 전극(CE), 차폐 전극(SHE), 및 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)에는 공통 전압이 인가된다. 즉, 공통 전극(CE), 차폐 전극(SHE), 및 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)에 동일한 전압이 인가된다.

따라서, 제2 경계 영역(BA2)에서 차폐 전극(SHE)과 공통 전극(CE) 사이에 전계가 형성되지 않는다. 또한, 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치된 제1 경계 영역(BA1)에서 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)과 공통 전극 사이에 전계가 형성되지 않는다.

제2 경계 영역(BA2)과 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치된 제1 경계 영역(BA1)에 전계가 형성되지 않으므로, 액정층(LC)의 액정 분자들이 구동되지 않는다. 이러한 경우, 액정 분자들은 광을 투과시키지 않는다.

따라서, 제2 경계 영역(BA2)에서 차폐 전극(SHE)에 의해 광이 차단된다. 또한, 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치된 제1 경계 영역(BA1)에서 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)에 의해 광이 차단된다. 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치되지 않은 제1 경계 영역(BA1)에서 블랙 매트릭스(BM)에 의해 광이 차단된다.

종래에는 블랙 매트릭스(BM)가 제1 경계 영역(BA1) 및 제2 경계 영역(BA2)의 광을 차단하기 위해 제1 경계 영역(BA1) 및 제2 경계 영역(BA2)에 배치되었다. 이러한 경우, 블랙 매트릭스(BM)에서 발생된 이온성 물질이 제1 화소 전극(PE1)과 공통 전극(CE) 사이에 발생된 전계에 의해 액정층(LC)으로 이동될 수 있다. 이온성 물질은 액정층(LC)의 액정 분자들의 거동을 방해할 수 있다.

따라서, 제1 화소 전극(PE1) 및 공통 전극(CE)에 데이터 전압 및 공통 전압이 인가되더라도 이온성 물질에 의해 액정 분자들이 정상적으로 구동되지 않을 수 있다. 제2 화소 전극(PE2) 및 공통 전극(CE) 사이에 배치된 액정분자들에서도 동일한 문제점이 발생될 수 있다. 이러한 경우, 이전 프레임의 영상이 잔상으로 남아 표시 신뢰성이 떨어질 수 있다. 따라서, 블랙 매트릭스(BM)의 배치 영역을 감소시키는 것이 요구되었다.

본 발명의 제1 실시 예에 따른 표시 장치(500)의 블랙 매트릭스(BM)는 제2 경계 영역(BA2)에 배치되지 않는다. 또한, 제1 경계 영역(BA1)의 소정의 영역에 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치된다. 즉, 블랙 매트릭스(BM)는 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치되지 않은 제1 경계 영역(BA1)에 배치된다.

블랙 매트릭스(BM)의 배치 영역이 감소되므로, 블랙 매트릭스(BM)에서 발생되는 이온성 물질의 양이 줄어들 수 있다. 이온성 물질의 발생량이 줄어들 수 있으므로, 액정 분자들이 기존보다 정상적으로 구동될 수 있다. 그 결과 표시 장치(500)의 표시 신뢰성이 향상될 수 있다.

결과적으로, 본 발명의 실시 예에 따른 표시 장치(500)는 블랙 매트릭스의 배치 영역을 감소시킴으로써 표시 신뢰성을 향상시킬 수 있다.

도 6은 도 2에 도시된 화소의 등가 회로도이다.

도 6을 참조하면, 화소(PXij)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)를 포함한다.

제1 서브 화소(SPX1)는 제1 트랜지스터(T1) 및 제1 액정 커패시터(Clc)를 포함한다. 제1 트랜지스터(T1)는 대응하는 게이트 라인(GLi)에 연결된 제1 게이트 전극(GE1), 대응하는 데이터 라인(DLj)에 연결된 제1 소스 전극(SE1), 및 제1 액정 커패시터(Clc1)에 연결된 제1 드레인 전극(DE1)을 포함한다.

앞서 설명한 바와 같이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)에 연결된다. 제1 액정 커패시터(Clc1)는 액정층(LC)을 사이에 두고 제1 화소 전극(PE1)과 공통 전극(CE)에 의해 형성된다.

제2 서브 화소(SPX2)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 액정 커패시터(Clc2)를 포함한다. 제2 트랜지스터(T2)는 대응하는 게이트 라인(GLi)에 연결된 제2 게이트 전극(GE2), 대응하는 데이터 라인(DLj)에 연결된 제2 소스 전극(SE2), 및 제2 액정 커패시터(Clc2)에 연결된 제2 드레인 전극(DE2)을 포함한다.

앞서 설명한 바와 같이 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)은 제2 화소 전극(PE2)에 연결된다. 제2 액정 커패시터(Clc2)는 액정층(LC)을 사이에 두고 제2 화소 전극(PE2)과 공통 전극(CE)에 의해 형성된다.

제3 트랜지스터(T3)는 대응하는 게이트 라인(GLi)에 연결된 제3 게이트 전극(GE3), 스토리지 전압(Vcst)을 제공받는 제3 소스 전극(SE3), 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 공통으로 제2 액정 커패시터(Clc2)에 연결된 제3 드레인 전극(DE3)을 포함한다.

앞서 설명한 바와 같이 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)과 공통으로 제2 화소 전극(PE2)에 연결된다. 또한, 제3 소스 전극(SE3)은 스토리지 라인(SL)으로부터 분기되어 형성된다. 스토리지 라인(SL)은 스토리지 전압(Vcst)을 제공받는다.

게이트 라인(GLi)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 트랜지스터들(T1,T2,T3)은 턴 온 된다. 턴 온된 제1 트랜지스터(T1)를 통해 데이터 전압이 제1 서브 화소(SPX1)에 제공된다. 구체적으로 데이터 라인(DLj)을 통해 수신된 데이터 전압은 턴 온된 제1 트랜지스터(T1)를 통해 제1 서브 화소(SPX1)의 제1 화소 전극(PE1)에 제공된다.

제1 액정 커패시터(Clc1)에는 데이터 전압에 대응되는 제1 화소 전압이 충전된다. 구체적으로, 제1 화소 전극(PE1)에 제공되는 데이터 전압과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 제1 액정 커패시터(Clc)에 충전된다. 따라서, 제1 서브 화소(SPX1)에는 제1 화소 전압이 충전된다.

턴온 된 제2 트랜지스터(T2)를 통해 데이터 전압이 제2 서브 화소(SPX2)에 제공된다. 또한, 턴온 된 제3 트랜지스터(T3)를 통해 스토리지 전압(Vcst)이 제2 서브 화소(SPX2)에 제공된다.

데이터 전압의 전압 레벨의 범위는 스토리지 전압(Vcst)의 전압 레벨의 범위보다 넓게 설정된다. 공통 전압(Vcom)은 데이터 전압의 전압 레벨의 범위의 중간 값을 갖도록 설정될 수 있다. 데이터 전압과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값은 스토리지 전압(Vcst)과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값보다 크게 설정될 수 있다.

제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 사이의 접점(N1) 전압은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 턴 온시 저항 상태의 저항값에 의해 분압된 전압이다. 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 사이의 접점(N1) 전압은 대략 턴 온된 제2 트랜지스터(T2)를 통해 제공되는 데이터 전압 및 턴 온된 제3 트랜지스터(T3)를 통해 제공되는 스토리지 전압(Vcst)의 중간 정도의 전압 값을 가진다.

제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 사이의 접점(N1) 전압이 제2 화소 전극(PE2)에 제공된다. 즉, 데이터 전압과 스토리지 전압(Vcst)의 중간값에 대응하는 전압이 제2 화소 전극(PE2)에 제공된다.

제2 화소 전극(PE2)에 제공되는 전압과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨차이에 대응되는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 즉, 제1 화소 전압보다 작은 값을 갖는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 따라서, 제2 서브 화소(SPX2)에 제1 화소 전압보다 작은 제2 화소 전압이 충전된다.

화소(PXij)의 제1 및 제2 서브 화소들(SPX1,SPX2)에 서로 다른 크기의 제1 및 제2 화소 전압들이 충전될 경우, 표시 장치(500)를 바라보는 사람의 눈은 제1 및 제2 화소 전압들의 중간값에 대응하는 계조를 시인한다. 이러한 경우, 중간 계조 이하에서 감마 커브의 왜곡에 의해 발생되는 측면 시야각의 저하가 방지될 수 있어 측면 시인성이 개선될 수 있다.

도 7은 본 발명의 제2 실시 예에 따른 표시 장치의 화소의 레이 아웃이다.

도 7에 도시된 화소(PXij)의 구성은 블랙 매트릭스(BM) 및 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)의 배치 구성이 다른 것을 제외하면 실질적으로, 도 2에 도시된 화소(PXij)의 구성과 동일하다. 따라서, 동일한 구성은 동일한 부호를 사용하여 도시하였으며, 이하, 도 7을 참조하여, 도 2에 도시된 화소(PXij)와 다른 구성만이 설명될 것이다.

도 7을 참조하면, 차폐 전극(SHE)으로부터 제1 방향(D1)으로 분기된 제1 서브 차폐 전극(SHE1) 및 제2 서브 차폐 전극(SHE2)이 제1 경계 영역(BA1)의 소정의 영역에 배치된다.

제1 및 제2 서브 차폐 전극(SHE1,SHE2)들은 제1 경계 영역(BA1)에서 제1 컨택홀(H1), 제2 컨택홀(H2), 제1 트랜지스터(T1), 및 제2 트랜지스터(T2)와 오버랩되지 않도록 연장된다.

제1 및 제2 트랜지스터들(T1,T2)은 제1 및 제2 컨택홀들(H1,H2)에 연결되기 위해 연장된 제1 및 제2 드레인 전극들(DE1,DE2)을 포함한다. 즉, 제1 및 제2 서브 차폐 전극(SHE1)들은 제1 및 제2 컨택홀들(H1,H2)에 연결되기 위해 연장된 제1 및 제2 드레인 전극들(DE1,DE2)과도 오버랩되지 않는다.

도 7에 도시된 바와 같이, 제1 서브 차폐 전극(SHE1)은 연장되어 인접한 제2 서브 차폐 전극(SHE2)과 연결된다.

블랙 매트릭스(BM)는 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치되지 않은 제1 경계 영역(BA1)에 배치된다. 구체적으로, 블랙 매트릭스(BM)는 제1 경계 영역(BA1)에서 제1 컨택홀(H1), 제2 컨택홀(H2), 제1 트랜지스터(T1), 및 제2 트랜지스터(T2)와 오버랩되도록 배치된다.

전술한 바와 같이, 제1 및 제2 트랜지스터들(T1,T2)은 제1 및 제2 컨택홀들(H1,H2)에 연결되기 위해 연장된 제1 및 제2 드레인 전극들(DE1,DE2)을 포함한다. 즉, 블랙 매트릭스(BM)는 제1 및 제2 컨택홀들(H1,H2)에 연결되기 위해 연장된 제1 및 제2 드레인 전극들(DE1,DE2)과도 오버랩되도록 배치된다.

차폐 전극(SHE)은 제2 경계 영역(BA2)에서 광을 차단한다. 또한, 제1 경계 영역(BA1)에서 블랙 매트릭스(BM) 및 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)에 의해 광이 차단된다.

본 발명의 제2 실시 예에 따른 표시 장치의 블랙 매트릭스(BM)는 제2 경계 영역(BA2)에 배치되지 않는다. 또한, 제1 경계 영역(BA1)의 소정의 영역에 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치된다. 즉, 블랙 매트릭스(BM)는 제1 및 제2 서브 차폐 전극들(SHE1,SHE2)이 배치되지 않은 제1 경계 영역(BA1)에 배치된다.

블랙 매트릭스(BM)의 배치 영역이 감소되므로, 블랙 매트릭스(BM)에서 발생되는 이온성 물질의 양이 줄어들 수 있다. 이온성 물질의 발생량이 줄어들 수 있으므로, 액정 분자들이 기존보다 정상적으로 구동될 수 있다. 그 결과 표시 장치의 표시 신뢰성이 향상될 수 있다.

결과적으로, 본 발명의 제2 실시 예에 따른 표시 장치는 블랙 매트릭스(BM)의 배치 영역을 감소시킴으로써 표시 신뢰성을 향상시킬 수 있다.

도 8은 본 발명의 제3 실시 예에 따른 표시 장치의 화소의 레이 아웃이다.

도 8에 도시된 화소(PXij)의 구성은 블랙 매트릭스(BM)와 차폐 전극(SHE)의 구성이 다른 것을 제외하면 실질적으로, 도 2에 도시된 화소(PXij)의 구성과 동일하다. 따라서, 따라서, 동일한 구성은 동일한 부호를 사용하여 도시하였으며, 이하, 도 8을 참조하여, 도 2에 도시된 화소(PXij)와 다른 구성만이 설명될 것이다.

도 8을 참조하면, 차폐 전극(SHE)은 제2 방향(D2)으로 연장되어 제2 경계 영역(BA2)에 배치된다. 제3 실시 예에 따른 표시 장치의 화소(PXij)는 도 2에 도시된 화소(PXij)와 달리 제1 서브 차폐 전극(SHE1) 및 제2 서브 차폐 전극(SHE2)을 포함하지 않는다.

블랙 매트릭스(BM)는 제1 경계 영역(BA1)의 소정의 영역 선택적으로 배치된다. 구체적으로, 블랙 매트릭스(BM)는 제1 블랙 매트릭스(BM1) 및 복수의 제2 블랙 매트릭스들(BM2)을 포함한다.

제1 블랙 매트릭스(BM1) 상에는 블랙 컬럼 스페이서(BCS)가 배치된다. 전술한 바와 같이, 블랙 컬럼 스페이서(BCS)는 제1 및 제2 트랜지스터들(T1,T2)의 전도 채널에 오버랩되도록 배치되어 제1 기판(110)과 제2 기판(120) 사이의 셀갭을 유지시킨다.

블랙 컬럼 스페이서(BCS)와 동일한 물질로 형성된 제1 블랙 매트릭스(BM1)는 제1 경계 영역(BA1)에서 제1 및 제2 트랜지스터들(T1,T2)과 오버랩되도록 배치된다. 또한, 제1 블랙 매트릭스(BM1)는 제1 및 제2 컨택홀들(H1,H2)과 오버랩되는 제1 및 제2 드레인 전극들(DE1,DE2)에 인접하도록 연장될 수 있다.

제2 블랙 매트릭스들(BM2)은 제1 경계 영역(BA1)에서 게이트 라인(GLi), 데이터 라인들(DLj,DLj+1), 제1 내지 제3 게이트 전극들(GE1,GE2,GE3), 제1 내지 제3 소스 전극들(SE1,SE2,SE3), 및 제1 내지 제3 드레인 전극들(DE1,DE2,DE3)과 오버랩되지 않도록 배치된다.

게이트 라인(GLi) 및 제1 내지 제3 게이트 전극들(GE1,GE2,GE3)은 동일한 금속 물질로 동시에 형성된다. 게이트 라인(GLi) 및 제1 내지 제3 게이트 전극들(GE1,GE2,GE3)은 게이트 메탈로 정의될 수 있다.

데이터 라인들(DLj,DLj+1), 제1 내지 제3 소스 전극들(SE1,SE2,SE3), 및 제1 내지 제3 드레인 전극들(DE1,DE2,DE3)은 동일한 금속 물질로 동시에 형성된다. 데이터 라인들(DLj,DLj+1), 제1 내지 제3 소스 전극들(SE1,SE2,SE3), 및 제1 내지 제3 드레인 전극들(DE1,DE2,DE3)은 소스-드레인 메탈로 정의될 수 있다.

따라서, 제2 블랙 매트릭스들(BM2)은 제1 경계 영역(BA1)에서 게이트 메탈 및 소스-드레인 메탈이 배치되지 않은 영역에 배치된다.

게이트 메탈 및 소스-드레인 메탈은 저반사 금속 물질을 포함하고, 백라이트 유닛에서 제공되는 광을 차단시킬 수 있다. 예를 들어, 게이트 메탈 및 소스-드레인 메탈은 알루미늄 및 구리보다 저반사율을 갖는 크롬을 포함하고, 광을 차단할 수 있다.

차폐 전극(SHE)은 제2 경계 영역(BA2)에서 광을 차단한다. 또한, 제1 경계 영역(BA1)에서 제1 및 제2 블랙 매트릭스들(BM1,BM2), 게이트 메탈, 및 소스-드레인 메탈에 의해 광이 차단된다.

본 발명의 제3 실시 예에 따른 표시 장치의 제1 및 제2 블랙 매트릭스들(BM1,BM2)은 제2 경계 영역(BA2)에 배치되지 않는다. 또한, 제1 경계 영역(BA1)의 소정의 영역에 제1 및 제2 블랙 매트릭스들(BM1,BM2)이 선택적으로 배치된다.

결과적으로, 본 발명의 제3 실시 예에 따른 표시 장치는 블랙 매트릭스(BM)의 배치 영역을 감소시킴으로써 표시 신뢰성을 향상시킬 수 있다.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 구동 회로 기판
500: 표시 장치 110: 제1 기판
120: 제2 기판 111,121: 제1 및 제2 베이스 기판
INS1,INS2,INS3: 제1, 제2, 제3 절연막
SHE: 차폐 전극 SHE1,SHE2:제1 및 제2 서브 차폐 전극
CF: 컬러 필터 BM: 블랙 매트릭스
PE1, PE2: 제1 및 제2 화소 전극 CE: 공통 전극
CNE1,CHE2: 제1 및 제2 연결 전극 H1,H2: 제1 및 제2 컨택홀
T1,T2,T3: 제1, 제2, 및 제3 트랜지스터

Claims

게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 패널을 포함하고,
상기 화소들 각각은,
제1 화소 영역에 배치된 제1 화소 전극;
제2 화소 영역에 배치된 제2 화소 전극;
상기 제1 화소 영역 및 상기 제2 화소 영역 사이의 제1 경계 영역의 소정의 영역에 배치된 블랙 매트릭스;
제1 방향으로 배열된 상기 제1 화소 영역들 사이 및 상기 제2 화소 영역들 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 차폐 전극; 및
상기 차폐 전극으로부터 상기 제1 방향으로 분기되어 상기 제1 경계 영역에서 상기 블랙 매트릭스를 사이에 두고 배치된 제1 및 제2 서브 차폐 전극들을 포함하는 표시 장치.
제 1 항에 있어서,
상기 데이터 라인들 각각은 상기 차폐 전극이 배치되는 영역으로 정의된 상기 제2 경계 영역에 배치되며, 상기 차폐 전극은 상기 제2 방향에서 상기 데이터 라인들 각각의 폭보다 큰 폭을 갖는 표시 장치.
제 1 항에 있어서,
상기 화소들 각각은,
대응하는 게이트 라인, 대응하는 데이터 라인, 및 상기 제1 화소 전극에 연결된 제1 트랜지스터;
상기 대응하는 게이트 라인, 상기 대응하는 데이터 라인, 및 상기 제2 화소 전극에 연결된 제2 트랜지스터; 및
상기 대응하는 게이트 라인, 상기 제2 화소 전극, 및 상기 대응하는 데이터 라인과 동일층에 배치된 스토리지 라인에 연결된 제3 트랜지스터를 더 포함하고,
상기 제1 내지 제3 트랜지스터들은 상기 제1 경계 영역에 배치되는 표시 장치.
제 3 항에 있어서,
상기 표시 패널은,
상기 제1 내지 제3 트랜지스터들 상에 배치되고, 상기 제2 방향으로 연장되어 상기 제1 및 제2 화소 영역들과 오버랩되는 복수의 컬러 필터들; 및
상기 차폐 전극 및 상기 제1 및 제2 서브 차폐 전극들 상에 배치된 절연막을 포함하고,
상기 차폐 전극 및 상기 제1 및 제2 서브 차폐 전극들은 상기 컬러 필터들 상에 배치되고, 상기 제1 및 제2 화소 전극들 및 상기 블랙 매트릭스는 상기 제2 절연막 상에 배치되는 표시 장치.
제 4 항에 있어서,
상기 제1 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제1 게이트 전극;
상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제1 컨택홀을 통해 상기 제1 화소 전극으로부터 분기된 제1 연결 전극에 연결된 제1 드레인 전극을 포함하고,
상기 제1 서브 차폐 전극은 상기 제1 컨택홀에 인접하게 연장되며, 상기 제1 연결 전극과 오버랩되지 않도록 배치되고,
상기 제1 방향에서 상기 제1 서브 차폐 전극의 단부는 상기 제2 방향과 평행하게 형성되는 표시 장치.
제 4 항에 있어서,
상기 제2 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제2 게이트 전극;
상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극으로부터 분기된 제2 연결 전극에 연결된 제2 드레인 전극을 포함하고,
상기 제2 차폐 전극은 상기 제2 컨택홀에 인접하게 연장되며, 상기 제1 연결 전극과 오버랩되지 않도록 배치되고,
상기 제1 방향에서 상기 제2 서브 차폐 전극의 단부는 상기 제2 방향과 평행하게 형성되는 표시 장치.
제 4 항에 있어서,
상기 스토리지 라인은 상기 제2 방향으로 연장되어 상기 제1 화소 전극의 중앙부 및 상기 제2 화소 전극의 중앙부와 오버랩되며, 상기 제1 화소 영역 및 상기 제1 경계영역의 경계와 상기 제2 화소 영역 및 상기 제1 경계영역의 경계에서 상기 제2 방향으로 소정의 길이만큼 연장된 후, 상기 제1 경계 영역에서 상기 제2 방향으로 연장되는 표시 장치.
제 7 항에 있어서,
상기 제3 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제3 게이트 전극;
상기 스토리지 라인으로부터 분기된 제3 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극에 연결된 제3 드레인 전극을 포함하는 표시 장치.
제 4 항에 있어서,
상기 제1 트랜지스터는 상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제1 컨택홀을 통해 상기 제1 화소 전극에 연결되고,
상기 제2 트랜지스터는 상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극에 연결되는 표시 장치.
제 9 항에 있어서,
상기 제1 및 제2 서브 차폐 전극들은 상기 제1 및 제2 컨택홀들 및 상기 제1 및 제2 트랜지스터들과 오버랩되지 않도록 연장되며, 상기 제1 서브 차폐 전극은 인접한 상기 제2 서브 차폐 전극과 서로 연결되는 표시 장치.
제 10 항에 있어서,
상기 블랙 매트릭스는 상기 제1 및 제2 컨택홀들 및 상기 제1 및 제2 트랜지스터들과 오버랩되도록 배치되는 표시 장치.
제 1 항에 있어서,
상기 제1 및 제2 화소 전극들, 상기 차폐 전극, 및 상기 제1 및 제2 서브 차폐 전극들은 투명 도전성 물질을 포함하는 표시 장치.
제 1 항에 있어서,
상기 제1 및 제2 화소 전극들 각각은,
십자 형상으로 구성되어 대응하는 상기 제1 및 제2 화소 영역들을 복수의 도메인들으로 구획하는 줄기부; 및
상기 줄기부로부터 방사형으로 돌출되어 상기 각 도메인마다 서로 다른 방향으로 연장되고, 상기 각 도메인에서 서로 평행하게 연장되어 서로 이격되어 배열된 복수의 가지부들을 포함하는 표시 장치.
제 1 항에 있어서,
상기 표시 패널은,
상기 화소들이 배치된 제1 기판;
상기 제1 기판과 마주보며 공통 전극이 배치된 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 배치된 액정층을 포함하고,
상기 차폐 전극, 상기 공통 전극, 및 상기 제1 및 제2 서브 차폐 전극들은 동일한 전압을 인가받는 표시 장치.
게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들이 배치된 표시 패널을 포함하고,
상기 화소들 각각은,
제1 화소 영역에 배치된 제1 화소 전극;
제2 화소 영역에 배치된 제2 화소 전극;
대응하는 게이트 라인, 대응하는 데이터 라인, 및 상기 제1 화소 전극에 연결된 제1 트랜지스터;
상기 대응하는 게이트 라인, 상기 대응하는 데이터 라인, 및 상기 제2 화소 전극에 연결된 제2 트랜지스터;
상기 대응하는 게이트 라인, 상기 제2 화소 전극, 및 상기 대응하는 데이터 라인과 동일층에 배치된 스토리지 라인에 연결된 제3 트랜지스터;
제1 방향으로 배열된 상기 제1 화소 영역들 사이 및 상기 제2 화소 영역들 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 차폐 전극; 및
상기 제1 화소 영역 및 상기 제2 화소 영역 사이의 제1 경계 영역의 소정의 영역에 선택적으로 배치된 블랙 매트릭스를 포함하고,
상기 제1 내지 제3 트랜지스터들은 상기 제1 경계 영역에 배치되는 표시 장치.
제 15 항에 있어서,
상기 블랙 매트릭스는,
상기 제1 및 제2 트랜지스터들과 오버랩되도록 배치된 제1 블랙 매트릭스; 및
상기 제1 경계 영역에서 상기 제1 내지 제3 트랜지스터들을 형성하는 게이트 메탈 및 소스-드레인 메탈이 배치되지 않은 영역에 배치된 복수의 제2 블랙 매트릭스들을 포함하는 표시 장치.
제 16 항에 있어서,
상기 게이트 메탈 및 상기 소스-드레인 메탈은 저반사 금속물질인 크롬을 포함하는 표시 장치.
제 15 항에 있어서,
상기 표시 패널은,
상기 제1 내지 제3 트랜지스터들 상에 배치되고, 상기 제2 방향으로 연장되어 상기 제1 및 제2 화소 영역들과 오버랩되는 복수의 컬러 필터들; 및
상기 차폐 전극 상에 배치된 절연막을 포함하고,
상기 차폐 전극은 상기 컬러 필터들 상에 배치되고, 상기 제1 및 제2 화소 전극들 및 상기 블랙 매트릭스는 상기 제2 절연막 상에 배치되는 표시 장치.
제 18 항에 있어서,
상기 제1 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제1 게이트 전극;
상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제1 컨택홀을 통해 상기 제1 화소 전극에 연결된 제1 드레인 전극을 포함하고,
상기 제2 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제2 게이트 전극;
상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극에 연결된 제2 드레인 전극을 포함하고,
상기 제1 블랙 매트릭스는 상기 제1 및 제2 컨택홀들과 오버랩되는 상기 제1 및 제2 드레인 전극들에 인접하도록 연장되는 표시 장치.
제 18 항에 있어서,
상기 제3 트랜지스터는,
상기 대응하는 게이트 라인으로부터 분기된 제3 게이트 전극;
상기 스토리지 라인으로부터 분기된 제3 소스 전극; 및
상기 절연막 및 상기 컬러 필터를 관통하여 형성된 제2 컨택홀을 통해 상기 제2 화소 전극에 연결된 제3 드레인 전극을 포함하는 표시 장치.